JP2005236277A - 半導体集積回路 - Google Patents

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Abstract

【課題】活性素子の上層に接続パッドを配置した場合に、接続パッド下の活性素子を損傷させることなくボンディング接続を確実に行うことができ、なおかつ接続パッド下の配線使用効率も向上させることができる半導体集積回路を提供する。
【解決手段】本発明の半導体集積回路は、半導体基板表面の、活性素子が形成される活性素子形成領域上に一部を重ねて配置され、ボンディング領域とプロービング領域とを有する接続パッドを備えている。接続パッドと活性素子形成領域との間には、少なくとも１つの配線層のそれぞれに設けられた、半導体集積回路の論理機能に寄与しないダミーパターンからなる補強構造が形成されている。プロービング領域の下の補強構造は、ボンディング領域の下の補強構造を形成するために利用されている複数の配線層の内、少なくとも１つの配線層を除いた配線層を利用して形成されている。
【選択図】図１

Description

本発明は、活性素子の上に配置された接続パッド（外部接続用のパッド）を有する半導体集積回路に関するものである。
接続パッドは、製造された半導体集積回路のウェハプロービング試験時の接続、および半導体集積回路の組立て時のワイヤボンディング接続のために使用される。従来、接続パッドは、トランジスタ等の活性素子が形成される活性素子形成領域の上には設けられないのが一般的であった。これは、上記ボンディング等の際に加えられる機械的負荷によって、その下に配置された活性素子が損傷を受けて特性が悪化するのを防ぐためである。
しかし、素子の微細化によって半導体集積回路に搭載される機能が増大し、必要な接続パッド数が増大するにつれて、活性素子上に接続パッドを配置し、チップ面積を縮小することが求められている。
例えば、特許文献１には、ボンドパッドの下に金属配線による格子状の導電性強化構造を設けることにより、能動回路領域上にボンドパッドを配置し直接ワイヤボンディングを行うことが提案されている。
また、特許文献２には、ボンドパッド下の回路に対するストレス緩和のために、ボンドパッド直下に、パターニングされていない、もしくはパターニングされた金属層を設けることが提案されている。
また、特許文献３には、保護構造として、パッド下の金属層に、電気的にフローティング状態の、もしくは、パッドへの接続の経路となる、環状の領域を設けることが提案されている。
さらに、非特許文献１には、ＢＯＡ Ｔｙｐｅ Ａと呼ばれる構造が記載されている。この構造において、ワイヤボンドパッド下においては、金属配線およびヴィアは、最下層のみに設けられる。すなわち、ワイヤボンドパッド下において、最下層を除いた層には金属配線およびヴィアを設けないことによって、ワイヤボンドパッド下の活性素子を保護する。
その他、特許文献４には、活性素子上に接続パッドを設けることを前提としてはいないが、ボンディング時の層間絶縁膜のクラック発生等を抑制するため、ボンディングパッド下の層間絶縁膜に設けた複数の接続孔に、接続プラグを埋設することが提案されている。
さらに、特許文献５には、やはり活性素子上に接続パッドを設けることを前提としてはいないが、ボンディング時の層間絶縁膜のクラック発生を防止するため、ボンディングパッド下に設けた電極に開口部を設け、この開口部を介して、上下の層間絶縁膜を接続し、層間絶縁膜による支柱を形成することが提案されている。
また、既に述べたように、接続パッドは、最終的にボンディング接続を行うために使用される前に、接続針（ブローブ針）を接触させてプロービング試験を行うためにも使用される。このプロービング試験を行う場合、接続針を接続パッドに接触させる時に、接続針により接続パッドの表面が傷つけられ、ボンディング接続の際の不良原因になる可能性があるという問題があった。
これを防ぐために、例えば特許文献６には、接続パッドを長方形に形成し、もしくは接続パッドを２つの部分に分け、ボンディングを行うための部分とプロービングを行うための部分とを分けることが提案されている。
特開２０００−４９１９０号公報 米国特許５７５１０６５号公報 米国特許６４８９２２８号公報 特許２９７４０２２号公報 特許３４８２７７９号公報 特開２０００−１６４６２０号公報 Ｈｅｌｌ他、「Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｂｏｎｄ Ｐａｄ ｏｖｅｒ Ａｃｔｉｖｅ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ ０．１３μｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ」２００３年Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ、ｐ．１３４４〜１３４９
引用文献２に記載の、ボンディング用の領域とプロービング用の領域とを分けた接続パッドを、引用文献１のように、活性素子上に配置することにより、ボンディング接続の際の不良を防止し、なおかつチップ面積を縮小することが可能である。
しかし、いくら総配線層数が多くても、強化構造のために使用する配線層数が多くなると、配線層の利用効率、もしくは、配線層によってもたらされる配線資源の利用効率は極端に低下する。このため、接続パッド下において実際の機能を得るための配線を設けることが困難になる可能性がある。実際、その上に接続パッドを配置することを前提とせずに設計された入出力回路では、多くの配線層を、実際に回路を構成するための配線を配置するために使用している場合があり、設計変更をせずに、上記の強化構造を設けることができるとは限らない。
本発明の目的は、前記従来技術に基づく問題点を解消し、活性素子の上層に接続パッドを配置した場合に、接続パッド下の活性素子に損傷を与えることなくボンディング接続を確実に行うことができ、なおかつ接続パッド下の配線使用効率も向上させることができる半導体集積回路を提供することにある。
上記目的を達成するために、本発明は、半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記プロービング領域と前記活性素子形成領域との間において、第１の補強構造が形成されており、
前記ボンディング領域と前記活性素子形成領域との間において、前記複数の配線層の２つ以上を利用して、第２の補強構造が形成されており、
前記第１の補強構造は、前記２つ以上の配線層の内、少なくとも最下層の1つの配線層を除いた配線層を利用して形成されており、該少なくとも１つの配線層が、前記半導体集積回路の論理機能を得るために必要な回路配線を形成するために利用可能であることを特徴とする半導体集積回路を提供するものである。
ここで、前記プロービング領域と前記活性素子形成領域との間において、前記少なくとも1つの配線層を利用して、前記回路配線が形成されているのが好ましい。
また、前記第１の補強構造は、前記プロービング領域へのプロービング時の、該プロービング領域下の前記活性素子形成領域に形成された活性素子の損傷を防止するものであり、前記第２の補強構造は、前記ボンディング領域へのワイヤボンディング時の、該ボンディング領域下の前記活性素子形成領域に形成された活性素子の損傷を防止するものであるのが好ましい。
また、前記第１および第２の補強構造が、前記２つ以上の配線層に設けられた、前記半導体集積回路の論理機能に寄与しないダミーパターンからなるのが好ましい。
また、上記目的を達成するために、本発明は、半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記ボンディング領域と前記活性素子形成領域との間においては、前記半導体集積回路の論理機能を得るために必要な回路配線が、前記複数の配線層の少なくとも１つを利用して形成されるとともに、第１の補強構造が、該少なくとも１つの配線層よりも上に形成されており、
前記プロービング領域と前記活性素子形成領域との間においては、前記回路配線が、前記少なくとも１つの配線層に加えて、該少なくとも１つの配線層より上層の、他の配線層を利用して形成されるとともに、第２の補強構造が、該他の配線層よりも上に形成されていることを特徴とする半導体集積回路を提供するものである。
ここで、前記ボンディング領域と前記活性素子形成領域との間において、前記他の配線層には前記回路配線が配置されていないのが好ましい。
また、上記目的を達成するために、本発明は、半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記プロービング領域と前記活性素子形成領域との間において、前記複数の配線層の内の一部によってもたらされる配線資源が、第１の補強構造を形成するために消費され、該一部の配線層より下層の他の配線層によってもたらされる配線資源は、前記半導体集積回路の機能を得るために必要な回路配線を形成するために利用可能であり、
前記ボンディング領域と前記活性素子形成領域との間において、前記一部の配線層に加えて、前記他の配線層の少なくとも１つによってもたらされる配線資源が、第２の補強構造を形成するために消費されていることを特徴とする半導体集積回路を提供するものである。
ここで、前記第１の補強構造と前記活性素子形成領域との間において、前記他の配線層の少なくとも１つを利用して、前記回路配線が形成されているのが好ましい。
いずれにおいても、前記接続パッドが、前記ボンディング領域およびプロービング領域とは別に、その直下の層間絶縁膜内に層間接続コンタクトを配置するための層間接続領域を有するのが好ましい。
また、前記接続パッド下の領域において、前記直下の層間絶縁膜内には、前記層間接続領域下のみに前記層間接続コンタクトが配置されるのが好ましい。
また、前記接続パッドは、前記活性素子形成領域外の外部領域上に配置された層間接続コンタクトによって、対応する活性素子に接続されているのが好ましい。
本発明の半導体集積回路によれば、接続パッドがプロービング領域とボンディング領域に分離されているため、プロービング時の接続パッド表面の傷に起因するボンディング接続の際の不良を防止することができる。また、本発明の半導体集積回路によれば、プロービング領域下の補強構造の配線層数を最適化することにより、プロービング時およびボンディング時における活性素子への損傷を防ぎつつ、プロービング領域下の配線層を実配線領域として有効利用することができ、その結果、半導体集積回路の面積を縮小することができる。
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路を詳細に説明する。
図1は、本発明の半導体集積回路の接続パッド近傍の構成を表す−実施形態のレイアウト断面図である。同図に示す半導体集積回路１０は、６層配線構造のもので、シリコン基板１２、第１〜６層間絶縁膜１４（１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ）、第１〜６配線層１６（１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ）、保護膜１８などにより構成されている。
シリコン基板１２の図示の箇所の、左端の部分を除く表面近傍は、活性素子が形成される活性素子形成領域２０である。活性素子形成領域２０内は、素子分離領域２２によって各々の活性領域２５に分離され、各々の活性領域２５内に活性素子２３が形成されている。
図示例の場合、各々の活性領域２５内には、活性素子２３としてＣＭＯＳトランジスタが形成されている。各々のトランジスタは、ゲート電極２４、ソースドレイン領域２６などにより構成されている。ゲート電極２４は、シリコン基板１２の活性領域２５上に形成され、そのゲート長方向の両側面にはサイドウオールスペーサ２８が形成されている。また、ソースドレイン領域２６は、ゲート電極２４のゲート長方向の両側を挟むようにして、活性領域２５の表面近傍の所定領域に形成されている。
なお、シリコン基板１２は、半導体基板の一例であり、他の半導体基板を使用することも可能である。また、活性素子は、ＣＭＯＳトランジスタに限定されず、例えばバイポーラトランジスタ、ダイオード、サイリスタなどの他の活性素子でも良い。
続いて、第１〜６層間絶縁膜１４および第１〜６配線層１６は、活性素子２３同士の間や、活性素子２３と次に述べる接続パッド３０との間などを接続する配線３８を形成するためのものである。シリコン基板１２の上には第１層間絶縁膜１４ａが形成され、以下順次、第１〜６配線層１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆと第２〜６層間絶縁膜１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆとが交互に積層されている。
これらの配線層１６の内、最上層の第６配線層１６ｆは、接続パッド３０を形成するために使用されている。従って、接続パッド３０下においては、それ以外の配線層、すなわち、第１〜第５配線層１６ａ〜１６ｅを他の目的のために利用することができる。通常、パッドを形成するための最上層の配線層は、Ａｌ合金（Ａｌを主成分とする合金）で形成される。他の配線層もＡｌ合金で形成することが可能である。もしくは、他の配線層は、ＣｕまたはＣｕ合金（Ｃｕを主成分とする合金）で形成することが可能である。
接続パッド３０は、活性素子形成領域２０上に、その一部を重ねて配置されており、図１中左側に形成されたプロービング領域３２と、同右側に形成されたボンディング領域３４とに分離されている。このように、プロービング領域３２とボンディング領域３４とを分離することにより、プロービング時の接続パッド３０表面の傷に起因するボンディング接続の際の不良を防止することができる。
また、保護膜１８は、接続パッド３０を除く半導体集積回路全体、すなわち、第６層間絶縁膜１４ｆの表面全面、ならびにプロービング領域３２およびボンディング領域３４を除く接続パッド３０の外周部を覆うように形成されている。
接続パッド３０のプロービング領域３２およびボンディング領域３４の下には、それぞれプロービング時およびボンディング時にその下に配置された活性素子２３が損傷されるのを防止するための補強構造３６Ａ，３６Ｂが形成されている。図1に示す例の場合、プロービング領域３２下の補強構造３６Ａは第５および４配線層を使用して形成され、ボンディング領域３４下の補強構造３６Ｂは第５〜３配線層を使用して形成されている。
具体的には、補強構造３６Ａ，３６Ｂは、例えば、接続パッド３０を形成するために使用される配線層の直下の配線層から順に、少なくとも１つの配線層を使用し、プロービング領域３２およびボンディング領域３４の下に、半導体集積回路１０の論理機能に寄与しないダミーパターンを設けることによって形成される。また、プロービング領域３２下の補強構造３６Ａは、ボンディング領域３４下の補強構造３６Ｂよりも、少なくとも1つだけ少ない層数の配線層を使用して構成される。
すなわち、ボンディング領域３４下の補強構造３６Ｂは、少なくとも２つの配線層を使用して形成され、プロービング領域３２下の補強構造３６Ａは、ボンディング領域３４下の補強構造３６Ｂの使用される配線層の内の、少なくとも１つを除いた配線層を使用して形成される。逆に言えば、プロービング領域３２下の補強構造３６Ａは、複数の配線層１６の内の少なくとも１つの配線層を使用して形成され、ボンディング領域３４下の補強構造３６Ｂは、補強構造３６Ａの形成に使用されるのと同一の配線層に加えて、少なくとも１つの他の配線層を使用して形成される。
前記のように、最上層の配線層である第６配線層１６ｆは、接続パッド３０を形成するために使用されている。このため、接続パッド３０下においては、それ以外の５層の配線層しか使用することができない。すなわち、補強構造３６Ａ，３６Ｂは、配線層１６の内の、利用可能な最上層の配線層である第５層の配線層と、それに加えて、１層もしくはそれ以上の配線層を使用して形成される。
また、補強構造３６Ａ，３６Ｂの下には、活性素子２３間などの接続を行うための配線（回路回線）３８が形成されている。これらの配線３８は、活性素子２３相互間等の接続を行うことにより、半導体集積回路１０の回路を形成するために使用される。
例えば、Ｉ／Ｏ回路を形成するための活性素子２３が接続パッド３０下の活性素子形成領域２０に形成される場合、補強構造３６Ａ，３６Ｂ下の配線３８は、活性素子２３間を相互に接続するとともに、トランジスタに電源電圧を供給するために利用される。これによってＩ／Ｏ回路が形成される。配線３８はまた、Ｉ／Ｏ回路を接続パッド３０に接続するとともに、半導体集積回路の内部回路に接続する。このように、配線３８は、活性素子２３とともに、半導体集積回路の論理機能を実現するために利用される。
具体的には、図1に示す例の場合、プロービング領域３２下の補強構造３６Ａの下では、第１〜３配線層に形成された配線３８と第１〜３層間絶縁膜に形成された層間接続コンタクト４０とを介して活性素子２３間が接続されている。また、ボンディング領域３４下の補強構造３６Ｂの下では、第１および２配線層に形成された配線３８と第１および２層間絶縁膜に形成された層間接続コンタクト４０を介して活性素子２３間が接続されている。
このように、プロービング領域３２およびボンディング領域３４下の配線３８は、例えば最下層の配線層から順に、少なくとも1つの配線層を使用して形成される。また、プローピング領域３２下の配線３８は、ボンディング領域３４下の配線３８を形成するために使用される配線層数よりも、少なくとも1つだけ多い層数の配線層を使用して構成される。すなわち、ボンディング領域３４下においては、半導体集積回路１０の論理機能を得るための回路配線３８が、少なくと１つの配線を利用して形成され、プロービング領域３２下においては、同じ配線層に加えて、少なくとも１つの他の配線層を利用して形成される。
なお、プロービング領域３２およびボンディング領域３４の両方の下において、少なくとも1つの配線層を使用して配線３８が形成されていることは、必須ではないが、一般的に好ましい。
以上述べたように、複数の配線層の内の、上層の一部の配線層が、補強構造３６Ａ，３６Ｂを形成するために使用される。すなわち、複数の配線層によってもたらされる配線資源の内の、上層の一部の配線層によってもたらされる部分が、補強構造３６Ａ，３６Ｂを形成するために消費される。一方、下層の、１層もしくは複数層の配線層が、集積回路１０の論理機能を得るための回路配線３８を形成するために利用される。すなわち、下層の１層もしくは複数層の配線層によってもたらされる配線資源が、回路配線３８を形成するために活用される。
ここで、プロービング領域３２下の補強構造３６Ａは、ボンディング領域３４下の補強構造３６Ｂを形成するために使用される配線層に比較して、少ない層数の配線層を使用して形成される。すなわち、プロービング領域３２下の補強構造３６Ａは、ボンディング領域３４下の補強構造３６Ｂに比較して、少ない層数の配線層によってもたらされる部分の配線資源しか消費しない。従って、プロービング領域３２下においては、ボンディング領域下に比較して、多くの配線層、もしくは、多くの配線層によってもたらされる配線資源を、論理機能を得るための回路配線３８を形成するために利用することができる。
また、図１に示す例において、接続パッド３０は、プロービング領域３２とボンディング領域３４とは別に、層間接続領域３５を具えている。層間接続領域３５は、図１においては、接続パッド３０の左端の部分にあり、表面保護膜１８に覆われている。層間接続領域３５は、半導体基板の、活性素子形成領域２０の外側の、外部領域２１上に位置している。
そして、第６配線層１６ｆの接続パッド３０と活性素子２３との間の接続は、この、層間接続領域３５下において、すなわち、プロービング領域３２およびボンディング領域３４下の活性素子形成領域２０以外の、外部領域２１上において、行われている。すなわち、第1〜５配線層１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅに形成された配線３８と第１〜６層間絶縁膜１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆに形成された層間接続コンタクト４０が、層間接続領域３５下に配置され、接続パッド３０と対応する活性素子２３とを接続している。図１に示す例の場合、図中左端部において、接続パッド３０と活性素子２３との間を接続する配線３８および層間接続コンタクト４０が形成されている。
このように、接続パッド３０と活性素子２３との間の接続を活性素子形成領域２０以外の外部領域２１上において行うことは必須ではない。しかし、活性素子２３との接続のための層問接続コンタクト４０や配線３８を活性素子形成領域２０以外の外部領域２１上に設けることによって、接続パッド３０と活性素子形成領域２０との間には全面に補強構造３６Ａ，３６Ｂを設け、より確実に、活性素子２３が損傷されることを防止することができる。
しかも、図１に示した例においては、接続パッド３０の直下の第６層間絶縁膜１４ｆ内には、層間接続領域３５下においてしか、層間接続コンタクト４０が配置されない。すなわち、接続パッド３０のプロービング領域３２およびボンディング領域３４に直接接触する領域には、層間接続コンタクト４０は配置されない。このため、接続パッド３０のプロービング領域３２およびボンディング領域３４は、連続した第６層間絶縁膜１４ｆ上に、補強構造３６Ａ，３６Ｂとは電気的に接続されることなく、形成される。
このように層間接続コンタクト４０を層間接続領域３５下のみに配置することは、本発明にとって必須ではないが、プロービングおよびボンディングの際の、接続パッド３０と活性素子２３との間の接続不良発生を防止するために有効である。
なお、多数の配線層１６を重ねて形成することを可能にするため、それぞれの層の層間絶縁膜１４の表面は平坦にされる。この結果、接続パッド３０の表面も、プロービング領域３２、ボンディング領域３４、および、層間接続領域３５の全体にわたって、ほぼ平坦になる。
また、図２にその一部を示すように、半導体集積回路１０には複数の接続パッド３０が備えられており、通常、個々の半導体集積回路チップに分割されたシリコン基板１２の４辺に沿って配置される。図２では、シリコン基板１２の端部１３の近傍の部分が示されており、左側が外部領域２１、右側が活性素子形成領域２０である。接続パッド３０は、図２中左側から順に、層間接続領域３５、プロービング領域３２、ボンディング領域３４である。
プロービング領域３２およびボンディング領域３４の下には、それぞれ、補強構造３６Ａ，３６Ｂが設けられている。層間接続領域３５の下には層間接続コンタクト４０が配置されている。
以下、プロービング時およびボンディング時における、接続パッド３０に対する機械的負荷について考察する。
プロービングは、図３に一例を示すように、接続パッド３０の配置に合わせた複数の接続針４２を有するブローブカードをウェハ上の半導体集積回路１０の各々の接続パッド３０上に押下し、各接続針４２と各接続パッド３０とを電気的に接触させて半導体集積回路１０の動作試験を行い、良品選別を行う。従って、プロービング時の機械的負荷は、接続針４２を接続パッド３０上に押下する力のみである。なお、図３の例では、斜め接触型接続針を使用しているが、これに限定されず、例えば垂直接触型接続針でもよい。
一方、ワイヤボンディング時は、図４に一例を示すように、ワイヤボールが接続パッド３０上に押下され、熱印加、超音波印加を行うことにより、ワイヤボールと接続パッド３０との間で共晶が形成されることによってワイヤ４４と接続パッド３０とが電気的、機械的に接続される。その後、ワイヤ４４をリードフレームまで引き回して電気的に接続するが、その時接続パッド３０にはワイヤ４４を介して引張り力がかかる。従って、ボンディング時の機械的負荷は押下力、熱、超音波、引張り力などである。
上記のように、プロービング時よりも、ボンディング時の方が接続パッド３０に対する機械的負荷が明らかに大きいということが分かる。以上の考察に基づいて、半導体集積回路１０では、プロービング領域３２下の補強構造３６Ａとボンディング領域３４下の補強構造３６Ｂを別構造とし、ボンディング領域３４下の補強構造３６Ｂよりも、プロービング領域３２下の補強構造３６Ａが使用する配線層数を減らしている。
プロービング領域３２下の補強構造と３６Ａとボンディング領域３４下の補強構造３６Ｂとを、別構造としなかったとすると、プロービング領域３２とボンディング領域３４との両方の下に、ボンディング時の大きな負荷印加による活性素子２３の損傷を防止するために必要な、多くの層数の配線層を利用して補強構造を設けることになる。
これに対して、本発明の半導体集積回路では、プロービング時およびボンディング時のそれぞれにおける活性素子２３への損傷を防ぐことができる範囲内において、プロービング領域３２およびボンディング領域３４下の補強構造３６Ａ、３６Ｂを形成するために使用する配線層数を最適化する。これによって、プロービング領域３２下の配線層を実配線領域として、半導体集積回路１０の論理機能を得るための回路配線３８を形成するために、有効利用することができる。
すなわち、プロービング領域３２下において補強構造３６Ａを形成するために使用されなかった配線層を、もしくは、使用されなかった配線層によってもたらされる、補強構造３６Ａ形成のために消費されなかった配線資源を、論理機能を得るための回路配線３８を形成するために活用することができる。これによって、接続パッド３０下に、回路を形成するために必要な配線（回路配線）３８を設けることが可能になり、その結果、半導体集積回路１０の面積を縮小できる。
なお、上記実施形態は、６層配線構造の半導体集積回路であるが、本発明は、これに限定されず、２層以上の多層配線構造の半導体集積回路に適用可能である。また、接続パッドは、活性素子形成領域上に、その一部もしくは全部を重ねて配置してもよい。また、補強構造のダミーパターンの構成は何ら限定されず、どのようなパターンを有するものであってもよい。
接続パッド３０は、その全体が活性素子形成領域２０上に配置されていてもいいし、一部分のみが活性素子形成領域２０上に配置されていてもいい。図２に示した例では、プロービング領域３２とボンディング領域３４とが隣り合わせて配置されることにより、接続パッド３０全体が長方形の形状に形成されている。しかし、プロービング領域３２とボンディング領域３４とを離して配置し、その間を、同一層、もしくは異なる層の配線を介して電気的に接続するようにしても良い。
また、補強構造３６Ａ，３６Ｂも、図１に示したものには限定されず、さまざまな構造のものを利用することができる。例えば、特許文献１に記載されたような金属配線による格子状の構造でも良い。特許文献２に記載されたように、接続パッド直下にパターニングされていない金属層を設けても良い。特許文献３に記載されたように、接続パッド下の金属層に、環状の領域を設けても良い。
さらに、非特許文献１に記載されたように、接続パッド下において、いくつかの配線層および層間絶縁膜に、配線および層間接続コンタクトを設けないようにしても良い。この場合においても、配線を設けないようにした配線層は、半導体集積回路の論理機能を得るための回路配線を形成するために利用することができない。従って、配線を設けないようにした配線層は、補強構造を形成するために使用された、もしくは、その配線層によってもたらされる配線資源は、補強構造を形成するために消費されたと考えることができる。
またさらに、特許文献４および５に記載されたように、接続プラグや層間絶縁膜による支柱を補強構造として利用しても良い。
本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
本発明の半導体集積回路の接続パッド近傍の構成を表す一実施形態のレイアウト断面図である。 図１に示す半導体集積回路のレイアウト上面図である。 図１に示す半導体集積回路において、ワイヤボンディングが施された状態を表すレイアウト断面図である。 図１に示す半導体集積回路において、接続針が接触された状態を表すレイアウト断面図である。
符号の説明
１０ 半導体集積回路
１２ シリコン基板
１３ シリコン基板の端部
１４ 層間絶縁膜
１６ 配線層
１８ 保護膜
２０ 活性素子形成領域
２１ 外部領域
２２ 素子分離領域
２３ 活性素子
２４ ゲート電極
２５ 活性領域
２６ ソースドレイン領域
２８ サイドウオールスペーサ
３０ 接続パッド
３２ プロービング領域
３４ ボンディング領域
３５ 層間接続領域
３６ 補強構造
３８ 配線
４０ 層間接続コンタクト
４２ 接続針
４４ ワイヤ

Claims (11)

  1. 半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
    前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
    前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
    前記プロービング領域と前記活性素子形成領域との間において、第１の補強構造が形成されており、
    前記ボンディング領域と前記活性素子形成領域との間において、前記複数の配線層の２つ以上を利用して、第２の補強構造が形成されており、
    前記第１の補強構造は、前記２つ以上の配線層の内、少なくとも最下層の1つの配線層を除いた配線層を利用して形成されており、該少なくとも１つの配線層が、前記半導体集積回路の論理機能を得るために必要な回路配線を形成するために利用可能であることを特徴とする半導体集積回路。
  2. 前記プロービング領域と前記活性素子形成領域との間において、前記少なくとも1つの配線層を利用して、前記回路配線が形成されていることを特徴とする請求項1記載の半導体集積回路。
  3. 前記第１の補強構造は、前記プロービング領域へのプロービング時の、該プロービング領域下の前記活性素子形成領域に形成された活性素子の損傷を防止するものであり、前記第２の補強構造は、前記ボンディング領域へのワイヤボンディング時の、該ボンディング領域下の前記活性素子形成領域に形成された活性素子の損傷を防止するものであることを特徴とする請求項１または２記載の半導体集積回路。
  4. 前記第１および第２の補強構造が、前記２つ以上の配線層に設けられた、前記半導体集積回路の論理機能に寄与しないダミーパターンからなることを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路。
  5. 半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
    前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
    前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
    前記ボンディング領域と前記活性素子形成領域との間においては、前記半導体集積回路の論理機能を得るために必要な回路配線が、前記複数の配線層の少なくとも１つを利用して形成されるとともに、第１の補強構造が、該少なくとも１つの配線層よりも上に形成されており、
    前記プロービング領域と前記活性素子形成領域との間においては、前記回路配線が、前記少なくとも１つの配線層に加えて、該少なくとも１つの配線層より上層の、他の配線層を利用して形成されるとともに、第２の補強構造が、該他の配線層よりも上に形成されていることを特徴とする半導体集積回路。
  6. 前記ボンディング領域と前記活性素子形成領域との間において、前記他の配線層には前記回路配線が配置されていないことを特徴とする請求項５記載の半導体集積回路。
  7. 半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
    前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
    前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
    前記プロービング領域と前記活性素子形成領域との間において、前記複数の配線層の内の一部によってもたらされる配線資源が、第１の補強構造を形成するために消費され、該一部の配線層より下層の他の配線層によってもたらされる配線資源は、前記半導体集積回路の機能を得るために必要な回路配線を形成するために利用可能であり、
    前記ボンディング領域と前記活性素子形成領域との間において、前記一部の配線層に加えて、前記他の配線層の少なくとも１つによってもたらされる配線資源が、第２の補強構造を形成するために消費されていることを特徴とする半導体集積回路。
  8. 前記第１の補強構造と前記活性素子形成領域との間において、前記他の配線層の少なくとも１つを利用して、前記回路配線が形成されていることを特徴とする請求項７記載の半導体集積回路。
  9. 前記接続パッドが、前記ボンディング領域およびプロービング領域とは別に、その直下の層間絶縁膜内に層間接続コンタクトを配置するための層間接続領域を有することを特徴とする請求項１ないし８のいずれかに記載の半導体集積回路。
  10. 前記接続パッド下の領域において、前記直下の層間絶縁膜内には、前記層間接続領域下のみに前記層間接続コンタクトが配置されることを特徴とする請求項９記載の半導体集積回路。
  11. 前記接続パッドは、前記活性素子形成領域外の外部領域上に配置された層間接続コンタクトによって、対応する活性素子に接続されていることを特徴とする請求項９または１０記載の半導体集積回路。
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