JPH0653413A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0653413A JPH0653413A JP4201681A JP20168192A JPH0653413A JP H0653413 A JPH0653413 A JP H0653413A JP 4201681 A JP4201681 A JP 4201681A JP 20168192 A JP20168192 A JP 20168192A JP H0653413 A JPH0653413 A JP H0653413A
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- Japan
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- chip
- pad
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
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Abstract
(57)【要約】
【目的】マスタースライス方式のセミカスタムLSIに
おいて、その下地チップと多種類の外部ケースとの接続
方式をチップサイズとピン数に見合った方式に選び、よ
り安価に、より短時間にセミカスタムLSIを実現す
る。 【構成】半導体チップ1の周辺に沿って外部ケースへの
接続のための電極パッドを2列でかつ千鳥状に形成し、
さらに外側の第1の電極パッド3と内側の第2の電極パ
ッド4のサイズを異ったものとする。
おいて、その下地チップと多種類の外部ケースとの接続
方式をチップサイズとピン数に見合った方式に選び、よ
り安価に、より短時間にセミカスタムLSIを実現す
る。 【構成】半導体チップ1の周辺に沿って外部ケースへの
接続のための電極パッドを2列でかつ千鳥状に形成し、
さらに外側の第1の電極パッド3と内側の第2の電極パ
ッド4のサイズを異ったものとする。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にマスタースライス方式のセミカスタム半導体集積回
路の電極パッドの構造に関する。
特にマスタースライス方式のセミカスタム半導体集積回
路の電極パッドの構造に関する。
【0002】
【従来の技術】半導体チップと外部基板あるいは外部ケ
ースとの接続を行う方法としてワイヤーボンディング方
式がある。これは半導体チップ内に設けられた電極パッ
ドと外部基板あるいは外部ケースの電極部との間を直径
30μm程度の金線で結ぶものであるが、比較的容易に
かつ高信頼度で実現できることから現在、半導体集積回
路の組立の主流となっている。
ースとの接続を行う方法としてワイヤーボンディング方
式がある。これは半導体チップ内に設けられた電極パッ
ドと外部基板あるいは外部ケースの電極部との間を直径
30μm程度の金線で結ぶものであるが、比較的容易に
かつ高信頼度で実現できることから現在、半導体集積回
路の組立の主流となっている。
【0003】しかしながら半導体製造プロセスの進展に
よるチップシュクリンク化及びCPUのビット数増加や
多相信号処理等の要求からくる多ピン化に対して、必ず
しも有効なボンディング方式ではなくなってきた。つま
りワイヤーボンディング方式の方式の現状規格は一般
に、ワイヤー長:2.5mm、パッドピッチ:120μ
mであるが、これでは4mm平方のチップをプラスチッ
クケースに組み立てる場合、リードフレームの加工技術
の限界ともあいまって最大ピン数は100ピン程度であ
る。しかし0.8μmルールのゲートアレイでは、4m
m平方でほぼ1万ゲートの集積度があり、それに対する
要求ピン数も160ピン以上が現実である。
よるチップシュクリンク化及びCPUのビット数増加や
多相信号処理等の要求からくる多ピン化に対して、必ず
しも有効なボンディング方式ではなくなってきた。つま
りワイヤーボンディング方式の方式の現状規格は一般
に、ワイヤー長:2.5mm、パッドピッチ:120μ
mであるが、これでは4mm平方のチップをプラスチッ
クケースに組み立てる場合、リードフレームの加工技術
の限界ともあいまって最大ピン数は100ピン程度であ
る。しかし0.8μmルールのゲートアレイでは、4m
m平方でほぼ1万ゲートの集積度があり、それに対する
要求ピン数も160ピン以上が現実である。
【0004】従来はこのような場合チップサイズをピン
数が確保できるところまで大きくして対応していたが、
年々下がるゲート単価の影響からもはや対応できなくな
ってきている。そこで狭パッドピッチに適したTABボ
ンディング方式が適用され始めた。これは第1にワイヤ
ー長制限がないこと、第2にパッドピッチはいまのとこ
ろ40μm程度まで可能であることと、上述のワイヤー
ボンディング方式に対し優れた点があるので、ゲートア
レイなど多ピンを必要とする半導体チップはこのTAB
ボンディング方式に対応したパッドピッチ及びパッドサ
イズで設計されている。
数が確保できるところまで大きくして対応していたが、
年々下がるゲート単価の影響からもはや対応できなくな
ってきている。そこで狭パッドピッチに適したTABボ
ンディング方式が適用され始めた。これは第1にワイヤ
ー長制限がないこと、第2にパッドピッチはいまのとこ
ろ40μm程度まで可能であることと、上述のワイヤー
ボンディング方式に対し優れた点があるので、ゲートア
レイなど多ピンを必要とする半導体チップはこのTAB
ボンディング方式に対応したパッドピッチ及びパッドサ
イズで設計されている。
【0005】
【発明が解決しようとする課題】他方、基本トランジス
タをマトリクス状に配置しておき、所望の回路機能毎に
配線層を形成するマスタースライス方式のセミカスタム
LSIは、短い開発期間,高い専用性,秘守性の良さな
どからCPU,メモリーと並び、重要な半導体素子とし
て多くのアプリケーションに用いられている。
タをマトリクス状に配置しておき、所望の回路機能毎に
配線層を形成するマスタースライス方式のセミカスタム
LSIは、短い開発期間,高い専用性,秘守性の良さな
どからCPU,メモリーと並び、重要な半導体素子とし
て多くのアプリケーションに用いられている。
【0006】従って、ゲートアレイに代表されるセミカ
スタムLSIは、顧客から回路情報を得た日からいかに
短期間で製品を製造するかにセールスポイントがある。
これを達成すべく様々な工夫がなされてきているが、そ
のひとつに事前の組立資材整備がある。これは顧客の回
路情報を作り込む以前の下地チップと外部ケースとの接
続関係をあらかじめ決めておき、組立に必要な治具や資
材をいつでも使えるように整備しておくというものであ
る。当然外部ケースは1種類ではなく予想される多種類
のケースを用意しなければならない。
スタムLSIは、顧客から回路情報を得た日からいかに
短期間で製品を製造するかにセールスポイントがある。
これを達成すべく様々な工夫がなされてきているが、そ
のひとつに事前の組立資材整備がある。これは顧客の回
路情報を作り込む以前の下地チップと外部ケースとの接
続関係をあらかじめ決めておき、組立に必要な治具や資
材をいつでも使えるように整備しておくというものであ
る。当然外部ケースは1種類ではなく予想される多種類
のケースを用意しなければならない。
【0007】このような状況においてTABボンディン
グ方式のみを対象としたパッドピッチ及びパッドサイズ
で下地チップを設計すると、ワイヤーボンディング方式
がまったく使えなくなり、ワイヤーボンディングで組み
立てられるケースでもTABボンディング方式による資
材整備を余儀なくさせる。たとえば4mm平方の下地チ
ップにおいて100ピンのプラスチックケースの資材整
備をする場合、TABテープの資材費の分コストがかか
るTABボンディング方式はワイヤーボンディング方式
より原価率の点で不利である。
グ方式のみを対象としたパッドピッチ及びパッドサイズ
で下地チップを設計すると、ワイヤーボンディング方式
がまったく使えなくなり、ワイヤーボンディングで組み
立てられるケースでもTABボンディング方式による資
材整備を余儀なくさせる。たとえば4mm平方の下地チ
ップにおいて100ピンのプラスチックケースの資材整
備をする場合、TABテープの資材費の分コストがかか
るTABボンディング方式はワイヤーボンディング方式
より原価率の点で不利である。
【0008】
【課題を解決するための手段】本発明の半導体集積回路
は、共通に使用される基本セルを半導体チップに設けて
おき、所望の回路機能を実現するためにこの半導体チッ
プ上に配線を形成して使用する半導体集積回路におい
て、前記半導体チップの周辺部に電極パッドを2列でか
つ千鳥状に配置すると共に、外側に設けられる第1の電
極パッドと内側に設けられる第2の電極パッドとのサイ
ズを異なったものとしたものである。
は、共通に使用される基本セルを半導体チップに設けて
おき、所望の回路機能を実現するためにこの半導体チッ
プ上に配線を形成して使用する半導体集積回路におい
て、前記半導体チップの周辺部に電極パッドを2列でか
つ千鳥状に配置すると共に、外側に設けられる第1の電
極パッドと内側に設けられる第2の電極パッドとのサイ
ズを異なったものとしたものである。
【0009】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は本発明の第1の実施例の平面図、図
2は図1における電極パッド部の拡大平面図である。
て説明する。図1は本発明の第1の実施例の平面図、図
2は図1における電極パッド部の拡大平面図である。
【0010】図1及び図2において、シリコン等からな
る半導体チップ1には、配線により共通に使用される基
本セルが基本セル配置領域2内に例えばマトリクス状に
配列されており、その周辺部には2種類の正方形の電極
パッドが2列でかつ千鳥状に配置されている。そして、
特に外側の第1の電極パッド3のサイズは内側の第2の
電極パッド4より大きく形成されている。
る半導体チップ1には、配線により共通に使用される基
本セルが基本セル配置領域2内に例えばマトリクス状に
配列されており、その周辺部には2種類の正方形の電極
パッドが2列でかつ千鳥状に配置されている。そして、
特に外側の第1の電極パッド3のサイズは内側の第2の
電極パッド4より大きく形成されている。
【0011】図2において第1の電極パットサイズ
(幅)aを110μm、第2の電極パッドサイズbを7
0μm、基本セル配置領域2と第2の電極パッド4との
間隔c及び第2の電極パッド4と第1の電極パッド3と
の間隔dを30μmとすると、パッドの領域の幅qは3
00μm程度に収まる。この条件で5mm平方のチップ
を設計すると1万数千ゲートの基本セルを敷き詰めた下
地チップができ、電極パッドのピッチpを85μmとす
ると電極パッド数は外側で100、フルパッドで200
程度となる。従って100ピン以下のケースに組み立て
る場合は図3に示すように、ワイヤー5を用いて電極パ
ッドとリード6を接続するワイヤーボンディング方式を
用いる。また100ピン以上のケースお場合は図4
(a),(b)に示すように、電極パッド上に形成され
たバンプボール7とポリイミド等の支持フイルム8に支
持されたTABリード6Aとを接続するTABボンディ
ング方式で組み立てることになる。
(幅)aを110μm、第2の電極パッドサイズbを7
0μm、基本セル配置領域2と第2の電極パッド4との
間隔c及び第2の電極パッド4と第1の電極パッド3と
の間隔dを30μmとすると、パッドの領域の幅qは3
00μm程度に収まる。この条件で5mm平方のチップ
を設計すると1万数千ゲートの基本セルを敷き詰めた下
地チップができ、電極パッドのピッチpを85μmとす
ると電極パッド数は外側で100、フルパッドで200
程度となる。従って100ピン以下のケースに組み立て
る場合は図3に示すように、ワイヤー5を用いて電極パ
ッドとリード6を接続するワイヤーボンディング方式を
用いる。また100ピン以上のケースお場合は図4
(a),(b)に示すように、電極パッド上に形成され
たバンプボール7とポリイミド等の支持フイルム8に支
持されたTABリード6Aとを接続するTABボンディ
ング方式で組み立てることになる。
【0012】5mm平方のチップで100ピンの場合ワ
イヤー長はおよそ2mm程度で問題なく組み立てること
ができる。もしパッドサイズを70μm、パッドピッチ
を85μmの単列配置にすると、ワイヤーボンディング
方式ではまったく対応できないため、100ピン以下の
ケースいおいてもTABボンディング方式を用いなけれ
ばならずコスト高になる。
イヤー長はおよそ2mm程度で問題なく組み立てること
ができる。もしパッドサイズを70μm、パッドピッチ
を85μmの単列配置にすると、ワイヤーボンディング
方式ではまったく対応できないため、100ピン以下の
ケースいおいてもTABボンディング方式を用いなけれ
ばならずコスト高になる。
【0013】図5は本発明の第2実施例の電極パッド部
の平面図である。本第2の実施例は、外側の第1の電極
パッド3Aのサイズを内側の第2の電極パッド4Aのも
のより小さく形成した場合であり、その他は第1の実施
例と同様である。
の平面図である。本第2の実施例は、外側の第1の電極
パッド3Aのサイズを内側の第2の電極パッド4Aのも
のより小さく形成した場合であり、その他は第1の実施
例と同様である。
【0014】図5において第1の電極パッド3Aのサイ
ズaを70μm、第2の電極パッド4Aのサイズbを1
10μm、チップ活性領域と第2の電極パッドとの間隔
c及び第2の電極パッドと第1の電極パッドとの間隔d
を30μmとすると、パッドの領域qは300μm程度
に収まり、第1の実施例と同様に5mm平行のチップで
内側のパッド数100、外側のパッド数200程度とな
る。よって100ピン以下のケースに組み立てる場合は
ワイヤーボンディング方式で、100ピン以上のケース
の場合は第1の実施例と同じく図4に示すようなTAB
ボンディング方式で組み立てることになるが、このとき
TABリード6Aは第1の実施例よりも幅を太くできる
点が有利である。ワイヤーボンディング時のワイヤー長
は微増となる。
ズaを70μm、第2の電極パッド4Aのサイズbを1
10μm、チップ活性領域と第2の電極パッドとの間隔
c及び第2の電極パッドと第1の電極パッドとの間隔d
を30μmとすると、パッドの領域qは300μm程度
に収まり、第1の実施例と同様に5mm平行のチップで
内側のパッド数100、外側のパッド数200程度とな
る。よって100ピン以下のケースに組み立てる場合は
ワイヤーボンディング方式で、100ピン以上のケース
の場合は第1の実施例と同じく図4に示すようなTAB
ボンディング方式で組み立てることになるが、このとき
TABリード6Aは第1の実施例よりも幅を太くできる
点が有利である。ワイヤーボンディング時のワイヤー長
は微増となる。
【0015】
【発明の効果】以上説明したように本発明は、チップの
周辺部に2列で千鳥状の電極パッドを設け、しかも外側
と内側の電極パッドのサイズを異なるものとすることに
より、下地チップと多種類の外部ケースとの接続方式
を、チップサイズとピン数に見合ったボンディング方式
に選べるため、より安価に、より短時間にマスタースラ
イス方式のセミカスタムLSIを実現できるという効果
がある。
周辺部に2列で千鳥状の電極パッドを設け、しかも外側
と内側の電極パッドのサイズを異なるものとすることに
より、下地チップと多種類の外部ケースとの接続方式
を、チップサイズとピン数に見合ったボンディング方式
に選べるため、より安価に、より短時間にマスタースラ
イス方式のセミカスタムLSIを実現できるという効果
がある。
【図1】本発明の第1の実施例の平面図。
【図2】本発明の第1の実施例の電極パッド部の平面
図。
図。
【図3】第1の実施例を用いワイヤーボンディング方式
で組立た場合の平面図。
で組立た場合の平面図。
【図4】第1の実施例を用いTABボンディング方式で
組立た場合の平面図と断面図。
組立た場合の平面図と断面図。
【図5】本発明の第2の実施例を説明するための電極パ
ッド部の平面図。
ッド部の平面図。
1 半導体チップ 2 基本セル配置領域 3,3A 第1の電極パッド 4,4A 第2の電極パッド 5 ワイヤー 6 リード 6A TABリード 7 バンプボール 8 支持フイルム
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/82
Claims (1)
- 【請求項1】 共通に使用される基本セルを半導体チッ
プに設けておき、所望の回路機能を実現するためにこの
半導体チップ上に配線を形成して使用する半導体集積回
路において、前記半導体チップの周辺部に電極パッドを
2列でかつ千鳥状に配置すると共に、外側に設けられる
第1の電極パッドと内側に設けられる第2の電極パッド
とのサイズを異なったものとしたことを特徴とする半導
体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4201681A JPH0653413A (ja) | 1992-07-29 | 1992-07-29 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4201681A JPH0653413A (ja) | 1992-07-29 | 1992-07-29 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0653413A true JPH0653413A (ja) | 1994-02-25 |
Family
ID=16445143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4201681A Withdrawn JPH0653413A (ja) | 1992-07-29 | 1992-07-29 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0653413A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6121690A (en) * | 1997-07-25 | 2000-09-19 | Oki Electric Industry Co., Ltd. | Semiconductor device having two pluralities of electrode pads, pads of different pluralities having different widths and respective pads of different pluralities having an aligned transverse edge |
US6303948B1 (en) * | 1996-02-29 | 2001-10-16 | Kabushiki Kaisha Toshiba | Pad layout and lead layout in semiconductor device |
GB2422485A (en) * | 2004-12-22 | 2006-07-26 | Agilent Technologies Inc | IC die with rows of staggered I/O pads with each row having a different pad shape |
JP2006337829A (ja) * | 2005-06-03 | 2006-12-14 | Sharp Corp | 駆動用ic及びそれが実装された表示装置 |
JP2007258469A (ja) * | 2006-03-23 | 2007-10-04 | Nec Electronics Corp | 半導体集積回路装置 |
KR100768493B1 (ko) * | 1999-04-27 | 2007-10-18 | 오끼 덴끼 고오교 가부시끼가이샤 | 반도체장치 |
US7397138B2 (en) | 2003-03-27 | 2008-07-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
WO2012023228A1 (ja) * | 2010-08-18 | 2012-02-23 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1992
- 1992-07-29 JP JP4201681A patent/JPH0653413A/ja not_active Withdrawn
Cited By (13)
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