CN1971736A - 数据处理装置 - Google Patents

Abstract

本发明提供一种对顺序输入的数字数据，附加检错码以及纠错码的符号化数据处理装置，其特征是：对顺序输入的数字数据，附加检错码和纠错码的处理；数字数据以确定的字节数构成数据块单位，算出检错码、纠错码；由控制程序控制各电路动作；保存控制程序的同时，在控制电路启动时，顺序地读出控制程序供给控制电路的第一外部存储器；共同保存数字数据、检错码和纠错码的第二外部存储器；接收从第一外部存储器顺序读出的控制程序，对第二外部存储器并行提供数据的串/并行转换电路。它具有可减少芯片引脚数量，减小芯片面积的优点。

Description

数据处理装置

本申请是申请号为：03107290.9、申请日为：2003.3.21、发明名称为数据处理装置的专利申请的分案申请。

技术领域

本发明涉及对于从主计算机输入的数字数据通过附加检错码以及纠错码进行编码，或者对于从光盘媒体读出的数据通过实施纠错处理以及检错处理进行解码的数据处理装置。

背景技术

目前，作为存储数据的记录介质装置，采用光盘作为介质的记录设备。作为这样的光盘介质记录装置，比如作为仅可一次写入数据的CD-R光盘，或可以反复多次写入的CD-RW光盘的设备，CD-R/CD-RW驱动器被广泛使用。在这些CDR-R/CD-RW***中，读出盘中的数据，为了进行纠错处理，在数据写入时，要在被记录的数据上附加检错码EDC以及纠错码ECC，将其整体编码构成记录的数据。

图5是目前CD-R/CD-RW***构成的方框图。CD-R/CD-RW***是由CD-ROM编码器1、数码信号处理电路2、模拟信号处理电路3、读写器4、检测控制器6、缓冲RAM7、以及微处理器8组成。

CD-ROM编码器1读取从主机送出的2048字节的数据，对这些数据附加纠错码ECC(Error Correction Code)以及检错码EDC(Error DetectionCode)。如图6所示，如此生成的CD-ROM数据，把2352字节(24字节×98帧)，作为一个数据块处理，比如在模式1的情况下，各数据块由同步数据(12字节)、数据头(4字节)、用户数据(2048字节)、检错码EDC(4字节)、空数据(8字节)以及纠错码ECC(276字节)组成。另外，除了同步数据以外，对2340字节的数据进行倒频处理以后输出。近年来，CD-ROM编码器1，将对从光盘读出的CD-ROM数据进行纠错处理以及检错处理的编码、解码功能与各个处理电路共同化，作为编码器的功能与作为解码器的功能一体化，集成在一块芯片里已经是一般的做法了。

数码信号处理电路2以1桢(24字节)为单位，读取从CD-ROM编码器1输出的CD-ROM数据，通过对该数据实施规定的运算处理而生成基于CIRC符号(Cross-Interleave Reed-Solomon Code)的C₁、C₂符号。然后将算出的C₁、C₂符号附加在从CD-ROM编码器1读取的数据上，生成32字节的数据，对这个数据实施交叉处理之后，进行EFM调制(Eightto Fourteen Modulation)以后输出。模拟信号处理电路3串行地接收从数码信号处理电路2输出的数据，读取这些数据的电位变化，生成对光盘5进行激光照射的控制信号。

读写器4根据模拟信号处理电路3生成的控制信号对光盘5进行激光照射，将要求的CD-ROM数据记录在光盘上。光盘5可以是具有一次性写入记录膜的CD-R盘片，或者是具有多次重复写入记录膜的CD-RW盘片。CD-R盘片是通过使由有机色素形成的记录膜在高能激光热度的作用下溶解，形成孔状凹槽而实现数据的记录。而CD-RW盘片，是通过在激光的速冷、速热的作用下在记录层形成非晶体相，改变光的反射率而实现数据的记录。

读写器控制电路6，为了能沿着预先记录在光盘5上的引导沟槽正确地记录数据，控制读写器4的位置。具体来说，对从读写器4的引导沟槽进行照射，从这个激光的反射光测定激光轴的沟中心的偏移量。然后，根据这个偏移量，修正读写器4的位置，从而使激光能够正确地跟踪引导沟槽。

缓冲RAM7与CD-ROM编码器1连接，暂时保存从主机输入CD-ROM编码器1的数据。CD-ROM编码器1以一个数据块为单位算出检错码EDC和纠错码ECC，同时将算出的符号附加到每个数据块上，为此，CD-ROM上处理的数据至少要有一块CD-ROM数据。所以设置的缓冲RAM7，必须是能够保证各种处理正常进行的具有记忆一个数据块以上的存储容量。

控制微处理器8与CD-ROM编码器1、数字信号处理电路2、模拟信号处理电路3以及读写器控制电路6连接，根据控制程序，对CD-R/CD-RW***各部件进行统一控制。这个控制微处理器使用的控制程序，预先记录在外置的闪存等非易失性存储器(图中未示)中，根据从主机读出的命令数据，适当地读出。由此可以根据主机的指示，控制各部件的操作。

所述CD-R/CD-RW***，随着近年来集成技术的提高，控制微处理器与CD-ROM解码器做在一个半导体基板上，构成内置控制微处理器的CD-ROM解码器芯片。由此，部件数量减少了，实现了***整体的小型化。但是，这样一来，与控制微处理器相邻配置的非易失性存储器随着控制微处理器8的内置成了外接在CD-ROM解码器芯片上的部件，CD-ROM解码器芯片总的引脚数反而增加了。其结果导致CD-ROM解码器芯片自身面积增大，这成为***整体进一步小型化的障碍。

半导体集成电路的芯片面积与内部电路的集成度无关，而是由芯片外部配置的引脚数决定。这种倾向，随着近年来集成化技术的提高而日趋严重，所述内置控制微处理器的CD-ROM编码器1(数据处理装置)也不例外。比如，以总数256引脚设计CD-ROM编码器时，如果这个芯片作成正方形，每边就是64个引脚，这样，芯片每边都必须具有一定的长度才行。所以，即使通过提高内部电路的集成度，可以使芯片面积缩小，但是为了在芯片的边际配置引脚，就不能把边长做得太小。因此为了缩小芯片面积，减少芯片配置的引脚数成为重要课题。

发明内容

因此，本发明是使芯片引脚数量减少成为可能，以减少芯片面积为目的的数据处理装置。

鉴于所述问题，本发明的构成特征是：它是一种对顺序输入的数字数据，附加检错码以及纠错码的数据处理装置；把所述数字数据以确定的字节数构成数据块单位，算出检错码的检出处理电路；算出包含所述检错码的所述数码数据的各数据块的纠错码的纠错电路；根据控制程序控制各电路动作的控制电路；保存所述控制程序的同时，在所述控制电路启动时，顺序地读出所述控制程序的数据提供给所述控制电路的第一外部存储器；共同保存所述数字数据和所述检错码以及所述纠错码的第二外部存储器；接收从所述第一外部存储器顺序读出的控制程序的各数据，对所述第二外部存储器并行提供数据的串行/并行转换电路。

由此，这种对顺序输入的数字数据，附加检错码以及纠错码的数据处理装置通过串行配线与数据处理装置和第一外部存储器连接；由此可以减少为配置保存控制程序数据的第一外部存储器所要的引脚数目，也就可以减少作为该数据处理装置的全体的总的引脚数目；进而，该数据处理装置启动时，向第二外部存储器传送控制程序数据，之后，通过第二外部存储器就可以接收和送出控制程序数据；所以对于检错码以及纠错码的算出处理都不会受串行传送的影响。

本发明是以确定字节数构成的数据块为单位对附加了纠错码以及检错码的数字数据实施纠错以及检错处理的数据处理装置，其特征为：对所述数字数据实施纠错处理的纠错处理电路；对实施了纠错处理的所述数字数据实施检错处理的检错处理电路；根据控制程序控制各电路动作的控制电路；保存所述控制程序的同时，在所述控制电路启动时，顺序地读出所述控制程序的数据提供给所述控制电路的第一外部存储器；共同保存所述数字数据和所述检错码以及所述纠错码的第二外部存储器；接收从所述第一外部存储器顺序读出的控制程序的各数据，对所述第二外部存储器并行提供数据的串/并行转换电路。

由此，以确定字节数构成数据块为单位对附加了纠错码以及检错码的数字数据实施纠错处理以及检错处理的数据处理装置，这种数据处理装置通过串行配线与数据处理装置和第一外部存储器连接；由此可以减少为配置保存控制程序数据的第一外部存储器所要的引脚数目，也就可以减少作为该数据处理装置的全体的总的引脚数目；进而，该数据处理装置启动时，向第二外部存储器传送控制程序数据，之后，通过第二外部存储器就可以接收和送出控制程序数据；所以对于纠错处理以及检错处理，都不会受串行传送的影响。

附图说明

图1是表示本发明实施例1的概要构成的方框图。

图2是说明CD-ROM数据纠错码的模式图。

图3是表示第一外部存储器数据块构成的实例构成图。

图4是表示本发明第二实施形态的概要构成的方框图。

图5是目前的CD-R/CD-RW***构成概要框图。

图6是CD-ROM数据格式说明模式图。

图中：1、11、40-CD-ROM编码/解码器，2-数码信号处理电路，3-模拟信号处理电路，4-读写器，5-光盘媒体，6-读写器控制电路，7-缓冲RAM，8、18-控制微处理器，12-主接口，13-检错处理电路，14-纠错处理电路，15-DSP接口，16-第二外部存储器，17-存储器控制电路，19-串行/并行转换电路，20-第一外部存储器，25-数据总线，26-命令总线，41-内部存储器，42-内部存储器控制电路，43-外部存储器控制电路

具体实施方式

第1实施方案

图1是作为本发明的第1实施方案的CD-ROM编码器概略构成的示意构成框图。CD-ROM编码器11由做在同一块半导体基板上的主接口12、检错处理电路13、纠错处理电路14、DSP接口15、控制微处理器18、存储器控制电路17以及串行/并行转换器19构成；第1外部存储器20以及第2外部存储器16外接在这个CD-ROM解码器上；近年来，该CD-ROM编码器11将对从光盘读出的数据进行纠错以及检错处理的解码器与各个处理电路共同化，成为一个整体已经是一般的作法(以下称CD-ROM编码/解码器11)。

主接口12作为主机侧以及CD-ROM编码/编码器11内共同的数据传送通路与配置的数据总线25连接，同时与作为控制命令传送通路而配置的命令总线26连接，应答控制命令的指示，成为CD-ROM编码/解码器与主机之间的接口。

检错处理电路13与数据总线25以及命令总线26连接，算出CD-ROM数据记录时检错码EDC_(P)(EDC Parity)，而在CD-ROM数据再生时检查有无错码；具体地说：CD-ROM数据记录时，以一个数据块为单位读取从主机侧输入的数据，对读取的数据实施规定的运算处理，算出检错码EDC_(P)，另一方面，CD-ROM数据再生时，由纠错处理电路一块一块地读取纠错后的CD-ROM数据，用记录时附加的检错码EDC_(P)进行运算处理检查有无错码。

纠错处理电路14与数据总线25以及命令总线26连接，在CD-ROM数据记录时算出纠错码ECC_(P)(P代码字母、Q代码字母各自的Parity)，在CD-ROM数据再生时进行CD-ROM数据的误码纠错，具体地说：CD-ROM数据记录时，以一个数据块为单位读取附加了检错码EDC_(P)的数据，对这个数据进行规定的运算，算出P系列、Q系列的2系列纠错码ECC_(P)；该ECC的P代码字母以及Q代码字母如图2所示，由同步数据(12字节)+数据头(4字节)+用户数据(2048字节)组成2064字节的CD-ROM数据分割成上位字节和下位字节，每个平面1032个符号数据，对此，根据P系列以及Q系列每24个或43个分别附加2个符号数据。而在CD-ROM数据再生时，以一个数据块为单位读取从光盘读出的CD-ROM数据，用记录时附加的纠错码EDC_(P)对那个数据块内包含的误码进行纠错；CD-ROM数据的纠错处理，基于每个平面设定的P代码字母、Q代码字母对包含各代码字母的符号数据进行出错演算；然后根据平面内误码的位置以及其错误，算出产生的误差，由于这个误差是由对应的错误位置的符号数据加算出来的，误码即可以被纠错。

DSP接口15与数字信号处理电路(DSP：Diqital Signal Processor)作为CD-ROM编码器/编码器11与DSP侧之间的接口。存储器控制电路17与第2外部存储器16、数据总线25以及命令总线26连接，根据控制命令控制向第2外部存储器16写入及读出数据。

第2外部存储器16是由诸如DRAM(dynamic Random AccessMemory)、SDRAM(Synchronous DRAM)、SRAM(Static Random AccessMemory)等可以自由地读出和写入的记忆媒体构成，暂时存放经过主接口12从主机侧读取的2048字节数据或者由检错处理电路算出的检错码EDC_(P)等用于纠错以及检错处理的数据；该第2外部存储器16经配线与存储器控制电路17相连，进而通过该存储器控制电路17与数据总线线25以及命令总线26连接；介于第2外部存储器16与存储器控制电路17之间的配线23，在CD-ROM编码/编码器11内各电路之间对接受发送的计算结果、地址数据、等数据的位数并行设定，比如传送地址数据14根、数据传送用16根以及控制各部件动作的控制信号传送10根，共计设置了40根配线。

控制微处理器18与数据总线25以及命令总线26连接，通过这些总线与所述主接口12、检错处理电路13、纠错处理电路14、DSP接口15以及存储器控制电路17连结；该控制微处理器18通过命令总线26统一控制CD-ROM编码/编码器11各部件；通过该控制微处理器18对各部件的控制，根据另外准备的控制程序，遵照主机侧赋予的命令数据，执行适当选择的控制程序数据；另外，控制微处理器18不仅控制所述CD-ROM编码/编码器11各部件，还与DSP、读写器控制电路等CD-R/RW***各部件连接，对***整体负责统一控制。

第1外部存储器20，由诸如闪存等非易失性存储器作成，控制微处理器18使用的控制程序预先写入其中；这样的非易失性存储器，即使电源断电记录的数据仍可以保存，而又能够通过电气的手段自由地写入或消去原有的数据；因此，不但可以预先写入控制程序的数据，也可以根据主机的指示，逐次改写控制程序的数据；图3是第1外部存储器20的构成示意框图，第1外部存储器20由存储单元集合体的存储阵列31、锁存地址数据的地址缓冲32、基于地址数据激活特定的存储单元的行解码器33以及列解码器34、锁存写入数据和读出数据的数据输入输出缓冲35、控制各部件动作的控制电路36、以及并行/串行转换电路37构成；该并行/串行转换电路37从存储阵列31并行读出数据，将其转换成串行数据，并且将从CD-ROM编码/解码器一侧串行输入的数据转换成并行数据；由此，第1外部存储器20与串/并转换电路19连接的配线22设置了包括一根用于数据输入输出以及两根用于传送控制信号(用于地址数据锁存的时钟信号线、芯片启动用信号线)一共三根信号线；另外，作为数据线的一根，加在由存储单元阵列读出的数据上，用作地址数据以及命令数据的传送路径；由此数据线上地址数据之后连续读出数据或者进行写入数据的输入输出时，这些读出数据或者写入数据的输入输出，以分时方式进行命令数据的输入；另外，这里分配一根作为数据输入输出的信号线，分别分配一根用来进行数据的输入和输出，作为第1外部存储器20出来的配线也可以设置成4根。

串并行转换电路19通过配线22与第1外部存储器20连接，读取从第1外部存储器20串行输出的数据；该串并行转换电路19也与数据总线25以及命令总线26连接，读取从外部存储器20的串行数据，转换成并行数据输出至数据总线25，通过存储器控制电路17提供给第2外部存储器16；串并行转换电路19、配线22、数据总线25以及命令总线26由别的经路与控制微处理器18直接连接；遵照主机方面来的指示，作为改写控制程序的数据操作之用；也就是说：主机方面来的控制程序改写指示送给微处理器18，根据这个指示，控制微处理器生成用于改写控制程序数据的控制信号；并且把这个控制信号经过串并行转换电路19串行地提供给第1外部存储器20，对第1外部存储器20，指示其控制程序数据的改写。

以下，对图1的动作进行说明；首先CD-ROM编码/编码器11(CD-R***/CD-RW***)启动之际，第1外部存储器20保存的控制程序数据串行输出，通过存储器控制电路17保存到第2外部存储器16；此时，从第1外部存储器20的各数据串行输出到串并行转换电路19，在串并行转换电路19上转换成并行数据输出至存储器控制电路17；这里，由第1外部存储器20的数据是串行输出的，比并行输出需要更多的数据传送时间，但是第1外部存储器20来的数据传送是在CD-ROM编码/编码器11内，其它的数据处理开始之前的阶段统一进行的，不会产生问题；也就是说：控制程序的数据传送与纠错以及检错处理时间上无关，不会对纠错以及检错处理的处理速度产生任何影响；而且第2外部存储器16的容量比控制程序的数据的总体容量设置的要大一些，比如说将所有的控制程序数据都保存在第2外部存储器16里，对保存纠错处理、检错处理使用的数据也不会有影响。控制程序数据向这个第2外部存储器16传送数据完成后，即完成了对等待主机侧指示的准备。

接着，主机对控制微处理器18发出CD-ROM编码/编码器11动作开始的指示以后，控制微处理器18通过主接口12读取从主机输出的命令数据；然后根据命令数据将适当必要的控制程序数据从第2外部存储器16读出，依次对各部件控制以进行CD-ROM数据的记录、或者再生；在这些CD-ROM数据记录、再生时，纠错码ECC_(P)等运算结果或者主机侧、DSP侧读入的数据等在数据处理过程中，暂时保存在第2外部存储器16里，但是第2外部存储与各部件之间进出的这些数据，都是并行进行的；所以用于纠错处理以及检错处理的处理时间与过去的构成相比不会占用很多时间。

这样，由于本发明，串行输出数据的第1外部存储器20与从第1外部存储器20串行输出的数据由串并行转换电路19转换成并行数据，就可以减少与控制程序数据授受有关的配线数；比如过去的***结构的情况下，记录控制程序数据的媒体与CD-ROM编码/解码器之间的配线与其他的并行配线范围相同，相对于控制程序的数据的接收与发送要设置40根的配线来对应，(本发明)可以减少的这些配线；由此CD-ROM编码/编码器11芯片整体的引脚数可以大幅度减少，就可以实现芯片面积的小型化；另外，由于第1外部存储器20向第2外部存储器16传送接收控制程序数据是在***启动时进行，纠错处理以及检错处理的处理期间，完全不会对串行传送的产生影响，也使芯片整体引脚数的减少成为可能；另外，与第1外部存储器20的连接范围以外，采用并行配线，使数据的并行传送成为可能，纠错处理以及检错处理所要时间也不会太长，即可以保证原来的处理速度又可以减少芯片的引脚数目；进而，由本发明，在***启动时，从第1外部存储器20将全部控制程序数据传送至第2外部存储器16之后，控制微处理器18与第2外部存储器16之间进行控制程序数据的输送。一般来讲，DRAM、SDRAM、SRAM等记忆媒体比闪存这样的非易失性存储器存取速度要快。因此，其结果是，可以缩短在***启动后的控制程序数据向控制微处理器18的传送周期，从而实现CD-ROM编码/编码器11的处理速度的提高。

第2实施方案

接着说明本发明的第2种实施方案；第1种实施方案所示的CD-ROM编码/解码器，对从第2外部存储器16向控制微处理器18读入控制程序数据与纠错处理、检错处理是并行执行的；此时，从控制微处理器18向第2外部存储器16的存取以及从其它电路向第2外部存储器16的存取是以时间分割而进行。因此，在纠错处理、检错处理期间，滞后于向微处理器18读取控制程序数据的处理，而在向控制微处理器18读入控制程序数据的期间，纠错处理以及检错处理也有滞后，作为CD-ROM编码/解码器整体来说，成为阻碍处理速度进一步提高的障碍。

所以，在CD-ROM编码/解码器内部再设置一个内部存储器，由该内部存储器与第2外部存储器16在纠错处理、检错处理以及控制程序数据的输入处理中分担需使用的存储空间。

图4是说明本发明第2实施方案概略构成的方框构成图；CD-ROM编码/解码器40，由主接口12、检错处理电路13、纠错处理电路14、DSP接口15、控制微处理器18、串并行转换电路19、内部存储器41、内部存储器控制电路42以及外部存储器控制电路43做在同一块半导体集成电路板上构成；第1外部存储器20以及第2外部存储器16与之外置连接；本图与图1、图2同样的部分，具有相同符号的在此就不一一说明了。

内部存储器41与第2外部存储器16相同，采用DRAM、SDRAM、SRAM等可自由写入和读出的记忆媒体材料；该内部存储41在CD-ROM数据记录时，暂时保存从第2外部存储器16读出的CD-ROM数据，暂时保存纠错处理电路13以及检错处理电路14算出的检错码EDC_(P)以及纠错码ECC_(P)；而在CD-ROM再生时，与第2外部存储器一起暂时保存从DSP一侧读入的CD-ROM数据以及实施纠错处理的数据；该内部存储器41具备至少可以保存两个CD-ROM数据块的容量；通常格式化的CD-ROM数据一个数据块为2352字节构成，所以内部存储器41的容量必须在4.8K字节以上。

内部存储器控制电路42与内部存储器41连接，控制向内部存储器数据的读出和写入；进而该内部存储器控制电路42还与数据总线25以及命令总线26连接，将从内部存储器41读出的数据提供给检错处理电路13、纠错处理电路14等各部件，同时将各部件算出的计算结果、从DSP侧读取的数据写入内部存储器41；另外该内部存储器控制电路42与内部存储器41的连接可以传送并行数据，与第2外部存储器16和外部存储器控制电路43的连接范围相同，设置了约40根之多的配线。

外部存储器控制电路43与图1所示的存储器控制电路17是同样的电路，与第2外部存储器16连接，控制向第2外部存储器16写入及读出数据；进而该外部存储器控制电路43经串并行转换电路19也与第1外部存储器20相连，控制从第1外部存储器20读出的数据。

其次，说明图4的动作；首先，在启动CD-ROM编码/解码器40(CD-R/CD-RW***)时，第1外部存储器20保存的控制程序数据串行输出，控制程序数据一起向第2外部存储器16传送；此时，从第1外部存储器20输出的各数据是串行地输出到串并行转换电路19上，经过这个串并行转换电路19转换成并行数据，输出到外部存储器控制电路43；这样一来，向第2外部存储器16传送的控制程序数据完成后，等待主机一侧的指示的准备工作也就完成。

主机侧对控制微处理器发出CD-ROM编码/解码器40的操作开始的命令以后，控制微处理器18通过主接口12读取从主机侧发出的命令数据，根据其命令数据，在CD-ROM数据的记录或再生时，适当地从第2外部存储器16取出必要的控制程序数据并执行，在CD-ROM数据的记录、再生等操作时执行对各部件的控制。

CD-ROM数据记录时，主机侧以一块为单位输入2048字节的数据读入主接口12，暂时地，通过外部存储器控制电路43输出到第2外部存储器16。然后，写入第2外部存储器16的数据通过外部存储器控制电路43读出至内部存储器控制电路42，读入至内部存储器41，与此同时，输出至检错处理电路13算出检错码EDC_(P)。算出的这个检错码EDC_(P)经过内部存储器控制电路42写入内部存储器41，附加在事先写入第2外部存储器16的数据上；接着，附加了检错码EDC_(P)的数据从内部存储器41读出，输出到纠错处理电路14，用这个数据算出纠错码ECC_(P)；然后算出的数据被写入内部存储器41，加在附加了检错码EDC_(P)的数据上之后，输出至DSP接口15。

一方面，CD-ROM数据再生时，由DSP侧一个块单位输入的数据经过DSP接口15读取，再经过内部存储器控制电路42以及外部存储器控制电路43分别保存在内部存储器41以及第2外部存储器16里；接着，保存在内部存储器41里的数据读出至纠错处理电路14进行纠错处理之后，根据纠错处理的结果，把保存在内部存储器41以及第2外部存储器里的数据改写成正确的数据；纠错处理完了的数据从内部存储器41读出到检错处理电路13，实施检错处理；如果检查出错码，则对第2外部存储器16里保存的CD-ROM数据附加错误标志，然后根据主机侧的要求，串行从第2外部存储器读出CD-ROM数据，通过主接口向主机读出这些数据。

这样，根据第2实施方案，通过设置了串行输出数据的第1外部存储器20、将从第1外部存储器20串行输出的数据转换成并行数据的串并转换电路19、以及内部存储器41，可以减少与从第1外部存储器20的控制程序数据传送相关的配线数目，又可以使***整体的处理速度得到提高。也就是说，通过把纠错处理、检错处理过程中必须保存的数据及控制程序数据分担保存在内部存储器41及第2外部存储器16中，由这种构成防止了检错以及纠错处理的处理同步与向控制微处理器读出控制程序数据的处理同步之间产生的干扰。

以上，参照图1乃至图4对本发明的实施方案进行了详细地说明；但是在本发明中，第2实施方案示意的各部件的数据流不过是一种示例，没有必要一定按照这个数据流走向流通数据；也就是说内部存储器41与第2外部存储器16之间可以分担保存CD-ROM编码/解码器40内处理的多个数据块，比如，内部存储器41可以只负则保存纠错处理或检错处理其中一方处理过程中产生的数据；而且控制程序数据也并非一定要传送到第2外部存储器16里，根据内部存储器41与第2外部存储器16保存数据的分配，也可以采用传送到内部存储器41的构成方式。

进而，作为实施方案，是用CD-R/CD-RW光盘媒体作为示例进行的说明，但是本发明的适用范围并不限于此，凡是可以写入和读出的记录媒体，如DVD等其它的使用媒体记录的***设备都可以适用。

根据申请项目1所述发明，对从主机输入的数字数据进行附加检错码、纠错码的数据处理装置，由于设置了保存控制程序数据的第1外部存储器，减少了要求的引脚数目；由此可以减少该数据处理装置整体的引脚数目，也就可以缩小芯片的面积。

根据申请项目2所述发明，对从主机输入的数字数据附加检错处理和纠错处理的数据处理装置，进一步设置内部存储器，配备保存控制程序数据的第1外部存储器，既可以减少要求的引脚数目，又可以提高该数据处理装置的处理速度。

根据申请项目3所述发明，对从光盘媒体读出的数字数据进行纠错处理和检错处理的数据处理装置，由于设置了保存控制程序数据的第1外部存储器，可以减少要求的引脚数目；由此可以减少该数据处理装置整体的引脚数目，也就可以缩小芯片的面积。

根据申请项目4所述发明，对从主机输入的数字数据附加检错处理和纠错处理的数据处理装置，进一步设置内部存储器，配备保存控制程序数据的第1外部存储器，既可以减少要求的引脚数目，又可以提高该数据处理装置的处理速度。

Claims (6)

1.一种数据处理装置，是一种对串行输入的数字数据，附加检错码以及纠错码的编码化数据处理装置，其特征为，具有：

检错处理电路，其以确定的字节数组成的一个数据块为单位算出检错码；

纠错处理电路，其对包括所述检错码的所述数字数据的每个数据块，算出纠错码；

控制电路，其根据控制程序来控制各电路的动作；

串行/并行转换电路，其接收从保存所述控制程序的第1外部存储器串行读出的控制程序的各个数据，并行提供给第2外部存储器；

所述纠错处理电路算出两个系列的纠错码。

2.根据权利要求1所述的数据处理装置，其特征为，所述检错处理电路、所述纠错处理电路、所述控制电路及串行/并行转换电路形成在一个半导体基板上。

3.根据权利要求2所述的数据处理装置，其特征为，还包括内部存储器，其形成于所述半导体基板上，并且具有能存储至少2个数据块份的所述数字数据的容量，

所述内部存储器存储：暂时存储于所述第2外部存储器的数据、所述检错码以及所述纠错码的一部分。

4.一种数据处理装置，是一种以确定字节数组成的数据块为单位，对附加了纠错码以及检错码的数据进行纠错处理以及检错处理的数据处理装置，其特征为，具有：

纠错处理电路，其对所述数字数据进行纠错处理；

检错处理电路，其对实施了纠错处理的所述数字数据进行检错处理；

控制电路，其根据控制程序来控制各电路的动作；

串行/并行转换电路，其接收从保存所述控制程序的第1外部存储器串行读出的控制程序的各个数据，并行地提供给第2外部存储器；

所述纠错处理电路根据2个系列的纠错码，对所述数字数据实施纠错处理。

5.根据权利要求4所述的数据处理装置，其特征为，

所述检错处理电路、所述纠错处理电路、所述控制电路及串行/并行转换电路形成在一个半导体基板上。

6.根据权利要求5所述的数据处理装置，其特征为，还具备内部存储器，其形成于所述半导体基板上，并且具有能够存储至少2个数据块份的所述数字数据的容量，

所述内部存储器存储所述数字数据以及被实施了所述纠错处理的数据的一部分。

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