JP2007255984A - 半導体装置及びそのテスト方法 - Google Patents

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Abstract

【課題】所望の動作周波数での高速テストが可能である半導体装置及びそのテスト方法を提供すること。
【解決手段】ＳｉＰ１０１は、ロジックチップ１０３Ａとメモリチップ１０３Ｂを備える。メモリチップ１０３Ｂは試験対象となるメモリ回路を備え、ロジックチップ１０３Ａは、内部ロジック回路２０と、これに電気的に接続されたテスト処理回路２１とを備える。テスト処理回路２１は、メモリ回路のアクセス端子と接続され、外部端子２３ｎから入力されるテスト信号をアクセス端子に供給してメモリ回路のテストを実行するものであって、信号遅延を調整する高速テスト制御回路を有し、実動作速度での高速テストを実行する際には、外部端子２３ｎから供給されるテスト信号を、高速テスト制御回路を介してアクセス端子に供給する。
【選択図】 図１

Description

本発明は、ロジックチップとメモリチップとを共通のパッケージに搭載したＳｉＰ（System in a Package）型半導体装置及びそのテスト方法に関する。
半導体装置のテスト方法として、デバイスの内部に、テストパタン生成器、テストパタン圧縮器、及び比較器等を組込むことにより、自己テストを行う手法（ＢＩＳＴ：Built In Self Test）がある。ＢＩＳＴでは、テストパタン生成器により、テスト対象回路に与えるテストパタンを発生させ、テストパタン圧縮器によりテスト対象回路からの出力パターンを圧縮し、比較器により、圧縮されたテストパタンを期待出力パターンと比較することでテスト対象回路のテストを行なうことができる。
例えば特許文献１には、ロジックチップとメモリチップとを共通のパッケージに搭載したＳｉＰ型半導体装置において、ロジックチップ内にメモリチップ試験回路（ＢＩＳＴ回路）、及びセレクタ／入出力回路を内蔵することにより、上記ＢＩＳＴによるメモリチップのテストを可能にした半導体装置が記載されている。
図９は、特許文献１に記載の半導体装置の全体を示す図である。この半導体装置は、共通のパッケージ２０１内に、ロジックチップ２０２及びメモリチップ２０３を搭載したものである。ロジックチップ２０２は、論理回路２０２Ａとメモリチップ試験回路２０４、及びセレクタ／入出力回路２０２Ｃを内蔵している。そして、論理回路２０２Ａは、通常動作時に活性化させ、メモリチップ試験回路２０４はメモリチップ２０３のテスト時に活性化させるが、これをセレクタ／入出力回路２０２Ｃにより切り換えてメモリチップ２０３へアクセスする。
メモリチップ２０３のテスト方法は、ロジックチップ２０２内のメモリチップ試験回路２０４で、メモリチップ２０３に対するテストデータ、アドレス及び制御信号を生成し、かつメモリチップ２０３への書き込みデータと読み出しデータとの比較照合、及び比較結果を出力する。すなわち、この従来の半導体装置は、ロジックチップ２０２内にＢＩＳＴを行うＢＩＳＴ回路を内蔵したものである。
図１０は図９に示すメモリチップ試験回路２０４の内部構成図である。ＳＴＡＲＴ入力信号及び制御データ信号２４９により、初期化回路２４６、セルフテスト回路２４７、試験モード設定回路２４８を順次動作させる。そして、メモリチップ制御回路２４１内でメモリチップ２０３に対するＷＲＩＴＥデータＷ−ＤＡＴＡ、アドレスＡｄｄ及び制御信号ＣＮＴを生成し、これらの信号をメモリチップ２０３に供給することでＷＲＩＴＥ動作を行う。また、メモリチップ２０３のＲＥＡＤ動作時には、判定回路２４２、ＯＲゲート２４３、フリップフロップ２４４により、メモリチップ２０３から出力されるＲＥＡＤデータＲ−ＤＡＴＡとメモリチップ制御回路２４１で生成した期待値データＥＸＶとの比較照合を行い、その結果を試験結果信号端子２５０へ出力する。
図１１及び図１２は、それぞれ図９に示すセレクタ／入出力回路２０２Ｃの第１及び第２の内部構成例である。通常動作時には論理回路２０２Ａからのメモリアクセス信号Ｓ１を選択し、メモリチップ試験時には、メモリチップ試験回路２０４からのテスト用アクセス信号Ｓ２を選択し、論理回路試験時には機能マクロ２３１からの信号Ｓ３を選択することで、メモリチップ２０３へのアクセスを行う。
具体的には、図１１に示すセレクタ／入出力回路２０２Ｃは、メモリアクセス信号Ｓ１と、テスト用アクセス信号Ｓ２と機能マクロ２３１からの信号Ｓ３のいずれかを選択するセレクタ回路２５１と、それらの信号を一旦保持する保持手段であるフリップフロップ２５２と、フリップフロップ２５２が保持する信号を出力端子２２３、２２４、２２５に出力する出力バッファ回路２５３とを有する。また、セレクタ回路２５１は、上記アクセス信号Ｓ１とテスト用アクセス信号Ｓ２に加えて、機能マクロ回路２３１からの信号Ｓ３も選択できるように構成される。セレクタ回路２５１は、図示しないセレクト信号に従って、いずれかの信号Ｓ１、Ｓ２、Ｓ３を選択する。
また、セレクタ／入出力回路２０２Ｃは、メモリチップ２０３からのリードデータＤＡＴＡを入力する入力バッファ回路２５４とそれを保持するフリップフロップ２５５とを有する。フリップフロップ２５５の出力は、それぞれ論理回路２０２Ａ、メモリチップ試験回路２０４、論理回路２０２Ａ内の機能マクロ２３１に供給される。
一方、図１２に示すセレクタ／入出力回路２０２Ｃは、セレクタが、テスト用アクセス信号Ｓ２と論理回路試験時の信号Ｓ３のいずれかを選択するセレクタ２５１Ｂと、そのセレクタ２５１Ｂにより選択された信号と通常動作時の論理回路２０２Ａからのアクセス信号Ｓ１のいずれかを選択するセレクタ２５１Ａとに分けられている。そして，セレクタ２５１Ａの出力が直接出力バッファ２５３に入力される。また、通常動作時のアクセス信号Ｓ１を一旦保持するフリップフロップ２５２と、メモリチップ試験回路からのテスト用アクセス信号Ｓ２を一旦保持するフリップフロップ２５５と、ウエハ状態での論理回路試験時の信号Ｓ３を一旦保持するフリップフロップ２５６とが、それぞれセレクタ２５１Ａ、２５１Ｂの前段に設けられる。入力回路構成は，入力バッファ２５４の出力が、それぞれのフリップフロップ２５２、２５５、２５６に供給されるようになっている。
ところで、このようなロジックチップとメモリチップとを共通のパッケージに搭載したＳｉＰ型半導体装置においては、メモリチップのメモリセル構成（ロウ／カラム構成）はメモリベンダ毎に異なる。また、同一ベンダのメモリであっても製造プロセス（対応するデザインルール）が異なるとロウ／カラム構成も異なる。そのため、１つのＢＩＳＴ回路でロウ／カラム構成が異なるメモリチップのテストを行うのは困難であった。このため、品質低下が懸念され、回路規模が増大してしまうという問題が生じる。これに対し、ロウ／カラム構成が異なるメモリチップでもテスト可能な手法として、外部端子からメモリチップへテスト信号を入力し、その後メモリチップからの出力信号をモニタする手段がある（例えば特許文献２参照）。
図１３は、特許文献２に記載の半導体装置を示す図である。図１３に示すように、特許文献２に記載のＳｉＰ型半導体装置は、ＳｉＰ型半導体装置３１０内に、ロジックチップ３１１及びメモリチップ３１２が搭載されたものである。このＳｉＰ型半導体装置３１０は、ロジックチップ３１１内にテスト回路３１６を内蔵することにより、外部端子を使用してメモリチップ３１２に対して比較的低速でのテストを可能にするものである。
すなわち、ロジックチップ３１１は、ロジック回路３１５とテスト回路３１６を内蔵しており、外部接続端子への配線３１３によって外部端子に直接接続され、かつ配線３１７によってメモリチップ３１２と接続されている。外部接続端子内に設けたモード選択信号がテストモードを示す時は、ロジック回路３１５を介さず、配線３１８、テスト回路３１６、及び配線３１７を介し、外部接続端子からメモリ回路３１４へアクセスすることができる。これにより、寿命加速試験や、テストデータを伸張処理してメモリ回路３１４に書き込み、読み出したデータを縮退処理して良否判定を行うマルチビットテストを行う。また、電源投入時やその後においても、同様に配線３１８、テスト回路３１６、及び配線３１７を介して外部接続端子から直接メモリ回路３１４へアクセスし、自己診断（ＢＩＳＴ）を行なうことも可能である。
図１４は、図１３に示すテスト回路３１６の詳細構成を示すブロック図である。テスト回路３１６は、メモリテスト回路３２１と選択回路３２２で構成されており、配線３１７をメモリ回路３１４への共通のアクセス経路として使用している。通常動作時は、ロジック回路３１５の出力信号を配線３１９からテスト回路３１６を介して配線３１７に出力し、テスト時は配線３１８からテスト回路３１６を介して配線３１７上に必要なテスト信号（３２４〜３２９）の入出力を行う。テスト信号は、アクセス制御信号３２４、モード信号３２５、リード／ライトのアドレス信号３２６、テスト書込データ信号３２７、テストデータ信号３２８、及び判定結果信号３２９からなり、これらの信号によりメモリ回路３１４へアクセスし、寿命加速試験、マルチビットテスト、及び自己診断（ＢＩＳＴ）を行う。
図１５は図１４に示すテスト回路３１６の具体的な回路構成例である。テスト回路３１６は、ＦＦ回路３７１、３７８、セレクタ３７２、３７４、デコード回路３７７、寿命加速試験回路３７５、縮退回路３７６、伸張回路３７３で構成されている。また、テスト回路３１６は、ロジック回路３１５及び外部接続端子との入出力を行い、実動作時（＝ロジック回路３１５の出力）、テスト時（＝外部接続端子からの信号を処理した信号）をセレクタ３７２により選択し、メモリ回路（ＤＲＡＭ）３１４へアクセスを行う。
特開２００３−７７２９６号公報 特開２００４−１５８０９８号公報
しかしながら、上述したように、特許文献１に記載の半導体装置は、ロジックチップ内にメモリチップのテスト用ＢＩＳＴを用いたものである。よって、メモリチップをＢＩＳＴによりテストする場合には、メモリチップの実動作速度でのテストが可能であるが、メモリチップのロウ／カラムの構成に対応したＢＩＳＴ回路を作成する必要がある。同じビット数のメモリでも製造プロセス（対応するデザインルール）によって最適なロウ数、カラム数の割合が変わる場合があり、マーチングテストやチェッカーボードテストなどの想定したロウ数及びカラム数に基づいて行うテストでは、１個のＢＩＳＴで異なるロウ数／カラム数のメモリチップに対応することが困難だからである。
また、特許文献２に記載の半導体装置は、テストモード時に外部端子からテスト信号を供給して、メモリチップのテストを行うためのテスト回路をロジックチップに内蔵したものである。よって、外部からテスト信号を入力できるので、ロウ数及びカラム数の如何にかかわらず、内部回路を変更することなく所望のテストが可能である。しかしながら、テスト時にテストデータ信号入力端子からメモリチップへ入力するテスト信号の信号遅延、及びメモリチップからテストデータ信号端子へ取り出すテスト結果信号の信号遅延が障害となって、メモリチップの実動作速度でのテストが困難となる場合が生じる。つまり、テスト周波数が高速になると、ロジックチップ内の信号遅延が障害となって、所望の動作周波数での高速テストが困難になるという問題点がある。
本発明にかかる半導体装置は、メモリチップとロジックチップとを備える半導体装置であって、前記メモリチップは試験対象となるメモリ回路を備え、前記ロジックチップは、内部ロジック回路と、これに電気的に接続されたテスト処理回路とを備え、前記テスト処理回路は、前記メモリ回路のアクセス端子と接続され、外部端子から前記メモリ回路をアクセスして前記メモリ回路をテストするものであって、前記メモリ回路をテストする際には、前記外部端子と前記メモリ回路との間の信号転送レートをテスト速度に応じて選択可能な高速テスト制御回路を有するものである。
本発明においては、前記外部端子から前記メモリ回路をアクセスしてテストする際に、テスト速度に応じた信号転送レートを選択することができる高速テスト制御回路を有する。よって、例えば実動作周波数での高速テストを実行する際においては、高速テストに応じた信号転送レートとするなどテスト速度に応じた信号転送レートを選択してメモリ回路をテストすることができる。ここで、メモリ回路をアクセスするとは、メモリ回路のリード及びライト動作の制御を行い、かつリードデータの観測が可能であることを示す。
本発明によれば、所望の動作周波数での高速テストが可能である半導体装置及びそのテスト方法を提供することができる。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、ＳｉＰ型半導体装置におけるメモリチップのテストに適用したものである。
実施の形態１．
図１は本発明の実施の形態１にかかる半導体装置を示すブロック図である。本実施の形態にかかるＳｉＰ型半導体装置（以下、ＳｉＰという。）１０１は、有機基板（インターポーザ）１０２上に、ロジックチップ１０３Ａとメモリチップ１０３Ｂとが搭載されている。
ロジックチップ１０３Ａは、内部ロジック回路２０及びテスト処理回路２１を内蔵し、かつ複数のテスト端子２３ｎ、及び２つのテストモード選択端子２４１、２４２がそれぞれ外部端子として接続されている。このテスト端子２３ｎ、及びテストモード選択端子２４１、２４２は、ユーザが使用する外部端子数との兼ね合いにより、外部専用端子、または外部兼用端子のどちらにも設定可能である。また、ロジックチップ１０３Ａとメモリチップ１０３Ｂとは、バンプやワイヤなどで直接接続されているのみであり、メモリチップ１０３Ｂの各端子は外部端子として取り出されていないものとする。
ここで、本実施の形態にかかるテスト処理回路２１は、テスト回路１２１と、高速テスト制御回路１２２とを有する。テスト回路１２１は、特許文献２に記載のテスト回路３１６と同様の機能を有する。一方、高速テスト制御回路１２２は、ＳｉＰ１０１において、テスト回路１２１を介してメモリチップ１０３Ｂのアクセス端子へ接続され、外部端子であるテスト端子２３ｎからメモリチップ１０３Ｂのリード及びライト動作を制御し、かつリードデータを観測する（アクセスする）ことでメモリチップ１０３Ｂのテストをする。そして、この高速テスト制御回路１２２は、テスト端子２３ｎとメモリチップ１０３Ｂとの間において、テスト速度に応じた信号転送レートを選択可能となっている。すなわち、実動作速度での高速テストの際には、テスト端子２３ｎとアクセス端子との間の信号転送レートを所望の信号転送レートとしたり、低速テストの際には、実動作速度より低い信号転送レートとしたりすることができる。このため、この高速テスト制御回路１２２は、詳細は後述するがテスト速度に応じた信号転送レートに合わせ、テスト信号のタイミングを調整することで、テスト信号の同期信号からの遅延の影響を低減する機能を有する。このことにより、メモリチップ１０３Ｂの高速テスト（実動作速度テスト）の困難度が低減される。また、外部端子であるテスト端子２３ｎから所望のテスト信号を供給することができ、メモリチップ１０３Ｂのロウ／カラム数にかかわらず、内部回路を変更することなく所望の高速テストが可能となる。
図２は上記テスト処理回路２１を示すブロック図である。テスト処理回路２１は、テスト回路１２１と高速テスト制御回路１２２とを有する。テスト回路１２１は、入出力切替回路Ｂ２８を有し、高速テスト制御回路１２２は、テストモード切替回路２５、入出力切替回路Ａ２６、及び信号切替回路２７を有する。
テストモード選択端子２４１、２４２は、配線７、８を介して高速テスト制御回路１２２のテストモード切替回路２５へ接続される。テストモード切替回路２５の各出力信号は、入出力切替回路Ａ２６、入出力切替回路Ｂ２８、信号切替回路２７へ入力される。テストモード切替回路２５は、テストモード選択端子２４１、２４２からの信号に基づき、メモリチップ１０３Ｂの単体テストモードをするか否か、及び低速テストモードもしくは高速テストモードかを選択して、入出力切替回路Ａ２６、入出力切替回路Ｂ２８、信号切替回路２７の各回路を所定のモードに設定する。
また、入出力切替回路Ａ２６には、テスト端子２３ｎから配線１〜６を介して、それぞれデータ信号Ａ、アドレス信号Ａ、制御信号Ａ、クロック信号Ａ、Ｉ／Ｏ制御信号Ｉ１、Ｉ２が供給される。さらに、Ｉ／Ｏ制御信号Ｉ１は、入出力切替回路Ｂ２８にも供給される。低速テストモード時には、Ｉ／Ｏ制御信号Ｉ２は無効とし、Ｉ／Ｏ制御信号Ｉ１によりデータ信号Ａ、およびデータ信号Ｂのイネーブル切り替えを行い、メモリチップ１０３Ｂに対するデータ信号のＷＲＩＴＥ／ＲＥＡＤ制御を行う。一方、高速テストモード時には、Ｉ／Ｏ制御信号Ｉ１によりデータ信号Ｂ、またＩ／Ｏ制御信号Ｉ２によりデータ信号Ａのイネーブル切り替えを個別に行い、メモリチップ１０３Ｂに対するデータ信号のＷＲＩＴＥ／ＲＥＡＤ制御を高速に行う。
入出力切替回路Ａ２６の出力信号であるデータ信号、アドレス信号、制御信号、及びクロック信号は、信号切替回路２７に供給され、前記クロック信号は入出力切替回路Ｂ２８へも供給される。信号切替回路２７の出力信号であるデータ信号、アドレス信号、及び制御信号は、入出力切替回路Ｂ２８に供給される。
さらに内部ロジック回路２０から、配線１３〜１７を介して、入出力切替回路Ｂ２８へそれぞれ実動作時のデータ信号、アドレス信号、制御信号、クロック信号、及びデータイネーブル信号が供給される。また、内部ロジック回路２０から、高速テスト制御回路１２２の入出力切替回路Ａ２６へ、配線１８を介して実動作時のユーザモード信号が供給される。
入出力切替回路Ｂ２８は、テストモードの際には、信号切替回路２７からのデータ信号、アドレス信号、制御信号及び入出力切替回路Ａ２６からのクロックを選択し、一方、実動作モード（ユーザモード）の際には、内部ロジック回路２０からのデータ信号、アドレス信号、制御信号、及びクロック信号を選択し、配線９〜１２を介してメモリチップ１０３Ｂへ供給する。
図３は図２に示すテスト処理回路２１の詳細の一例を示す図である。上述したように、高速テスト制御回路１２２は、外部端子であるテスト端子２３ｎ（２３１〜２３６）と接続される。そして、テスト端子２３１〜２３３を介してデータ信号Ａ、アドレス信号Ａ、制御信号Ａが入力される。これらの信号は、それぞれバッファ３１、３２、３３を介して、ＡＮＤゲート４２、４３、４４の一方の入力端子に入力される。このＡＮＤゲート４２、４３、４４の他方の入力端子には、外部端子であるテストモード選択端子２４１、及び２４２から入力されるテストモード選択信号Ｉ１及びテストモード選択信号Ｉ２を入力としたＯＲゲート４１の出力信号が入力される。
さらにＡＮＤゲート４２、４３、４４の出力信号は、セレクタ５１、５２、５３の一方の入力端子に直接接続され、もう一方の入力端子には高速テスト調整回路４７、４８、４９の出力が入力される。セレクタ５１、５２、５３により、低速テストモードの際は、ＡＮＤゲート４２、４３、４４の出力信号が選択され、また、高速テストモードの際は、高速テスト調整回路４７、４８、４９の出力信号が選択される。このため、前記セレクタ５１、５２、５３には、選択信号として、テストモード選択信号Ｉ２が供給される。さらに、セレクタ５１、５２、５３の出力信号は、セレクタ５４、５６、５７の一方の入力端子に供給され、前記セレクタ５４、５６、５７の他方の入力端子は内部ロジック回路２０からの信号が入力される。また選択信号として、前記ＯＲゲート４１の出力が供給され、テストモードの際には、セレクタ５１、５２、５３の出力信号を選択し、実動作モードの際には内部ロジック回路２０からの信号を選択出力する。このセレクタ５４、５６、５７の出力信号は、バッファ６０、６２、６３を介して、それぞれデータ信号Ｂ、アドレス信号Ｂ、制御信号Ｂとして、メモリチップ１０３Ｂへ出力される。
また、データ信号Ｂは、メモリチップ１０３Ｂから供給され、バッファ５９を介してＡＮＤゲート５０の一方の入力端子、及び内部ロジック回路２０に接続される。ＡＮＤゲート５０の他方の入力端子には、ＯＲゲート４１の出力信号が供給される。さらに、ＡＮＤゲート５０の出力信号は、セレクタ３９の一方の入力端子に供給され、もう一方の入力端子には高速テスト調整回路４６の出力信号が供給される。セレクタ３９により、低速テストモードの際は、ＡＮＤゲート５０の出力信号が選択され、また、高速テストモードの際は、高速テスト調整回路４６の出力信号が選択される。このため、セレクタ３９には、選択信号として、テストモード選択信号Ｉ２が供給されている。
さらに、セレクタ３９の出力信号は、セレクタ３７の一方の入力端子に供給され、他方の入力端子には配線１８が接続され内部ロジック回路２０のユーザモード信号が供給される。また選択信号としてＯＲゲート４１の出力信号が供給され、テストモード時にはセレクタ３９の出力が、実動作モードのときには内部ロジック回路２０のユーザモード信号が選択出力される。セレクタ３７の出力は、バッファ３０を介して、テスト端子２３１から出力される。
クロック信号Ａは、外部端子であるテスト端子２３４から入力され、バッファ３４を介してさらにＡＮＤゲート４５の一方の入力端子に供給される。このＡＮＤゲート４５の他方の入力端子には、ＯＲゲート４１の出力信号が供給される。さらに、ＡＮＤゲート４５の出力信号は、高速テスト調整回路４６、４７、４８、４９のクロック入力信号となると共にセレクタ５８の一方の入力端子に供給される。セレクタ５８の他方の入力端子は配線１６に接続され内部ロジック回路２０のクロック信号が供給される。そして、選択信号としてＯＲゲート４１の出力信号が供給され、テストモード時にはテスト端子２３４からのクロック信号Ａが選択出力され、実動作モードの時には、内部ロジック回路２０のクロック信号が選択出力される。セレクタ５８の出力は、バッファ６４を介して、クロック信号Ｂとしてメモリチップ１０３Ｂへ供給される。
Ｉ／Ｏ制御信号Ｉ１、及びＩ／Ｏ制御信号Ｉ２は、外部端子であるテスト端子２３５、２３６から供給され、それぞれバッファ３５、３６を介し、セレクタ４０に入力される。このセレクタ４０には、選択信号として、テストモード選択信号Ｉ２が供給され、低速テストモード又は高速テストモードに応じてＩ／Ｏ選択信号Ｉ１、Ｉ２が選択出力される。
セレクタ４０の出力は、セレクタ３８の一方の入力端子に接続され、他方の入力端子は配線１８と接続され内部ロジック回路２０のユーザモード信号が供給される。このセレクタ３８には、選択信号としてＯＲゲート４１の出力信号が供給され、テストモード時にはセレクタ４０の出力が選択出力され、実動作モードのときには内部ロジック回路２０のユーザモード信号が選択出力される。このセレクタ３８の出力は、バッファ３０のイネーブル信号となる。
Ｉ／Ｏ制御信号Ｉ１が供給されるバッファ３５の出力は、セレクタ５５の一方の入力端子と接続され、他方の入力端子は配線１７と接続され内部ロジック回路２０のデータイネーブル信号が供給されている。このセレクタ５５は選択信号としてＯＲゲート４１の出力が供給され、テストモード時には、Ｉ／Ｏ制御信号Ｉ１を選択出力し、実動作モード時には内部ロジック回路２０のデータイネーブル信号が選択出力される。セレクタ５５の出力は、インバータ６１を介し、バッファ６０のイネーブル信号となる。なお、上記回路構成例は、これに限定されるものではなく、所望の機能を実現可能であれば、任意の回路構成に変更可能である。
次に、高速テスト調整回路について説明する。ここでは先ず、本実施の形態における高速テスト調整回路の説明をする前にその原理について説明する。一般的に、ＰＶＴ（プロセス、電圧、温度）バラツキに基づく素子特性変動に因る遅延時間のばらつき、及び信号配線の長さによる遅延時間の増大は、例えばフロップフロップのセットアップ時間の増大を招く。すなわち、従来は、遅延時間のバラツキ又は増大によって、フリップフロップのセットアップ時間が大きくなるなどして高速テストが困難であった。これに対し、本実施の形態においては、複数のＲｅｔｉｍｉｎｇ用フリップフロップを高速テスト調整回路として設けることで、素子特性変動に因る遅延時間のバラツキを抑制する。このことにより、高速な信号を長距離に渡って伝播することを可能とし、結果高速テストを可能とするものである。
図４は、高速テスト調整回路の原理を説明する図である。図４（ａ）に示すように、抵抗Ｒａ、ＲｂコンデンサＣａ、Ｃｂを有する回路１５１にフリップフロップＦＦａが接続されている場合、ＰＶＴバラツキに基づく閾値などの素子特性の変動が右図に示すようにΔあるとする。そして、当該閾値の変動Δによる遅延時間の変動がΔＴ１であるとする。回路１５１の抵抗Ｒａ、Ｒｂ、コンデンサＣａ、Ｃｂの値が大きくなると、この遅延時間の変動ΔＴ１が大きくなり、例えばフリップフロップＦＦａのセットアップ時間が増大して高速テストを行なうことができない。
これに対し、図４（ｂ）に示すように、回路１５１の間にＦＦｂを設けると、回路１５２ａ、１５２ｂのようになる。これらの回路１５２ａ、１５２ｂの閾値の変動は右図に示すように、図４（ａ）と同じくΔであるが、フリップフロップＦＦｂ、ＦＦｃに対する遅延時間の変動がΔＴ２と短くなる。よってセットアップ時間を短くすることができ高速テストが可能となる。本実施の形態においては、この原理を利用し、高速テスト調整回路として、Ｒｅｔｉｍｉｎｇ用のフリップフロップをロジックチップ１０３Ａ内に必要に応じた数、配置することで、遅延時間の変動を抑制し、高速テストを可能とするものである。具体的には、本実施の形態においては、メモリの高速テストに使用するテスト信号のうち、データ信号、アドレス信号及び制御信号を高速テスト調整回路を介してメモリへ供給することで、高速テストを可能とする。なお、テストの際に使用するクロック信号は高速テスト調整回路を介さずそのままメモリへ供給する。
図５は図３内の高速テスト調整回路４６〜４９を示す一例である。本実施の形態における高速テスト調整回路は、複数段のフリップフロップから構成される。なお、図５においては、簡単のため、２つのフリップフロップ７０、７１のみを示す。クロック入力信号は、各フリップフロップ７０、７１のクロック入力へそれぞれ供給される。また、データ入力信号は、フリップフロップ７０のデータ入力へ入力され、フリップフロップ７０の出力をシフトレジスタ構成で接続されたフリップフロップ群を介し、最終段であるフリップフロップ７１の出力からデータ出力信号として出力される。このフリップフロップの段数は所望のテスト周波数により任意に設定可能である。すなわち、フリップフロップによりデータ信号を順次転送することで、その間の信号遅延によるタイミングのずれを吸収する。よって、例えば高速テスト調整回路が配置される信号配線が長く、テスト周波数が高い場合には、信号遅延が大きくなるため、このフリップフロップの段数を増やせばよい。
次に、本実施の形態にかかるＳｉＰの動作について説明する。先ず、メモリチップ１０３Ｂのテスト方法の概要について説明する。外部端子のテストモード選択端子２４１、２４２から、ロジックチップ１０３Ａ内のテスト処理回路２１に対し、実動作モードかメモリチップ１０３Ｂの単体テストモードかの設定を行い、テストモードである場合には、低速テストモードもしくは高速テストモードの設定を行う。次に、外部端子であるテスト端子２３ｎを使用し、メモリベンダ所有の高品質なテストプログラムを用いて、ロジックチップ１０３Ａを経由して、メモリチップ１０３ＢへＷＲＩＴＥ、ＲＥＡＤ動作を行い、メモリチップ１０３Ｂの良品／不良品の判定を行う。なお、テストプログラムは、低速テスト、高速テストに応じてテスト項目毎にそれぞれ存在する。
次に、テスト処理回路２１の動作について説明する。まず、テストモード選択端子２４１、２４２から、配線７、８を用いてテストモード選択信号Ｉ１、テストモード選択信号Ｉ２をテストモード切替回路２５に入力し、実動作モード（ユーザモード）、低速テストモード、又は高速テストモードの各種モードの設定を行う。テストモード切替回路２５は、入出力切替回路Ａ２６、信号切替回路２７、入出力切替回路Ｂ２８に対し、各モードの設定を行う。
入出力切替回路Ａ２６は、テストモード切替回路２５の出力信号より、実動作モードとテストモードとの切り替え設定を行う。低速テストまたは高速テストのテストモード時は、テスト端子２３ｎから配線1〜４を介して入力されるデータ信号Ａ、アドレス信号Ａ、制御信号Ａ、クロック信号Ａを、それぞれデータ信号、アドレス信号、制御信号、クロック信号として信号切替回路２７へ出力する。また、配線５，６を用いて入力されるＩ／Ｏ制御信号Ｉ１、Ｉ／Ｏ制御信号Ｉ２により低速テスト又は高速テストのデータ信号Ａのイネーブルを切り替える。本実施の形態においては、低速テストモードではＩ／Ｏ制御信号Ｉ１をイネーブル信号として使用し、高速テストモードではＩ／Ｏ制御信号Ｉ２をイネーブル信号として使用している。
一方、実動作モードのときは、配線１８を介してユーザモード信号が高速テスト制御回路１２２へ供給される。この時、消費電力低減のため、データ信号Ａ、アドレス信号Ａ、制御信号Ａ、クロック信号Ａが内部でディスイネーブルされる。
入出力切替回路Ａ２６の出力信号であるデータ信号、アドレス信号、制御信号、クロック信号は、信号切替回路２７に入力される。この信号切替回路２７は、高速テストであれば、前記データ信号、アドレス信号、制御信号を高速テスト調整回路経由で出力し、
低速テストモードであれば、上記各信号をスルーで出力する。この信号切替回路２７の出力信号である前記データ信号、アドレス信号、制御信号は、入出力切替回路Ｂ２８に入力される。
入出力切替回路Ｂ２８は、テストモード時は、前記信号切替回路２７の出力である前記データ信号、アドレス信号、制御信号、及び前記入出力切替回路Ａ２６から出力されるクロック信号を配線９〜１２を用いて、メモリチップ１０３Ｂへ出力する。なお、配線５を用いて入力されるI／Ｏ制御信号Ｉ１は、データ信号Ｂのイネーブル信号として使用される。
一方、実動作モードの時は、入出力切替回路Ｂ２８は、配線１３を介して内部ロジック回路２０のデータ信号をやりとりし、配線１４〜１７を介して内部ロジック回路２０から、それぞれアドレス信号、制御信号、クロック信号、データイネーブル信号を受け取り、メモリチップ１０３Ｂに出力する。なお、配線１７のデータイネーブル信号は、データ信号Ｂのイネーブル信号として使用される。
次に、メモリチップ１０３Ｂのテスト方式詳細について説明する。まず、外部端子であるテストモード選択端子２４１、２４２から、ロジックチップ１０３Ａ内のテスト処理回路２１に対し、テストモードの設定と、高速テストモード又は低速テストモードかの設定とを行なう。本実施の形態においては、テストモード選択信号Ｉ１、Ｉ２のいずれか一方が"Ｈ"、又は両方が"Ｈ"の状態とすることで、メモリチップ１０３Ｂの単体テストモードに設定することができる。また、テストモード選択信号Ｉ１が"Ｈ"で、かつテストモード選択信号Ｉ２が"Ｌ"の状態とすることで、低速テストモードの設定をすることができる。一方、テストモード選択信号Ｉ１が"Ｌ"又は"Ｈ"で、かつテストモード選択信号Ｉ２が"Ｈ"の状態とすることで高速テストモードの設定を行うことができる。
低速テストモードは、メモリベンダ所有の高品質なテストプログラム中、比較的低速でテストする項目用（Loose Function Test、STATIC HOLD等）を行うテストモードである。低速テストモードにおいては、Ｉ／Ｏ制御信号Ｉ２は無効とし、Ｉ／Ｏ制御信号Ｉ１により、データ信号Ａ、及びデータ信号Ｂのイネーブル切り替えを行い、メモリチップ１０３Ｂに対するデータ信号のＷＲＩＴＥ／ＲＥＡＤ制御を行う。また、データ信号Ａ、アドレス信号Ａ、制御信号Ａの各入力信号は、ロジックチップ１０３Ａ内のテスト処理回路２１をスルーで通過し、直接データ信号Ｂ、アドレス信号Ｂ、制御信号Ｂとして出力される。さらに、クロック信号Ａも、直接クロック信号Ｂとして出力され、これらの信号を用いて、メモリチップ１０３Ｂに対するデータ信号のＷＲＩＴＥ／ＲＥＡＤを行い、メモリチップ１０３Ｂの良品／不良品の判定を行う。
なお、実動作時において、図３に示すＡＮＤゲート４２、４３、４４、４５は、消費電力低減のため、テストモード選択信号Ｉ１、Ｉ２の両信号を"Ｌ"の状態とすることで、データ信号Ａ、アドレス信号Ａ、制御信号Ａ、クロック信号Ａの各入力信号をディスイネーブルすることができる。また、低速テストモードでは、テスト処理回路２１内の信号遅延等があっても、低速であるため、高速テスト調整回路等を使用せずとも十分同期がとれテストすることが可能となっている。
一方、高速テストモードは、メモリベンダ所有の高品質なテストプログラム中、高速でテストする項目用（MARCH、BANK PING-PONG等）のテストモードである。Ｉ／Ｏ制御信号Ｉ１によりデータ信号Ｂ、またＩ／Ｏ制御信号Ｉ２によりデータ信号Ａのイネーブル切り替えを個別に行い、メモリチップ１０３Ｂに対するデータ信号のＷＲＩＴＥ／ＲＥＡＤ制御を高速に行う。また、ＷＲＩＴＥ時、データ信号Ａ、アドレス信号Ａ、制御信号Ａの各入力信号は、ロジックチップ１０３Ａ内のテスト処理回路２１中にある高速テスト調整回路４７、４８、４９を介し、クロック信号Ａに同期してデータ信号Ｂ、アドレス信号Ｂ、制御信号Ｂへ出力される。
高速テスト調整回路４７、４８、４９内には、所望の高速テスト周波数に対応するため、複数段のフリップフロップが内蔵され、上記クロック信号Ａによりデータ信号Ａ、アドレス信号Ａ、制御信号Ａを高速クロックで一時的にフリップフロップに格納、次クロックで出力することにより、ロジックチップ１０３Ａ内に発生する物理的な信号遅延を短縮し、高速でメモリチップ１０３Ｂへの書き込みが可能となる。また、同様にＲＥＡＤ時においても、データ信号Ｂの入力信号は、高速テスト調整回路４６を介し、クロック信号Ａに同期してデータ信号Ａへ出力される。
上記の通り、ロジックチップ１０３Ａ内のテスト処理回路２１中に、高速テスト調整回路を内蔵することにより、メモリチップ１０３Ｂに対するデータ信号のＷＲＩＴＥ／ＲＥＡＤを高速に行い、メモリチップ１０３Ｂの良品／不良品の判定を行うことができる。
図６は、高速テストモード時のタイミングチャート（WRITE to READ、CL＝２、ＢL＝１時）を示す図である。本例は、高速テスト調整回路内にフリップフロップを２段内蔵したものである。また、図６中の端子名、信号名は、図３に示したテスト処理回路２１の端子名、信号名に相当する。
まず、高速テストモードに設定するため、テストモード選択信号Ｉ１を"Ｌ"（又は"Ｈ"）、かつテストモード選択信号Ｉ２を"Ｈ"に設定する。次に、アドレス信号Ａ、及び制御信号Ａより、Ｔ１からＴ３サイクル順に「ＡＣＴ」コマンド、「ＷＲＩＴＥ」コマンド、「ＲＥＡＤ」コマンドを入力する。
クロック信号Ａにより、高速テスト調整回路４８、４９内Ｆ／Ｆ１、及びＦ／Ｆ２で各信号を２クロック分シフトさせ、アドレス信号Ｂ、及び制御信号Ｂとして出力し、メモリチップ１０３Ｂに上記各コマンドを書き込む。上記動作に合わせ、データ信号ＡよりＴ２サイクルでＷＲＩＴＥデータを入力し、クロック信号Ａにより、高速テスト調整回路４７内Ｆ／Ｆ１、及びＦ／Ｆ２でＷＲＩＴＥデータを２クロック分シフトさせ、Ｔ４サイクルでメモリチップ１０３ＢにＷＲＩＴＥデータを書き込む。この際、Ｉ／Ｏ制御信号Ｉ１をＷＲＩＴＥ期間だけ（Ｔ４サイクル）イネーブル"Ｌ"にし、データ信号Ｂを出力モードにする。
また、Ｔ７サイクルでメモリチップ１０３Ｂから出力されるＲＥＡＤデータは、本来高速でテストするのが理想であり、Ｔ７サイクル中のＲＥＡＤデータａで、ＷＲＩＴＥデータとの一致／不一致の比較照合が求められる。しかし、実際にはロジックチップ１０３Ａ内の信号遅延や外部負荷容量大による出力バッファ遅延等の影響により、Ｔ８サイクルのＲＥＡＤデータｂまで遅延してしまう場合があり、高速でテストするのが困難となる。これに対し、高速テスト調整回路４６を用いることにより、前記高速テスト調整回路４６内Ｆ／Ｆ１で、Ｔ７サイクル中のＲＥＡＤデータを一時的に保持し、Ｆ／Ｆ２でＲＥＡＤデータをシフトさせ、２クロック後のＴ９サイクルで図６に示すデータ信号ａとしてＲＥＡＤデータｃを出力させる。このＲＥＡＤデータｃと前記ＷＲＩＴＥデータと比較し、一致／不一致を検出することにより、メモリチップ１０３Ｂの良品／不良品の判定を高速で行うことができる。この際、Ｉ／Ｏ制御信号Ｉ２をＲＥＡＤ期間だけ（Ｔ９サイクル）イネーブル"Ｈ"にし、データ信号Ａを出力モードにすればよい。なお、上記説明では、特にメモリチップ１０３Ｂに対するＲＥＡＤ時の高速テストについて言及しているが、これに限らずＷＲＩＴＥ時も同様である。
本実施の形態においては、テストモード選択端子２４１、２４２よりメモリチップ１０３Ｂに対するテストモードを設定し、テスト端子２３ｎからメモリベンダ所有のテストプログラムを使用してメモリチップ１０３Ｂのテストを行うことにより、ＢＩＳＴによるテスト方式で問題となっていた、メモリベンダ、及び使用プロセスにより異なるロウ／カラム構成の違いに左右されず、かつＢＩＳＴ回路の作成も必要なくメモリチップ１０３Ｂのテストが可能である。さらに、メモリベンダ所有のテストプログラムを用いてメモリチップ１０３Ｂの高速テストが行えるため、高品質なテストが可能である。
また、図５の高速テスト調整回路を内蔵し、所望のテスト周波数に合わせてフリップフロップの段数を任意に変更することにより、従来困難であった外部端子を使用したメモリチップの高速テストの実現が可能である。
すなわち、図３において、例えばロジックチップ１０３Ａのチップサイズが大きく、かつ端子配置の制約により、テスト端子２３１（データ信号Ａ）などのテスト端子２３ｎとデータ信号Ｂの端子などのメモリチップ１０３Ｂへの出力又はメモリチップからの入力のための入出力端子との端子位置が物理的に離れている場合がある。この場合には、テスト端子２３ｎと上記入出力端子との間におけるゲート遅延及び配線遅延の影響が大きいことにより、上述したように、図６に示すＴ７のタイミングのＲＥＡＤデータａが高速テストにおいては、Ｔ８又はそれ以降のタイミングで出力されるなどする。このように、読み出されるタイミングが遅延するため、高速テストにおける所望の周波数でＷＲＩＴＥデータとの一致比較することが困難であった。これに対し、本実施の形態においては、高速テスト制御回路を設けることで、上記入出力端子とテスト端子２３ｎとの間のゲート遅延及び配線遅延により生じる信号遅延を抑制することができる。
すなわち、ロジックチップ１０３Ａのチップサイズが大きく、かつ端子配置の制約よりテスト端子２３ｎとメモリチップ１０３Ｂへの入出力端子の端子位置が物理的に離れている場合でも、ロジックチップ１０３Ａのレイアウトを行う際、高速テスト時の周波数を考慮して、高速テスト調整回路内のフリップフロップを最適な位置に配置するのみで、ゲート遅延及び配線遅延の影響を容易に抑制することができる。また、Ｔ７のタイミングでメモリチップ１０３Ｂから出力されるＲＥＡＤデータａを、高速テスト調整回路を介すことで、所定のタイミング、すなわち本実施の形態においては、Ｔ９のタイミングのＲＥＡＤデータｃとして取り出すことが可能となり、所望の周波数での高速テストが容易に可能となる。よって、実動作時の信号転送レートでのテストが可能となる。
実施の形態２．
図７は本発明の実施の形態２にかかる半導体装置を示す図である。図１に示す実施の形態１との違いは、ロジックチップ１個に対し、同一のデータバス上にメモリチップを２個接続した点である。メモリチップを２つ接続としても、テスト処理回路２１を、メモリチップ１０３Ｂ、１０３Ｃに対してそれぞれ個別にＲＥＡＤ可能とする回路構成に変更するのみで、メモリチップ１０３Ｂ、１０３Ｃをそれぞれ個別に高速テストを行うことが容易に可能である。
実施の形態３．
図８は本発明の実施の形態３にかかる半導体装置を示す図である。図７に示す実施の形態２との違いは、メモリチップ１０３Ｂ、１０３Ｃに対して、それぞれ一対一でテスト回路を接続できるよう、テスト処理回路２１Ａ、２１Ｂの２つを備える点である。実施の形態２においてはメモリチップ１０３Ｂ、１０３Ｃをそれぞれ個別にテストしていたが、本実施の形態においては、メモリチップ１０３Ｂ、１０３Ｃに対し、同時に高速テストが可能となり、テスト時間の短縮を図ることができる。
以上説明したように、本発明によれば以下の効果を奏する。
１．ＢＩＳＴ設計が不要でかつ、メモリベンタや、使用プロセスに左右されることなく、メモリチップのテストが可能となる
２．メモリチップを実動作周波数でテストすることが可能となる
３．全メモリベンダのメモリ専用テストプログラムの採用が可能となるため、チップの高品質を確保できる
４．ＢＩＳＴ回路によるメモリチップのテスト方式より、回路規模が小さく、回路全体に対するオーバーヘッドが小さくなる
（例えば、従来のＢＩＳＴ回路は、約１００Kgateであり、本実施の形態のテスト回路は約２Kgateなどで構成することが可能である。）
５．テスト専用外部端子が不要となるため、パッケージコストを低減することができる
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
本発明の実施の形態１にかかる半導体装置を示すブロック図である。 本発明の実施の形態１にかかる半導体装置におけるテスト処理回路２１を示すブロック図である。 テスト処理回路２１の詳細を示すブロック図である 高速テスト調整回路の原理を説明する図である。 高速テスト調整回路の一例を示す図である。 本発明の実施の形態にかかる半導体装置における高速テストモード時のタイミングチャートである。 本発明の実施の形態２にかかる半導体装置を示すブロック図である。 本発明の実施の形態３にかかる半導体装置を示すブロック図である。 特許文献１に記載の半導体装置の全体を示す図である。 図９に示すメモリチップ試験回路を示す図である。 図９に示すセレクタ／入出力回路２０２Ｃの第１の内部構成例を示す図である。 図９に示すセレクタ／入出力回路２０２Ｃの第２の内部構成例を示す図である。 特許文献２に記載の半導体装置を示す図である。 図１３に示すテスト回路３１６の詳細構成を示すブロック図である。 図１４に示すテスト回路３１６の具体例を示す図である。
符号の説明
２３１〜２３６，２３ｎ テスト端子
２４１、２４２ テストモード選択端子
２０ 内部ロジック回路
２１，２１Ａ，２２Ｂ テスト処理回路
２５ テストモード切替回路
２６ 入出力切替回路Ａ
２７ 信号切替回路
２８ 入出力切替回路Ｂ
３０〜３６，５９，６０，６２，６３，６４ バッファ
３７〜４０，５１〜５８ セレクタ
４１〜４５，５０ ゲート
４６〜４９ 高速テスト調整回路
６１ インバータ
７０，７１ フリップフロップ
１０１ ＳｉＰ
１０２ インターポーザ
１０３Ｂ，１０３Ｃ メモリチップ
１０３Ａ ロジックチップ
１２１，１２１Ａ，１２１Ｂ テスト回路
１２２，１２２Ａ，１２２Ｂ 高速テスト制御回路

Claims (11)

  1. メモリチップとロジックチップとを備える半導体装置であって、
    前記メモリチップは試験対象となるメモリ回路を備え、
    前記ロジックチップは、内部ロジック回路と、これに電気的に接続されたテスト処理回路とを備え、
    前記テスト処理回路は、前記メモリ回路と接続され、外部端子から前記メモリ回路をアクセスして前記メモリ回路をテストするものであって、前記メモリ回路をテストする際には、前記外部端子と前記メモリ回路との間の信号転送レートをテスト速度に応じて選択可能な高速テスト制御回路を有する半導体装置。
  2. 前記高速テスト制御回路は、前記テスト処理回路が実動作速度で高速テストをする際に、前記信号転送レートを所望の信号転送レートとする高速テスト調整回路を有する請求項１記載の半導体装置。
  3. 前記高速テスト制御回路は、前記テスト処理回路が前記実動作速度より遅い速度の低速テストをする際には、前記実動作速度より遅い信号転送レートを選択する
    ことを特徴とする請求項１又は２記載の半導体装置。
  4. 前記テスト処理回路は、高速テストモード又は低速テストモードを選択するテスト速度選択信号が供給される第１のセレクタを有し、
    前記第１のセレクタは、その一方の入力には前記外部端子からのテスト信号が供給され、他方の入力には前記高速テスト調整回路を介したテスト信号が供給され、前記テスト速度選択信号に基づきいずれかを選択出力する
    ことを特徴とする請求項２又は３記載の半導体装置。
  5. 前記テスト処理回路は、テストモード又はユーザモードを選択するモード選択信号が供給される第２のセレクタを有し、
    前記第２のセレクタは、その一方の入力には前記テスト信号が供給され、他方の入力には前記内部ロジック回路からのユーザ信号が供給され、前記モード選択信号に基づき前いずれかを選択出力する
    ことを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
  6. 前記高速テスト調整回路は、複数段のフリップフロップから構成される
    ことを特徴とする請求項２乃至５のいずれか１項記載の半導体装置。
  7. 前記ロジックチップと接続された複数の前記メモリチップを有し、前記ロジックチップのテスト処理回路により前記複数のメモリチップのメモリ回路を個別にテストする
    ことを特徴とする請求項１乃至６のいずれか１項記載の半導体装置。
  8. 前記ロジックチップ内に複数のテスト処理回路を有し、
    前記複数のテスト処理回路に一対一で対応する複数のメモリチップを有する
    ことを特徴とする請求項１乃至６のいずれか１項記載の半導体装置。
  9. 試験対象となるメモリ回路を備えるメモリチップと、内部ロジック回路及びこれに電気的に接続されたテスト処理回路とを備えるロジックチップとを有し、前記テスト処理回路は、前記メモリ回路と接続され、外部端子から入力されるテスト信号を前記メモリ回路に供給することで当該メモリ回路のテストを実行する半導体装置のテスト方法であって、
    前記外部端子から供給される前記テスト信号を、前記テスト処理回路に設けられた、前記外部端子と前記メモリ回路との間の信号転送レートをテスト速度に応じて選択可能な高速テスト制御回路を介して前記アクセス端子に供給する半導体装置のテスト方法。
  10. 前記テスト処理回路が実動作速度で高速テストをする際には、前記高速テスト制御回路の高速テスト調整回路を使用し、前記外部端子と前記メモリ回路との間の信号転送レートを所望の信号転送レートとして前記高速テストを実行する
    ことを特徴とする請求項９記載の半導体装置のテスト方法。
  11. 前記テスト処理回路が前記実動作速度より遅い速度の低速テストをする際には、前記高速テスト制御回路により、前記外部端子と前記メモリ回路との間の信号転送レートを前記実動作速度より遅い信号転送レートとして前記低速テストを実行する
    ことを特徴とする請求項９又は１０記載の半導体装置のテスト方法。
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