KR100393217B1 - 메모리장치들과 데이터 버퍼를 동일한 클럭 주파수로동작시키기 위한 제어 회로를 구비하는 메모리 모듈 - Google Patents

메모리장치들과 데이터 버퍼를 동일한 클럭 주파수로동작시키기 위한 제어 회로를 구비하는 메모리 모듈 Download PDF

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Abstract

테스트모드시 저속 테스트 장비로 테스트될 수 있는 메모리 모듈이 제공된다. 본 발명에 따른 메모리 모듈은, 메모리 클럭에 응답하여 데이터를 입출력하는 복수개의 메모리장치들, 입출력핀, 및 상기 입출력핀을 통해 외부에서 입력되는 기입데이터를 버퍼링하여 상기 메모리장치들로 출력하고 상기 메모리장치들로부터 출력되는 독출데이터를 버퍼링하여 상기 입출력핀을 통해 외부로 출력하는 데이터 버퍼를 구비하고, 특히 상기 데이터 버퍼는, 정상모드시에는 상기 메모리 클럭의 주파수보다 빠른 주파수로 동작되고 테스트모드시에는 상기 메모리 클럭의 주파수와 동일한 주파수로 동작되는 것을 특징으로 한다.

Description

메모리장치들과 데이터 버퍼를 동일한 클럭 주파수로 동작시키기 위한 제어회로를 구비하는 메모리 모듈{Memory module having control circuit for operating memory devices and data buffer by same clock frequency}
본 발명은 메모리 모듈에 관한 것으로, 특히 메모리 모듈의 테스트에 관한 것이다.
메모리장치들과 데이터 버퍼를 구비하며 DDR(Double data rate)로 동작하는 메모리 모듈에서, 데이터 버퍼에 입력되는 데이터의 데이터율과 데이터 버퍼로부터 출력되는 데이터의 데이터율이 서로 다를 경우에는 시스템에 채용되어 사용되는 정상모드(Normal mode)시 데이터 버퍼의 동작 클럭 주파수와 메모리장치들의 동작 클럭 주파수가 서로 다르다. 통상적으로는 정상동작시 데이터 버퍼의 동작 클럭 주파수는 메모리장치들의 동작 클럭 주파수의 2배이며 메모리장치들의 동작 클럭 주파수의 4배 이상이 될 수도 있다.
따라서 테스트모드시 메모리장치들을 테스트하기 위해서는 테스트 장비(Tester)는 데이터 버퍼의 동작 클럭 주파수로 동작하여야 하며 이러한 경우 고속 테스트 장비가 필요하다. 그런데 고속 테스트 장비가 사용될 경우에는 테스트 원가가 상승하여 결국 메모리 모듈에 대한 제조원가가 상승하게 된다.
도 1은 종래의 메모리 모듈을 나타내는 도면이다. 이는 정상동작시 데이터 버퍼(15)의 동작 클럭인 버퍼 클럭(CK_buffer)의 주파수가 메모리장치들(11,13)의 동작 클럭인 메모리 클럭(CK_memory)의 주파수의 2배인 경우를 나타낸다. 도 2는도 1에 도시된 메모리 모듈에서의 기입동작을 나타내는 타이밍도이고 도 3은 도 1에 도시된 메모리 모듈에서의 독출동작을 나타내는 타이밍도이다.
도 1을 참조하면, 종래의 메모리 모듈(100)은 복수개의 메모리장치들(11,13) 및 데이터 버퍼(15)를 구비한다. 메모리장치들(11,13)은 메모리 클럭(CK_memory)에 응답하여 데이터를 입출력한다. 데이터 버퍼(15)는 정상동작시 버퍼클럭(CK_buffer)에 응답하여, 입출력핀(DQ)을 통해 입력되는 기입데이터를 버퍼링하여 메모리장치들(11,13)로 출력하고 메모리장치들(11,13)로부터 출력되는 독출데이터를 버퍼링하여 입출력핀(DQ)으로 출력한다. 데이터 버퍼(15)는 제1 내지 제4레지스터들(151 내지 154), 지연기들(155 내지 158), 및 멀티플렉서(159)를 포함하여 구성된다.
기입동작시에는 제1레지스터(151)가 입출력핀(DQ)을 통해 입력되는 기입데이터를 버퍼클럭(CK_buffer)의 상승에지에 응답하여 샘플링하고, 제2레지스터(152)가 입출력핀(DQ)을 통해 입력되는 기입데이터를 버퍼클럭(CK_buffer)의 하강에지에 응답하여 샘플링한다. 따라서 도 2의 타이밍도에 도시된 바와 같이 입출력핀(DQ)을 통해 순차적으로 입력되는 기입데이터(DI0 내지 DI3)중 기입데이터(DI0,DI2)가 제1레지스터(151)의 출력(Reg0_Q)이 되고 기입데이터(DI1,DI3)가 제2레지스터(152)의 출력(Reg1_Q)이 된다.
제1레지스터(151)의 출력(Reg0_Q)은 제1지연기(155)를 통해 버퍼클럭(CK_buffer)의 (3/2) 싸이클 만큼 지연되고 지연된 데이터(Mio0_Q)는 메모리 클럭(CK_memory)의 상승에지 및 하강에지에서 메모리장치(11) 내부로 입력된다.또한 제2레지스터(152)의 출력(Reg1_Q)은 제2지연기(156)를 통해 버퍼클럭(CK_buffer)의 한 싸이클 만큼 지연되고 지연된 데이터(Mio1_Q)는 메모리 클럭(CK_memory)의 상승에지 및 하강에지에서 메모리장치(13) 내부로 입력된다.
독출동작시에는 메모리 클럭(CK_memory)의 상승에지 및 하강에지에서 메모리장치(11)로부터 독출데이터(Mio0_Q), 즉 DO0 및 DO2가 출력되고 메모리장치(13)로부터 독출데이터(Mio1_Q), 즉 DO1 및 DO3가 출력된다. 독출데이터(Mio0_Q), 즉 DO0 및 DO2는 제3지연기(157)를 통해 버퍼클럭(CK_buffer)의 (1/2) 싸이클 만큼 지연되고 독출데이터(Mio1_Q), 즉 DO1 및 DO3는 제4지연기(158)를 통해 버퍼클럭(CK_buffer)의 한 싸이클 만큼 지연된다.
다음에 제3지연기(157)의 출력(Reg2_D)은 제3레지스터(153)에 의해 버퍼클럭(CK_buffer)의 상승에지에서 출력(Reg2_Q)으로서 샘플링되고, 제4지연기(158)의 출력(Reg3_D)은 제4레지스터(154)에 의해 버퍼클럭(CK_buffer)의 하강에지에서 출력(Reg3_Q)으로서 샘플링된다. 멀티플렉서(159)는 버퍼클럭(CK_buffer)의 상승에지에서 출력(Reg2_Q)을 선택하고 버퍼클럭(CK_buffer)의 하강에지에서 출력(Reg3_Q)을 선택하여 입출력핀(DQ)으로 출력한다.
상술한 바와 같이 도 1에 도시된 종래의 메모리 모듈을 테스트하기 위해서는, 테스트 장비(Tester)는 버퍼 클럭(CK_buffer)의 주파수로 동작하여야 한다. 그런데 버퍼 클럭(CK_buffer)의 주파수는 메모리 클럭(CK_memory)의 주파수의 2배이므로 고속 테스트 장비가 필요하다. 이로 인하여 종래의 메모리 모듈은 테스트 원가를 상승시켜 결국 메모리 모듈에 대한 제조원가를 상승시키는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 테스트모드시 저속 테스트 장비로 테스트될 수 있는 메모리 모듈을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 도면의 간단한 설명이 제공된다.
도 1은 종래의 메모리 모듈을 나타내는 도면이다.
도 2는 도 1에 도시된 메모리 모듈에서의 기입동작을 나타내는 타이밍도이다.
도 3은 도 1에 도시된 메모리 모듈에서의 독출동작을 나타내는 타이밍도이다.
도 4는 본 발명의 제1실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 5는 도 4에 도시된 메모리 모듈에서 테스트모드의 기입동작을 나타내는 타이밍도이다.
도 6은 도 4에 도시된 메모리 모듈에서 테스트모드의 독출동작을 나타내는 타이밍도이다.
도 7은 본 발명의 제2실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 8은 도 7에 도시된 메모리 모듈에서 테스트모드의 독출동작을 나타내는타이밍도이다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 모듈은, 메모리 클럭에 응답하여 데이터를 입출력하는 복수개의 메모리장치들, 입출력핀, 및 상기 입출력핀을 통해 외부에서 입력되는 기입데이터를 버퍼링하여 상기 메모리장치들로 출력하고 상기 메모리장치들로부터 출력되는 독출데이터를 버퍼링하여 상기 입출력핀을 통해 외부로 출력하는 데이터 버퍼를 구비하고, 특히 상기 데이터 버퍼는, 정상모드시에는 상기 메모리 클럭의 주파수보다 빠른 주파수로 동작되고 테스트모드시에는 상기 메모리 클럭의 주파수와 동일한 주파수로 동작되는 것을 특징으로 한다.
바람직한 일실시예에 따르면, 상기 데이터 버퍼는, 제1 내지 제4레지스터, 제1 내지 제4제어 버퍼, 제1 내지 제8지연기, 제1 및 제2스위치, 제1 내지 제5선택기를 포함하여 구성된다.
상기 제1레지스터는 상기 기입데이터를 버퍼클럭의 상승에지에 응답하여 샘플링하고, 상기 제2레지스터는 상기 기입데이터를 상기 버퍼클럭의 하강에지에 응답하여 샘플링한다. 상기 제1제어 버퍼는 상기 정상모드시에는 항상 상기 제1레지스터의 출력을 전달하고 상기 테스트모드시에는 상기 버퍼클럭이 제1논리 상태일때만 상기 제1레지스터의 출력을 전달한다. 상기 제2제어 버퍼는 상기 정상모드시에는 항상 상기 제2레지스터의 출력을 전달하고 상기 테스트모드시에는 상기 버퍼클럭이 제2논리 상태일 때만 상기 제2레지스터의 출력을 전달한다. 상기 제1스위치는 상기 테스트 모드시 상기 제1제어 버퍼의 출력단과 상기 제2제어 버퍼의 출력단을 서로 연결한다.
상기 제1지연기 및 상기 제2지연기는 각각의 지연시간 만큼 상기 제1제어 버퍼의 출력단의 신호를 지연시킨다. 상기 제1선택기는 상기 정상모드시에는 상기 제1지연기의 출력신호를 선택하고 상기 테스트 모드시에는 상기 제2지연기의 출력신호를 선택하여 상기 메모리장치들중 제1메모리장치로 출력한다. 상기 제3지연기 및 상기 제4지연기는 각각의 지연시간 만큼 상기 제2제어 버퍼의 출력단의 신호를 지연시킨다. 상기 제2선택기는 상기 정상모드시에는 상기 제3지연기의 출력신호를 선택하고 상기 테스트 모드시에는 상기 제4지연기의 출력신호를 선택하여 상기 메모리장치들중 제2메모리장치로 출력한다.
상기 제5지연기 및 상기 제6지연기는 각각의 지연시간 만큼 상기 제1메모리장치로부터 출력되는 독출데이터를 지연시킨다. 상기 제3선택기는 상기 정상모드시에는 상기 제5지연기의 출력신호를 선택하고 상기 테스트 모드시에는 상기 제6지연기의 출력신호를 선택하여 출력한다. 상기 제3제어 버퍼는 상기 정상모드시에는 항상 상기 제3선택기의 출력을 전달하고 상기 테스트모드시에는 소정의 제어신호가 상기 제2논리 상태일 때만 상기 제3선택기의 출력을 전달한다.
상기 제7지연기 및 상기 제8지연기는 각각의 지연시간 만큼 상기 제2메모리장치로부터 출력되는 독출데이터를 지연시킨다. 상기 제4선택기는 상기 정상모드시에는 상기 제7지연기의 출력신호를 선택하고 상기 테스트 모드시에는 상기 제8지연기의 출력신호를 선택하여 출력한다. 상기 제4제어 버퍼는 상기 정상모드시에는 항상 상기 제4선택기의 출력을 전달하고 상기 테스트모드시에는 소정의 제어신호가 상기 제1논리 상태일 때만 상기 제4선택기의 출력을 전달한다. 상기 제2스위치는 상기 테스트 모드시 상기 제3제어 버퍼의 출력단과 상기 제4제어 버퍼의 출력단을 서로 연결한다.
상기 제3레지스터는 상기 제3제어 버퍼의 출력단의 신호를 상기 버퍼클럭의 상승에지에 응답하여 샘플링하고, 상기 제4레지스터는 상기 제4제어 버퍼의 출력단의 신호를 상기 버퍼클럭의 하강에지에 응답하여 샘플링한다. 상기 제5선택기는 상기 버퍼클럭의 상승에지에서는 상기 제3레지스터의 출력을 선택하고 상기 버퍼클럭의 하강에지에서는 상기 제4레지스터의 출력을 선택하여 상기 입출력핀으로 출력한다.
바람직한 다른 실시예에 따르면, 상기 데이터 버퍼는, 제1 내지 제4레지스터, 제1 및 제2제어 버퍼, 제1 내지 제8지연기, 제1스위치, 제1 내지 제7선택기, 및 배타적 노아게이트를 포함하여 구성된다.
상기 제1 내지 제4레지스터, 상기 제1 및 제2제어 버퍼, 상기 제1 내지 제8지연기, 상기 제1스위치, 상기 제1 내지 제4선택기는 상술한 일실시예의 것들과 동일하다. 상기 배타적 노아게이트는 상기 제3선택기의 출력 및 상기 제4선택기의 출력을 입력으로 한다. 상기 제5선택기는 상기 정상모드시에는 상기 제3선택기의 출력을 선택하고 상기 테스트모드시에는 상기 배타적 노아게이트의 출력을 선택하여 상기 제3레지스터로 출력한다. 상기 제6선택기는 상기 정상모드시에는 상기 제4선택기의 출력을 선택하고 상기 테스트모드시에는 상기 배타적 노아게이트의 출력을 선택하여 상기 제4레지스터로 출력한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 제1실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 4를 참조하면, 본 발명의 제1실시예에 따른 메모리 모듈(400)은, 복수개의 메모리장치들(41,43) 및 데이터 버퍼(45)를 구비한다. 메모리장치들(41,43)은 메모리 클럭(CK_memory)에 응답하여 데이터를 입출력한다. 데이터 버퍼(45)는 정상동작시 버퍼클럭(CK_buffer)에 응답하여, 입출력핀(DQ)을 통해 입력되는 기입데이터를 버퍼링하여 메모리장치들(41,43)로 출력하고 메모리장치들(41,43)로부터 출력되는 독출데이터를 버퍼링하여 입출력핀(DQ)으로 출력한다.
특히 데이터 버퍼(45)는 테스트모드시에 메모리장치들(41,43)과 데이터 버퍼(45)를 동일한 클럭 주파수로 동작시켜 메모리장치들(41,43)을 테스트할 수 있게 하는 제어회로를 포함한다.
좀더 상세하게는 데이터 버퍼(45)는 제1 내지 제4레지스터(451 내지 454), 제1 내지 제4제어 버퍼(456 내지 459), 제1 내지 제8지연기(460 내지 467), 제1 및 제2스위치(SW0,SW1), 제1 내지 제5선택기(468 내지 472)를 포함하여 구성된다. 제1 및 제2레지스터(451,452), 제1 및 제2제어 버퍼(456,457), 제1 내지 제4지연기(460 내지 463), 제1스위치(SW0), 제1 및 제2선택기(468,469)는 기입동작시 사용된다. 제3 및 제4레지스터(453,454), 제3 및 제4제어 버퍼(458,459), 제5 내지 제8지연기(464 내지 467), 제2스위치(SW1), 제3 내지 제5선택기(470,471,472)는 독출동작시 사용된다.
제1레지스터(451)는 입출력핀(DQ)을 통해 입력되는 기입데이터를 버퍼클럭(CK_buffer)의 상승에지에 응답하여 샘플링하고, 제2레지스터(452)는 기입데이터를 버퍼클럭(CK_buffer)의 하강에지에 응답하여 샘플링한다.
제1제어 버퍼(456)는 메모리 모듈(400)이 시스템에 채용되어 사용되는 정상모드시에는 즉 테스트 인에이블 신호(Test)가 논리"로우"일 때에는 항상 인에이블되어 제1레지스터(451)의 출력을 전달한다. 또한 제1제어 버퍼(456)는 테스트모드시에는 즉 테스트 인에이블 신호(Test)가 논리"하이"일 때에는 버퍼클럭(CK_buffer)이 논리"로우"일 때만 인에이블되어 제1레지스터(451)의 출력을 전달한다. 제1제어 버퍼(456)는 테스트 인에이블 신호(Test)의 반전신호와 버퍼클럭(CK_buffer)의 반전신호를 입력으로 하는 오아게이트(456a)와 트라이 스테이트 버퍼(456b)를 포함하여 구성된다.
제2제어 버퍼(457)는 정상모드시에는 항상 인에이블되어 제2레지스터(452)의출력을 전달한다. 또한 제2제어 버퍼(457)는 테스트모드시에는 버퍼클럭(CK_buffer)이 논리"하이"일 때만 인에이블되어 제2레지스터(452)의 출력을 전달한다. 제2제어 버퍼(457)는 테스트 인에이블 신호(Test)의 반전신호와 버퍼클럭(CK_buffer)을 입력으로 하는 오아게이트(457a)와 트라이 스테이트 버퍼(457b)를 포함하여 구성된다.
제1스위치(SW0)는 테스트 모드시 즉 테스트 인에이블 신호(Test)가 논리"하이"일 때 제1제어 버퍼(456)의 출력단과 제2제어 버퍼(457)의 출력단을 서로 연결한다. 제1지연기(460) 및 제2지연기(461)는 각각 제1제어 버퍼(456)의 출력단의 신호를 각각의 지연시간 만큼 지연시킨다. 제1선택기(468)는 정상모드시에는 제1지연기(460)의 출력신호를 선택하고 테스트 모드시에는 제2지연기(461)의 출력신호를 선택하여 제1메모리장치(41)로 출력한다.
제3지연기(462) 및 제4지연기(463)는 각각 제2제어 버퍼(457)의 출력단의 신호를 각각의 지연시간 만큼 지연시킨다. 제2선택기(469)는 정상모드시에는 제3지연기(462)의 출력신호를 선택하고 테스트 모드시에는 제4지연기(463)의 출력신호를 선택하여 제2메모리장치(43)로 출력한다.
한편 제5지연기(464) 및 제6지연기(465)는 각각 제1메모리장치(41)로부터 출력되는 독출데이터를 지연시킨다. 제3선택기(470)는 정상모드시에는 제5지연기(464)의 출력신호를 선택하고 테스트 모드시에는 제6지연기(465)의 출력신호를 선택하여 출력한다.
제3제어 버퍼(458)는 정상모드시에는 항상 인에이블되어 제3선택기(470)의출력을 전달하고 테스트모드시에는 소정의 제어신호(idsel)가 논리"하이"일 때만 인에이블되어 제3선택기(470)의 출력을 전달한다. 제3제어 버퍼(458)는 테스트 인에이블 신호(Test)의 반전신호와 제어신호(idse1)를 입력으로 하는 오아게이트(458a)와 트라이 스테이트 버퍼(458b)를 포함하여 구성된다.
제7지연기(466) 및 제8지연기(467)는 각각 제2메모리장치(43)로부터 출력되는 독출데이터를 지연시킨다. 제4선택기(471)는 정상모드시에는 제7지연기(466)의 출력신호를 선택하고 테스트 모드시에는 제8지연기(467)의 출력신호를 선택하여 출력한다.
제4제어 버퍼(459)는 정상모드시에는 항상 인에이블되어 제4선택기(471)의 출력을 전달하고 테스트모드시에는 제어신호(idse1)가 논리"로우"일 때만 인에이블되어 제4선택기(471)의 출력을 전달한다. 제4제어 버퍼(459)는 테스트 인에이블 신호(Test)의 반전신호와 제어신호(idse1)의 반전신호를 입력으로 하는 오아게이트(459a)와 트라이 스테이트 버퍼(459b)를 포함하여 구성된다.
제2스위치(SW1)는 테스트 모드시 제3제어 버퍼(458)의 출력단과 제4제어 버퍼(459)의 출력단을 서로 연결한다. 제3레지스터(453)는 제3제어 버퍼(458)의 출력단의 신호를 버퍼클럭(CK_buffer)의 상승에지에 응답하여 샘플링하고 제4레지스터(454)는 제4제어 버퍼(459)의 출력단의 신호를 버퍼클럭(CK_buffer)의 하강에지에 응답하여 샘플링한다. 제5선택기(472)는 버퍼클럭(CK_buffer)의 상승에지에서는 제3레지스터(453)의 출력을 선택하고 버퍼클럭(CK_buffer)의 하강에지에서는 제4레지스터(454)의 출력을 선택하여 입출력핀(DQ)으로 출력한다.
이하 도 4에 도시된 본 발명의 제1실시예에 따른 메모리 모듈의 동작이 상세히 설명된다.
먼저 정상모드시에는 테스트 인에이블 신호(Test)가 논리"로우"가 된다. 이에 따라 제1 내지 제4제어 버퍼(456 내지 459)가 모두 인에이블되고 제1 및 제2스위치(SW0,SW1)가 모두 턴오프된다. 또한 제1 내지 제4선택기(468 내지 471)에 의해 지연기들(460,462,464,466)의 출력신호들이 선택된다. 따라서 본 발명에 따른 메모리 모듈(400)은 정상모드의 기입동작시에는 도 2에 도시된 종래기술의 기입 타이밍도와 동일하게 동작되고 독출동작시에는 도 3에 도시된 종래기술의 독출 타이밍도와 동일하게 동작된다.
도 5는 도 4에 도시된 메모리 모듈(400)에서 테스트모드의 기입동작을 나타내는 타이밍도이고 도 6은 도 4에 도시된 메모리 모듈(400)에서 테스트모드의 독출동작을 나타내는 타이밍도이다. 도 5 및 도 6을 참조하여 테스트모드시 버퍼클럭(CK_buffer)의 주파수와 메모리 클럭(CK_memory)의 주파수를 동일하게 하여 메모리 모듈(400)을 테스트하는 방법이 상세히 설명된다.
테스트모드시에는 테스트 인에이블 신호(Test)가 논리"하이"가 된다. 이에 따라 제1 및 제2스위치(SW0,SW1)가 모두 턴온된다. 또한 제1 내지 제4선택기(468 내지 471)에 의해 지연기들(461,463,465,467)의 출력신호들이 선택된다.
기입동작시에는 제1레지스터(451)가 입출력핀(DQ)을 통해 입력되는 기입데이터를 버퍼클럭(CK_buffer)의 상승에지에 응답하여 샘플링하고, 제2레지스터(452)가 입출력핀(DQ)을 통해 입력되는 기입데이터를 버퍼클럭(CK_buffer)의 하강에지에 응답하여 샘플링한다. 따라서 도 5의 타이밍도에 도시된 바와 같이 입출력핀(DQ)을 통해 순차적으로 입력되는 기입데이터(DI0 내지 DI3)중 기입데이터(DI0,DI2)가 제1레지스터(451)의 출력(Reg0_Q)이 되고 기입데이터(DI1,DI3)가 제2레지스터(452)의 출력(Reg1_Q)이 된다.
제1제어 버퍼(456)는 테스트모드시에 버퍼클럭(CK_buffer)이 논리"로우"일 때만 제1레지스터(451)의 출력(Reg0_Q)을 출력(B0_out)으로 전달하고 제2제어 버퍼(457)는 테스트모드시에 버퍼클럭(CK_buffer)이 논리"하이"일 때만 제2레지스터(452)의 출력(Reg1_Q)을 출력(B1_out)으로 전달한다. 한편 테스트모드시 제1스위치(SWO)는 턴온되어 제1제어 버퍼(456)의 출력단과 제2제어 버퍼(457)의 출력단을 서로 연결하므로, 제1제어 버퍼(456)의 출력(B0_out)과 제2제어 버퍼(457)의 출력(B1_out)은 서로 혼합(Merge)된다.
혼합된 데이터(SW0_Q)는 지연기(461)를 통해 버퍼클럭(CK_buffer)의 (1/4) 싸이클 만큼 지연되고 지연된 데이터(Mio0_Q)는 메모리 클럭(CK_memory)의 상승에지 및 하강에지에서 메모리장치(41) 내부로 입력된다. 또한 데이터(SW0_Q)는 지연기(463)를 통해 버퍼클럭(CK_buffer)의 (1/4) 싸이클 만큼 지연되고 지연된 데이터(Mio1_Q)는 메모리 클럭(CK_memory)의 상승에지 및 하강에지에서 메모리장치(43) 내부로 입력된다.
독출동작시에는 도 6에 도시된 타이밍도에서와 같이 메모리 클럭(CK_memory)의 상승에지 및 하강에지에서 메모리장치(41)로부터 독출데이터(Mio0_Q)가 출력되고 또한 메모리장치(43)로부터 독출데이터(Mio1_Q)가 출력된다.독출데이터(Mio0_Q)는 지연기(465)를 통해 버퍼클럭(CK_buffer)의 (3/4) 싸이클 만큼 지연되고 또한 독출데이터(Mio1_Q)도 지연기(467)를 통해 버퍼클럭(CK_buffer)의 (3/4) 싸이클 만큼 지연된다.
한편 제어신호(idsel)가 논리"하이"일 때는 제3제어 버퍼(458)가 인에이블되고 제4제어 버퍼(459)는 디스에이블된다. 따라서 메모리장치(41)로부터 독출된 데이터(Mio0_Q)만이 입출력핀(DQ)으로 출력된다. 제어신호(idsel)가 논리"로우"일 때는 제3제어 버퍼(458)는 디스에이블되고 제4제어 버퍼(459)는 인에이블된다. 따라서 메모리장치(43)로부터 독출된 데이터(Mio1_Q)만이 입출력핀(DQ)으로 출력된다.
좀더 상세하게는 제어신호(idsel)가 논리"하이"일 때는 지연기(465)의 출력이 선택기(470) 및 제3제어 버퍼(458)를 통해 제3레지스터(453)의 입력신호(Reg2_D)가 되고 또한 이때 제2스위치(SW1)는 턴온되어 있으므로 제4레지스터(454)의 입력신호(Reg3_D)가 된다. 제어신호(idsel)가 논리"로우"일 때는 지연기(467)의 출력이 선택기(471) 및 제4제어 버퍼(459)를 통해 제4레지스터(454)의 입력신호(Reg3_D)가 되고 또한 이때 제2스위치(SW1)는 턴온되어 있으므로 제3레지스터(453)의 입력신호(Reg2_D)가 된다.
입력신호(Reg2_D)는 제3레지스터(453)에 의해 버퍼클럭(CK_buffer)의 상승에지에서 출력(Reg2_Q)으로서 샘플링되고, 입력신호(Reg3_D)은 제4레지스터(454)에 의해 버퍼클럭(CK_buffer)의 하강에지에서 출력(Reg3_Q)으로서 샘플링된다. 제5멀티플렉서(472)는 버퍼클럭(CK_buffer)의 상승에지에서 출력(Reg2_Q)을 선택하고 버퍼클럭(CK_buffer)의 하강에지에서 출력(Reg3_Q)을 선택하여 입출력핀(DQ)으로 출력한다.
이상에서 설명한 바와 같이 본 발명의 제1실시예에 따른 메모리 모듈은 테스트모드시 버퍼클럭(CK_buffer)의 주파수와 메모리 클럭(CK_memory)의 주파수를 동일하게 하여 테스트될 수 있는 장점이 있다. 그러나 메모리장치들(41,43)이 별도로 테스트될 수는 있으나 동시에 테스트될 수는 없다.
도 7은 본 발명의 제2실시예에 따른 메모리 모듈을 나타내는 도면으로서 이 메모리 모듈은 메모리장치들(41,43)이 동시에 테스트될 수 있도록 보완된 것이다. 도 8은 도 7에 도시된 메모리 모듈에서 테스트모드의 독출동작을 나타내는 타이밍도이다.
도 7을 참조하면, 본 발명의 제2실시예에 따른 메모리 모듈(700)은 복수개의 메모리장치들(41,43) 및 제1실시예에서의 데이터 버퍼와 다른 구성을 갖는 데이터 버퍼(75)를 구비한다. 여기에서 도 4에 도시된 참조번호와 동일한 것은 동일한 요소를 나타낸다.
데이터 버퍼(75)는 도 4에 도시된 제1실시예의 제3 및 제4제어 버퍼(458,459) 및 제2스위치(SW1)를 포함하지 않으며 대신에 배타적 노아게이트(751) 및 선택기들(752,753)을 포함한다.
정상모드 및 테스트모드의 기입동작은 도 4에 도시된 제1실시예와 동일하므로 여기에서 상세한 설명은 생략된다. 정상모드의 독출동작시에는 선택기(752)는 선택기(470)에 의해 선택되는 지연기(464)의 출력신호를 선택하여 제3레지스터(453)으로 출력하고 선택기(753)는 선택기(471)에 의해 선택되는 지연기(466)의 출력신호를 선택하여 제4레지스터(454)로 출력한다.
테스트모드의 독출동작시에는 배타적 노아게이트(751)가 선택기(470)에 의해 선택되는 지연기(465)의 출력신호와 선택기(471)에 의해 선택되는 지연기(467)의 출력신호를 배타적 노아링한다. 다음에 선택기(752) 및 선택기(753)는 배타적 노아게이트(751)의 출력신호를 선택하여 제3레지스터(453) 및 제4레지스터(454)로 출력한다.
이때 도 8에 도시된 바와 같이, 메모리장치(41)로부터 독출된 데이터(Mio0_Q)가 지연된 지연기(465)의 출력신호(D5_out)와 메모리장치(43)로부터 독출된 데이터(Mio1_Q)가 지연된 지연기(467)의 출력신호(D7_out)가 같으면 배타적 노아게이트(751)의 출력은 논리"하이"가 되고 다르면 논리"로우"가 된다. 따라서 최종적으로 입출력핀(DQ)를 통해 출력되는 값이 논리"로우"이면 그에 해당하는 메모리셀이 불량인 것으로 판정된다.
이상에서 설명한 바와 같이 본 발명의 제2실시예에 따른 메모리 모듈은 테스트모드시 버퍼클럭(CK_buffer)의 주파수와 메모리 클럭(CK_memory)의 주파수를 동일하게 하여 테스트될 수 있는 장점이 있으며 또한 메모리장치들(41,43)이 동시에 테스트될 수 있는 장점이 있다.
도 4에 도시된 제1실시예 및 도 7에 도시된 제2실시예는 정상동작시 버퍼 클럭(CK_buffer)의 주파수가 메모리 클럭(CK_memory)의 주파수의 2배인 경우에 대한 것이다. 그러나 본 발명에 따른 메모리 모듈의 개념은 정상동작시 버퍼 클럭(CK_buffer)의 주파수가 메모리 클럭(CK_memory)의 주파수의 4배, 8배, 16배이상인 경우에도 확장 적용될 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 메모리 모듈은 테스트모드시 데이터 버퍼의 동작 클럭의 주파수와 메모리장치들의 동작 클럭의 주파수를 동일하게 하여 테스트될 수 있는 장점이 있다. 따라서 본 발명에 따른 메모리 모듈은 저속 테스트 장비로 테스트될 수 있으며 결국 테스트 원가가 감소되어 메모리 모듈에 대한 제조원가가 감소될 수 있다.

Claims (7)

  1. 메모리 클럭에 응답하여 데이터를 입출력하는 복수개의 메모리장치들;
    입출력핀; 및
    상기 입출력핀을 통해 외부에서 입력되는 기입데이터를 버퍼링하여 상기 메모리장치들로 출력하고 상기 메모리장치들로부터 출력되는 독출데이터를 버퍼링하여 상기 입출력핀을 통해 외부로 출력하는 데이터 버퍼를 구비하고,
    상기 데이터 버퍼는, 정상모드시에는 상기 메모리 클럭의 주파수보다 빠른 주파수로 동작되고 테스트모드시에는 상기 메모리 클럭의 주파수와 동일한 주파수로 동작되는 것을 특징으로 하는 메모리 모듈.
  2. 제1항에 있어서, 상기 데이터 버퍼는,
    상기 기입데이터를 버퍼클럭의 상승에지에 응답하여 샘플링하는 제1레지스터;
    상기 기입데이터를 상기 버퍼클럭의 하강에지에 응답하여 샘플링하는 제2레지스터;
    상기 정상모드시에는 항상 상기 제1레지스터의 출력을 전달하고 상기 테스트모드시에는 상기 버퍼클럭이 제1논리 상태일 때만 상기 제1레지스터의 출력을 전달하는 제1제어 버퍼;
    상기 정상모드시에는 항상 상기 제2레지스터의 출력을 전달하고 상기 테스트모드시에는 상기 버퍼클럭이 제2논리 상태일 때만 상기 제2레지스터의 출력을 전달하는 제2제어 버퍼;
    상기 테스트 모드시 상기 제1제어 버퍼의 출력단과 상기 제2제어 버퍼의 출력단을 서로 연결하는 제1스위치;
    상기 제1제어 버퍼의 출력단의 신호를 지연시키는 제1지연기;
    상기 제1제어 버퍼의 출력단의 신호를 지연시키는 제2지연기;
    상기 정상모드시에는 상기 제1지연기의 출력신호를 선택하고 상기 테스트 모드시에는 상기 제2지연기의 출력신호를 선택하여 상기 메모리장치들중 제1메모리장치로 출력하는 제1선택기;
    상기 제2제어 버퍼의 출력단의 신호를 지연시키는 제3지연기;
    상기 제2제어 버퍼의 출력단의 신호를 지연시키는 제4지연기; 및
    상기 정상모드시에는 상기 제3지연기의 출력신호를 선택하고 상기 테스트 모드시에는 상기 제4지연기의 출력신호를 선택하여 상기 메모리장치들중 제2메모리장치로 출력하는 제2선택기를 구비하는 것을 특징으로 하는 메모리 모듈.
  3. 제2항에 있어서, 상기 데이터 버퍼는,
    상기 제1메모리장치로부터 출력되는 독출데이터를 지연시키는 제5지연기;
    상기 제1메모리장치로부터 출력되는 독출데이터를 지연시키는 제6지연기;
    상기 정상모드시에는 상기 제5지연기의 출력신호를 선택하고 상기 테스트 모드시에는 상기 제6지연기의 출력신호를 선택하여 출력하는 제3선택기;
    상기 정상모드시에는 항상 상기 제3선택기의 출력을 전달하고 상기 테스트모드시에는 소정의 제어신호가 상기 제2논리 상태일 때만 상기 제3선택기의 출력을 전달하는 제3제어 버퍼;
    상기 제2메모리장치로부터 출력되는 독출데이터를 지연시키는 제7지연기;
    상기 제2메모리장치로부터 출력되는 독출데이터를 지연시키는 제8지연기;
    상기 정상모드시에는 상기 제7지연기의 출력신호를 선택하고 상기 테스트 모드시에는 상기 제8지연기의 출력신호를 선택하여 출력하는 제4선택기;
    상기 정상모드시에는 항상 상기 제4선택기의 출력을 전달하고 상기 테스트모드시에는 소정의 제어신호가 상기 제1논리 상태일 때만 상기 제4선택기의 출력을 전달하는 제4제어 버퍼;
    상기 테스트 모드시 상기 제3제어 버퍼의 출력단과 상기 제4제어 버퍼의 출력단을 서로 연결하는 제2스위치;
    상기 제3제어 버퍼의 출력단의 신호를 상기 버퍼클럭의 상승에지에 응답하여 샘플링하는 제3레지스터;
    상기 제4제어 버퍼의 출력단의 신호를 상기 버퍼클럭의 하강에지에 응답하여 샘플링하는 제4레지스터; 및
    상기 버퍼클럭의 상승에지에서는 상기 제3레지스터의 출력을 선택하고 상기 버퍼클럭의 하강에지에서는 상기 제4레지스터의 출력을 선택하여 상기 입출력핀으로 출력하는 제5선택기를 더 구비하는 것을 특징으로 하는 메모리 모듈.
  4. 제2항에 있어서, 상기 데이터 버퍼는,
    상기 제1메모리장치로부터 출력되는 독출데이터를 지연시키는 제5지연기;
    상기 제1메모리장치로부터 출력되는 독출데이터를 지연시키는 제6지연기;
    상기 정상모드시에는 상기 제5지연기의 출력신호를 선택하고 상기 테스트 모드시에는 상기 제6지연기의 출력신호를 선택하여 출력하는 제3선택기;
    상기 제2메모리장치로부터 출력되는 독출데이터를 지연시키는 제7지연기;
    상기 제2메모리장치로부터 출력되는 독출데이터를 지연시키는 제8지연기;
    상기 정상모드시에는 상기 제7지연기의 출력신호를 선택하고 상기 테스트 모드시에는 상기 제8지연기의 출력신호를 선택하여 출력하는 제4선택기;
    상기 제3선택기의 출력 및 상기 제4선택기의 출력을 입력으로 하는 배타적 노아게이트;
    상기 정상모드시에는 상기 제3선택기의 출력을 선택하고 상기 테스트모드시에는 상기 배타적 노아게이트의 출력을 선택하여 출력하는 제5선택기;
    상기 정상모드시에는 상기 제4선택기의 출력을 선택하고 상기 테스트모드시에는 상기 배타적 노아게이트의 출력을 선택하여 출력하는 제6선택기;
    상기 제5선택기의 출력을 상기 버퍼클럭의 상승에지에 응답하여 샘플링하는 제3레지스터;
    상기 제6선택기의 출력을 상기 버퍼클럭의 하강에지에 응답하여 샘플링하는 제4레지스터; 및
    상기 버퍼클럭의 상승에지에서는 상기 제3레지스터의 출력을 선택하고 상기 버퍼클럭의 하강에지에서는 상기 제4레지스터의 출력을 선택하여 상기 입출력핀으로 출력하는 제7선택기를 더 구비하는 것을 특징으로 하는 메모리 모듈.
  5. 삭제
  6. 제2항에 있어서, 상기 제1논리 상태는 논리"로우"인 것을 특징으로 하는 메모리 모듈.
  7. 제2항에 있어서, 상기 제2논리 상태는 논리"하이"인 것을 특징으로 하는 메모리 모듈.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180031856A (ko) * 2016-09-19 2018-03-29 삼성전자주식회사 메모리 장치 및 그것의 클록 분배 방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050010737A1 (en) * 2000-01-05 2005-01-13 Fred Ware Configurable width buffered module having splitter elements
US7301831B2 (en) * 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
KR100605512B1 (ko) * 2005-02-14 2006-07-28 삼성전자주식회사 반도체 메모리 장치 및 이를 구비한 메모리 시스템
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
KR100675009B1 (ko) * 2006-02-01 2007-01-29 삼성전자주식회사 데이터 지연 조절 회로 및 방법
JP4949707B2 (ja) * 2006-03-22 2012-06-13 ルネサスエレクトロニクス株式会社 半導体装置及びそのテスト方法
KR100815179B1 (ko) * 2006-12-27 2008-03-19 주식회사 하이닉스반도체 변화하는 지연값을 가지는 메모리장치.
KR100868251B1 (ko) * 2007-03-22 2008-11-12 주식회사 하이닉스반도체 반도체 메모리장치
US8082482B2 (en) 2007-08-31 2011-12-20 International Business Machines Corporation System for performing error correction operations in a memory hub device of a memory module
US8086936B2 (en) 2007-08-31 2011-12-27 International Business Machines Corporation Performing error correction at a memory device level that is transparent to a memory channel
US8019919B2 (en) * 2007-09-05 2011-09-13 International Business Machines Corporation Method for enhancing the memory bandwidth available through a memory module
US20100269021A1 (en) * 2007-09-05 2010-10-21 Gower Kevin C Method for Performing Error Correction Operations in a Memory Hub Device of a Memory Module
US7668025B2 (en) * 2007-10-04 2010-02-23 Hynix Semiconductor Inc. Input circuit of semiconductor memory apparatus and control method of the same
US8140936B2 (en) 2008-01-24 2012-03-20 International Business Machines Corporation System for a combined error correction code and cyclic redundancy check code for a memory channel
US7881127B2 (en) 2008-05-20 2011-02-01 Hynix Semiconductor Inc. Nonvolatile memory device and method of testing the same
US7937632B2 (en) * 2008-06-24 2011-05-03 International Business Machines Corporation Design structure and apparatus for a robust embedded interface
JP5102789B2 (ja) 2009-01-16 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置及びデータプロセッサ
US8117483B2 (en) 2009-05-13 2012-02-14 Freescale Semiconductor, Inc. Method to calibrate start values for write leveling in a memory system
JP5310439B2 (ja) * 2009-09-18 2013-10-09 ソニー株式会社 半導体メモリデバイスおよびチップ積層型の半導体デバイス
KR20110119406A (ko) * 2010-04-27 2011-11-02 삼성전자주식회사 동작 모드 전환기능을 갖는 불휘발성 반도체 메모리 장치 및 동작 모드 전환방법
KR20130046122A (ko) * 2011-10-27 2013-05-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9117509B2 (en) * 2012-02-03 2015-08-25 Mediatek Inc. Electronic apparatus, DRAM controller, and DRAM
US10789185B2 (en) * 2016-09-21 2020-09-29 Rambus Inc. Memory modules and systems with variable-width data ranks and configurable data-rank timing
CN112420112B (zh) * 2020-11-20 2024-06-21 普冉半导体(上海)股份有限公司 串行存储器数据读取频率设置方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412615A (en) * 1992-12-28 1995-05-02 Fujitsu Limited Semiconductor integrated circuit device
KR970051227A (ko) * 1995-12-22 1997-07-29 김광호 반도체 메모리 장치의 데이타 출력버퍼 제어회로
KR19980025385A (ko) * 1996-10-01 1998-07-15 문정환 데이타 출력 버퍼회로
JPH1116349A (ja) * 1997-06-26 1999-01-22 Mitsubishi Electric Corp 同期型半導体記憶装置
KR19990017539A (ko) * 1997-08-25 1999-03-15 윤종용 반도체 장치의 내부클럭발생회로
KR19990053199A (ko) * 1997-12-23 1999-07-15 김영환 테스트를 위한 고속 싱크로너스 메모리 소자
JP2000091912A (ja) * 1998-09-17 2000-03-31 Hitachi Ltd 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2556017B2 (ja) * 1987-01-17 1996-11-20 日本電気株式会社 論理集積回路
US5402458A (en) * 1993-10-08 1995-03-28 Cyrix Corporation Mechanism to accelerate counter testing without loss of fault coverage
US6185703B1 (en) * 1997-10-10 2001-02-06 Intel Corporation Method and apparatus for direct access test of embedded memory
US6069829A (en) * 1998-09-29 2000-05-30 Texas Instruments Incorporated Internal clock multiplication for test time reduction
KR100308621B1 (ko) * 1998-11-19 2001-12-17 윤종용 반도체 메모리 장치를 위한 프로그램 가능한 내장 자기 테스트 시스템
JP4497645B2 (ja) * 2000-04-10 2010-07-07 株式会社ルネサステクノロジ 半導体記憶装置
JP2003059298A (ja) * 2001-08-09 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412615A (en) * 1992-12-28 1995-05-02 Fujitsu Limited Semiconductor integrated circuit device
KR970051227A (ko) * 1995-12-22 1997-07-29 김광호 반도체 메모리 장치의 데이타 출력버퍼 제어회로
KR19980025385A (ko) * 1996-10-01 1998-07-15 문정환 데이타 출력 버퍼회로
JPH1116349A (ja) * 1997-06-26 1999-01-22 Mitsubishi Electric Corp 同期型半導体記憶装置
KR19990017539A (ko) * 1997-08-25 1999-03-15 윤종용 반도체 장치의 내부클럭발생회로
KR19990053199A (ko) * 1997-12-23 1999-07-15 김영환 테스트를 위한 고속 싱크로너스 메모리 소자
JP2000091912A (ja) * 1998-09-17 2000-03-31 Hitachi Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180031856A (ko) * 2016-09-19 2018-03-29 삼성전자주식회사 메모리 장치 및 그것의 클록 분배 방법
KR102641515B1 (ko) 2016-09-19 2024-02-28 삼성전자주식회사 메모리 장치 및 그것의 클록 분배 방법

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