JP4703997B2 - 半導体集積回路 - Google Patents

Description

本発明は、クロックに同期して動作する半導体集積回路に関する。

半導体集積回路の動作周波数は、半導体プロセスの進展により年々高くなってきている。これに伴い、半導体集積回路に供給するクロックの周波数も高くなっている。また、半導体集積回路を搭載するシステムを小型にするために、複数の半導体集積回路チップを１つのパッケージ内に積層してＳＩＰ（システム・イン・パッケージ）を製造する技術が開発されている。ＳＩＰの組立工程では、１つの不良チップの混入によりＳＩＰの不良が判定されると、一緒にパッケージングされた他の良品チップも廃棄しなくてはならない。換言すれば、プローブ試験において、動作マージンを詳細に評価し、マージン不良のチップを除外することが、ＳＩＰの歩留を向上し、コストを削減する上で重要である。ここで、プローブ試験は、ウエハ状態の半導体集積回路のパッドにプローブを直接接触させて実施する試験である。なお、ＳＩＰに限らず、一般の半導体集積回路においても、プローブ試験でマージン不良のチップを除外することで、組立後の製造歩留が向上するため、製造コストを削減できる。

本発明を実現するための回路に関連する技術として、ＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路、ＳＭＤ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｒｒｏｒ Ｄｅｌａｙ）回路が提案されている（特許文献１〜３）。
特開２０００−１２４７９６号公報 特開２０００−１２２７５０号公報 特開平１０−１２６２５４号公報

本発明は、次の問題点を解決するためになされた。

プローブ試験で使用するクロックの周波数は、半導体集積回路の動作マージンを評価するために、半導体集積回路の最高動作周波数かそれ以上に設定する必要がある。しかし、周波数の高いクロックで半導体集積回路を試験するためには、高価なＬＳＩテスタが必要であり、試験コストが上昇してしまう。一方、例えば、半導体集積回路内にＰＬＬ回路を搭載することで、内部クロックの周波数を高くできる。しかし、ＰＬＬ回路は、アナログ回路を含むため回路面積が大きい。このため、半導体集積回路のチップ面積が増加し、チップコストが増加してしまう。また、例えば、ＬＳＩテスタから半導体集積回路に供給される外部クロックの立ち上がりエッジおよび立ち下がりエッジにそれぞれ同期するパルスを有するクロックを生成することもできる。しかし、この手法では、外部クロックの２倍の周波数を有するクロックしか生成できない。

本発明の目的は、ＬＳＩテスタから供給されるクロックの周波数が半導体集積回路の動作マージンの評価に必要なクロックの周波数より低い場合にも、半導体集積回路の動作マージンを評価できる回路技術を提供することにある。換言すれば、クロックの周波数の低いＬＳＩテスタを用いて、低いコストで半導体集積回路の試験を実施することにある。

本発明の一形態では、クロック端子は、位相が順次ずれた複数の外部クロックをそれぞれ受ける。位相調整部は、外部クロックの位相を調整して、隣り合う遷移エッジの位相差
が全て等しい複数の内部クロックを生成する。クロック合成部は、内部クロックを合成して、外部クロックより周波数の高い合成クロックを生成する。内部回路は、合成クロックに同期して動作する。位相調整部により互いに隣接する内部クロックの位相差は、全て等しくなる。このため、合成クロックのパルス間隔を全て等しくできる。したがって、低い周波数の外部クロックが半導体集積回路に供給される場合にも、半導体集積回路を高速に動作させることができる。例えば、クロック周波数が低い低コストのＬＳＩテスタを用いて、内部回路を高速で動作させ試験できる。この結果、半導体集積回路の試験コストを削減でき、チップコストを削減できる。

本発明の一形態における好ましい例では、位相調整部は、外部クロックにそれぞれ対応する複数のサブ位相調整部と平均算出部とを有している。各サブ位相調整部は、第１および第２可変遅延回路、位相比較回路、第１および第２遅延制御回路を有する。第１可変遅延回路は、対応する外部クロックの位相を遅らせて内部クロックを生成する。第２可変遅延回路は、内部クロックの位相を遅らせて比較クロックを生成する。位相比較回路は、比較クロックと、対応する外部クロックに対して遷移エッジが隣接し、かつ位相が遅れた外部クロックから生成される内部クロックとの位相を比較する。第２遅延制御回路は、位相比較回路で比較される比較クロックと内部クロックとの位相を一致させるために、位相比較回路での比較結果に応じて第２可変遅延回路の遅延時間を調整する。

平均算出部は、全てのサブ位相調整部の第２可変遅延回路の遅延時間の平均である平均遅延時間を算出する。第１遅延制御回路は、第２可変遅延回路の遅延時間が平均遅延時間より大きいときに第１可変遅延回路の遅延時間を増加させ、第２可変遅延回路の遅延時間が平均遅延時間より小さいときに第１可変遅延回路の遅延時間を減少させる。この結果、全てのサブ位相調整部において、内部クロックと比較クロックの位相差を等しくできる。すなわち、内部クロックの位相差を全て等しくできる。

本発明の一形態における好ましい例では、第１遅延制御回路は、第２可変遅延回路の遅延時間が調整され位相比較回路が位相の一致を検出した後に、第１可変遅延回路の遅延時間を調整する。第１および第２可変遅延回路の遅延時間を同時に調整しないため、位相比較回路が位相の一致、不一致を交互に検出して、内部クロックにジッタが発生することを防止できる。

本発明の一形態における好ましい例では、全てのサブ位相調整部の第１遅延制御回路は、第１可変遅延回路の遅延時間を同時に調整する。このため、内部クロックの位相を互いに一致させるまでの時間を短縮できる。

本発明の一形態における好ましい例では、位相調整部は、外部クロックにそれぞれ対応する複数のサブ位相調整部を有する。各サブ位相調整部は、可変遅延回路、遅延制御回路、前進遅延回路、状態保持部、後退遅延回路および位相比較回路を有する。可変遅延回路は、対応する外部クロックの位相を遅らせた内部クロックを生成する。前進遅延回路は、内部クロックの位相を順次遅らせた複数の前進クロックを生成する。状態保持部は、対応する外部クロックに対して遷移エッジが隣接し、かつ位相が遅れた外部クロックである第１隣接クロックから生成される内部クロックの位相と同じ位相を有する前進クロックの１つを選択する。後進遅延回路は、選択された前進クロックを基準にして、対応する内部クロックと選択された前進クロックとの位相差である内部遅延時間だけ位相を遅らせた後進クロックを生成する。

位相比較回路は、後進クロックと、第１隣接クロックに対して遷移エッジが隣接し、かつ位相が遅れた外部クロックである第２隣接クロックから生成される内部クロックとの位相を比較する。第１遅延制御回路は、第１および第２隣接クロックの位相が一致するよう
に可変遅延回路の遅延時間を調整する。この結果、各サブ位相調整部において、３つの内部クロックの位相差を互いに等しくできる。すなわち、内部クロックの位相差を全て等しくできる。

本発明の一形態における好ましい例では、位相調整部は、調整停止端子で受ける調整停止信号に応答して内部クロックの位相の調整動作を停止する。すなわち、半導体集積回路の外部から位相の調整動作を停止できる。このため、調整動作を停止し、外部クロックの位相が変えられたとき、この変化は、内部クロックの位相の変化に直接反映される。したがって、例えば、半導体集積回路の試験中に、外部クロックの位相を変えることで、詳細なタイミングマージン試験を実施できる。

本発明の一形態における好ましい例では、半導体集積回路は、通常動作モードと試験モードとを有している。セレクタは、通常動作モード中に動作クロック端子で受ける動作クロックを選択し、試験モード中に合成クロックを選択し、選択したクロックを内部回路に伝達する。内部回路は、通常動作モード中に動作クロックに同期して動作し、試験モード中に合成クロックに同期して動作する。半導体集積回路を試験する際に、半導体集積回路に供給する外部クロックの周波数を低く設定できる。このため、低コストのＬＳＩテスタを用いて半導体集積回路を試験でき、試験コストを削減できる。

本発明の一形態における好ましい例では、試験部は、試験モード中に動作し、内部回路を動作させるための複数種のコマンドを合成クロックに同期して順次生成する。内部回路は、複数のメモリセルを有するメモリコアと、コマンドを順次受けることにより、メモリセルに対する読み出し動作あるいは書き込み動作をメモリコアに実行させるコア制御回路とを有する。したがって、外部クロックを半導体集積回路に供給するだけで、半導体集積回路を動作させることができ、試験を実施できる。

本発明の一形態における好ましい例では、メモリコアは、メモリセルに接続されたワード線、ビット線を有する。外部クロック端子は、４つ形成されている。試験部のコマンド生成回路は、ワード線を活性化するアクティブコマンドと、活性化されたワード線に接続されたメモリセルのいずれかに対してデータを読み出しまたは書き込む読み出しコマンドまたは書き込みコマンドと、ワード線の非活性化後にビット線をプリチャージするプリチャージコマンドと、メモリコアを非動作状態に設定するディセレクトコマンドとを、合成クロックにおける４つの外部クロックにそれぞれ対応するパルスに同期して順次生成する。したがって、内部クロックの位相差が互いに等しくなった後に、外部クロックの位相を変えることで、ワード線の活性化タイミング、データの読み出し／書き込みタイミング、プリチャージタイミング、およびメモリセルアレイの非活性化タイミングを自在に調整できる。この結果、半導体集積回路の詳細なタイミングマージン試験を実施できる。

本発明の一形態における好ましい例では、試験部は、ロウアドレスカウンタ、コラムアドレスカウンタおよびデータ生成回路を有する。ロウアドレスカウンタは、アクティブコマンドに同期してワード線を選択するためのロウアドレスを生成する。コラムアドレスカウンタは、読み出しコマンドおよび書き込みコマンドに同期してビット線を選択するためのコラムアドレスを生成する。データ生成回路は、書き込みコマンドに同期して書き込みデータを生成する。このため、外部クロックを半導体集積回路に供給するだけで、タイミングマージン試験を含む半導体集積回路の詳細な動作試験を実施できる。

本発明では、低い周波数の外部クロックを用いて、半導体集積回路を高速に動作させることができる。クロック周波数の低い低コストのＬＳＩテスタを用いて、半導体集積回路を試験できるため、半導体集積回路の試験コストを削減でき、チップコストを削減できる
。

以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。

図１は、本発明の半導体集積回路の第１の実施形態を示している。この半導体集積回路は、シリコン基板上にＣＭＯＳプロセスを使用してクロック同期式のシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭと称す）として形成されている。

ＳＤＲＡＭは、試験回路１００、セレクタ２００およびメモリ部３００（内部回路）を有している。試験回路１００は、位相調整部１１０、クロック合成部１２０およびＢＩＳＴ（ビルト・イン・セルフ・テスト）部１３０を有している。試験回路１００は、試験信号／ＴＥＳＴの活性化中（低レベル期間、試験モード中）のみ動作する。試験回路１００は、試験信号／ＴＥＳＴの非活性化中（高レベル期間、通常動作モード中）に非活性化され、動作を停止する。このため、通常動作モード中の消費電力を削減できる。

位相調整部１１０は、周波数の等しい外部クロックＣＬＫ１−４を受け、隣り合う遷移エッジの位相差が全て等しい内部クロックＩＣＬＫ１−４を生成する。外部クロックＣＬＫ１−４の遷移エッジは、番号が小さいほど位相が進んでいる。すなわち、遷移エッジは、ＣＬＫ１−４の順に現れる。位相調整部１１０は、調整停止信号ＳＴＯＰの活性化中に、後述する内部クロックＩＣＬＫ１−４の位相の調整動作を停止する。調整動作を停止後、ＬＳＩテスタ等による外部クロックＣＬＫ１−４の位相の変化は、内部クロックＩＣＬＫ１−４の位相の変化に直接反映される。クロック合成部１２０は、位相調整部１１０から出力される内部クロックＩＣＬＫ１−４のオア論理を演算することにより合成クロックＳＣＬＫを生成する。

ＢＩＳＴ部１３０は、メモリ部３００の動作試験を実行するために、合成クロックＳＣＬＫに同期してコマンドＴＣＭＤ、アドレスＴＡＤを生成する。ＢＩＳＴ部１３０は、読み出し試験では、メモリ部３００からの読み出しデータをデータ端子ＴＤＱで受け、書き込み試験では、データ端子ＴＤＱから書き込みデータを出力する。

セレクタ２００は、試験信号／ＴＥＳＴの活性化中に合成クロックＳＣＬＫおよびＢＩＳＴ部１３０からのコマンドＴＣＭＤ、アドレスＴＡＤ、データＴＤＱをメモリ部３００に供給し、試験信号／ＴＥＳＴの非活性化中に外部端子を介して供給される動作クロックＣＬＫ、コマンドＣＭＤ、アドレスＡＤ、データＤＱをメモリ部３００に供給する。

この例では、合成クロックＳＣＬＫの周波数は、通常動作モード中に使用される動作クロックＣＬＫの周波数に等しい。外部クロックＣＬＫ１−４の周波数は、動作クロックＣＬＫの１／４に設定されている。外部クロックＣＬＫ１−４、調整停止信号ＳＴＯＰおよび試験信号／ＴＥＳＴの端子は、試験パッドとして形成されている。試験パッドは、ＳＤＲＡＭチップを搭載するパッケージの端子に接続されない。換言すれば、試験パッドは、プローブ試験のみで使用される。ＳＤＲＡＭのプローブ試験を実施するときに、ＬＳＩテスタのプローブは、クロック端子ＣＬＫ、コマンド端子ＣＭＤ、アドレス端子ＡＤ、データ端子ＤＱを除く端子に接続される。

メモリ部３００は、コア制御部３１０およびメモリコア（メモリセルアレイ）３２０を
有している。コア制御部３１０は、セレクタ２００からのクロック、コマンドおよびアドレスを受け、読み出し動作および書き込み動作を実行させるための制御信号をメモリコア３２０に出力する。アドレス端子ＴＡＤ、ＡＤは、ロウアドレスおよびコラムアドレスに共通のマルチプレクス端子である。なお、本発明は、アドレス非マルチプレクスタイプのＳＤＲＡＭにも適用できる。メモリコア３２０は、マトリックス状に配置されたダイナミックメモリセルＭＣと、横方向に配列されるメモリセルＭＣに接続されたワード線ＷＬと、縦方向に配列されるメモリセルＭＣに接続されたビット線ＢＬとを有している。

図２は、図１に示した位相調整部１１０の詳細を示している。位相調整部１１０は、外部クロックＣＬＫ１−４にそれぞれ対応するサブ位相調整部１４０と、平均算出部１５０とを有している。サブ位相調整部１４０は、第１可変遅延回路１０、第２可変遅延回路１２、第１遅延制御回路１４、第２遅延制御回路１６、位相比較回路１８および減算回路２０を有している。第１および第２可変遅延回路１０、１２は、同じ回路であり、第１および第２遅延制御回路１４、１６は、同じ回路である。位相調整部１１０は、アナログ回路を用いず、全てデジタル回路で構成されている。このため、回路規模は小さい。

サブ位相調整部１４０は、全て同じ回路構成であるため、外部クロックＣＬＫ１を受けるサブ位相調整部１４０についてのみ説明する。第１可変遅延回路１０は、第１遅延制御回路１４からの遅延制御信号Ｐ１−Ｐｎにより制御され、外部クロックＣＬＫ１の位相を遅らせて内部クロックＩＣＬＫ１を生成する。また、第１可変遅延回路１０は、パワーオンリセットにより、遅延制御信号Ｐ１−Ｐｎのうち、中央の遅延制御信号に対応する遅延時間にリセットされる。なお、４つの第１遅延制御回路１４は、同時に動作する。このため、位相調整に要する時間は最小限になる。
第２可変遅延回路１２は、第２遅延制御回路１６からの遅延制御信号Ｐ１−Ｐｎにより制御され、内部クロックＩＣＬＫ１の位相を遅らせて比較クロックＣＣＬＫ１を生成する。位相比較回路１８は、比較クロックＣＣＬＫ１と、内部クロックＩＣＬＫ２との位相を比較し、比較結果を制御信号Ａ、Ｂ、Ｃ、Ｄとして出力する。第２可変遅延回路１２も、パワーオンリセットにより、遅延制御信号Ｐ１−Ｐｎのうち、中央の遅延制御信号に対応する遅延時間にリセットされる。例えば、ＬＳＩテスタから出力されるクロックの周期が３２ｎｓのとき、合成クロックＳＣＬＫの周期は、１／４の８ｎｓになる。この合成クロックＳＣＬＫを生成するためには、各第２可変遅延回路１２の最大遅延時間は、８ｎｓ以上にする必要がある。実際には、第２可変遅延回路１２の最大遅延時間は、１０ｎｓ程度に設計される。パワーオンリセット時に、第２可変遅延回路１２の遅延時間を中間値である５ｎｓにリセットし、そこから比較動作を始めることで、ロックオンするまでの時間を短縮できる。制御信号Ａ−Ｄの詳細は、後述する図１１で説明する。ここで、比較される内部クロックＩＣＬＫ２は、外部クロックＣＬＫ１に対して遷移エッジが隣接し、かつ位相が遅れた外部クロックＣＬＫ２から生成されるクロックである。

第２遅延制御回路１６は、位相比較回路１８から出力される制御信号Ａ−Ｄに応じて第２可変遅延回路１２の遅延時間を調整する。具体的には、第２遅延制御回路１６は、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相より進んでいる場合、第２可変遅延回路１２の遅延時間を長くし、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相より遅れている場合、第２可変遅延回路１２の遅延時間を短くする。第２可変遅延回路１２の遅延時間は、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に一致するまで調整される。第２遅延制御回路１６は、第２可変遅延回路１２の現在の遅延時間に対応する接続する遅延段の段数を示す遅延段数ＤＮ１を出力する。なお、４つの第２遅延制御回路１６は、同時に動作する。このため、位相調整に要する時間は最小限になる。

平均算出部１５０は、全てのサブ位相調整部１４０の第２遅延制御回路１６から出力さ
れる遅延段数ＤＮ１−４の平均を求め、平均遅延段数ＤＮＡＶとして出力する。すなわち、平均算出部１５０は、４つの第２可変遅延回路１２の遅延時間の平均である平均遅延時間を算出する。平均遅延段数ＤＮＡＶは、例えば、次のようにして求められる。まず、遅延段数ＤＮ１−２を加算した後に０．５倍して、外部クロックＣＬＫ１−２に対応する第２可変遅延回路１２の遅延段の平均値が求められる。同様にして、遅延段数ＤＮ３−４を加算した後に０．５倍して、外部クロックＣＬＫ３−４に対応する第２可変遅延回路１２の遅延段の平均値が求められる。平均遅延段数ＤＮＡＶは、２つの平均値を加算した後に０．５倍することで求められる。

減算回路２０は、遅延段数ＤＮ１（またはＤＮ２−４）と平均遅延段数ＤＮＡＶとの差を求め、求めた差に応じて制御信号Ａ、Ｂ、Ｃ、Ｄを第１遅延制御回路１４に出力する。第１遅延制御回路１４は、減算回路２０が求めた差に基づいて、第２可変遅延回路１２の遅延時間が平均遅延時間より大きいときに第１可変遅延回路１０の遅延時間を増加させる。第１遅延制御回路１４は、第２可変遅延回路１２の遅延時間が平均遅延時間より小さいときに第１可変遅延回路１０の遅延時間を減少させる。比較クロックＣＣＬＫ１の位相と内部クロックＩＣＬＫ２の位相とが一致した後、第１可変遅延回路１０の遅延時間は、第１遅延制御回路１４により、１単位時間（１つの遅延段の遅延時間）だけシフトされる。その後、位相比較回路１８による位相比較動作および第２可変遅延回路１２の遅延時間の調整と、第１遅延制御回路１４による第１可変遅延回路１０の遅延時間の調整が、内部クロックＩＣＬＫ１−２、２−３、３−４、４−１の位相差が全て等しくなるまで交互に実施される。

この実施形態では、内部クロックＩＣＬＫ１−４の位相差が全て等しくなるまでに必要な位相調整のサイクル数が、予め評価されている。ここで、１サイクルは、位相比較回路１８が一致を示すまでの第２可変遅延回路１２の遅延時間の調整動作と、第１可変遅延回路１０の１段分の遅延時間の調整動作により構成される。ＳＤＲＡＭを試験するＬＳＩテスタは、予め評価されたサイクル数に対応する時間が経過した後、調整停止信号ＳＴＯＰを活性化する。位相調整部１１０は、調整停止信号ＳＴＯＰの活性化により、位相の調整動作を停止する。なお、位相調整部１１０は、内部クロックＩＣＬＫ１−４の位相差を全て等しく設定した後、調整停止信号ＳＴＯＰを受ける前に位相調整動作を停止してもよい。

図３〜図６は、図２に示した位相調整部１１０の動作の概要を示している。図において、横長の矩形は、外部クロックＣＬＫ１−４、内部クロックＩＣＬＫ１−４および比較クロックＣＣＬＫ１−４の立ち上がりエッジタイミングを示している。外部クロックＣＬＫ１−４の１周期は、３２ユニット時間に設定されている。第１および第２可変遅延回路１０、１２の遅延時間の調整単位（単位時間）は、０．１ユニット時間である。矩形の左側の数値は、内部クロックＩＣＬＫを生成するために第１可変遅延回路１０が使用している遅延段の段数を示している。矩形のほぼ中央の数値は、比較クロックＣＣＬＫを生成するために第２可変遅延回路１２が使用している遅延段の段数を示している。

図３の上において、位相調整部１１０が動作する前に、比較クロックＣＣＬＫ１の立ち上がりエッジの位相は、内部クロックＩＣＬＫ２の立ち上がりエッジの位相より進んでいる。同様に、比較クロックＣＣＬＫ２と内部クロックＩＣＬＫ３、比較クロックＣＣＬＫ３と内部クロックＩＣＬＫ４、および比較クロックＣＣＬＫ４と内部クロックＩＣＬＫ１においても、立ち上がりエッジの位相が互いにずれている。位相調整部１１０は、まず、外部クロックＣＬＫ１−４に対応する４つの位相比較回路１８と４つの第２遅延制御回路１６を同時に動作させる。

図３の下に示すように、比較クロックＣＣＬＫ１、２、３、４の立ち上がりエッジの位
相は、内部クロックＩＣＬＫ２、３、４、１の立ち上がりエッジの位相にそれぞれ合わせられる。位相比較回路１８と第２遅延制御回路１６を同時に動作させるため、位相調整に要する時間は最小限になる。このとき、第１遅延制御回路１４は、動作を停止しており、第１可変遅延回路１０の遅延時間は変化しない。このため、第２可変遅延回路１２の遅延時間は、第１可変遅延回路１０の遅延時間の変動の影響を受けることなく調整される。平均算出部１５０は、比較クロックＣＣＬＫを生成するために第２可変遅延回路１２が使用している遅延段の段数の平均値ＤＮＡＶ（この例では、”８”）を求める。比較クロックＣＣＬＫ１、２、３、４の位相が、内部クロックＩＣＬＫ２、３、４、１の位相に合った後、位相調整部１１０は、第１遅延制御回路１４による第１可変遅延回路１０の遅延時間の調整を開始する。

図４の上において、減算回路２０は、外部クロックＣＬＫ１を受けるサブ位相調整部１４０の第２可変遅延回路１２の遅延時間（８．５ユニット時間）が平均遅延時間ＤＮＡＶ（８．０ユニット時間）より大きいことを判定する。４つの第１遅延制御回路１４は同時に動作し、減算回路２０からの減算結果に基づいて、第１可変遅延回路１０の遅延時間を０．１ユニット時間増加させ、１．１ユニット時間に設定する。具体的には、内部クロックＩＣＬＫ１を生成するために第１可変遅延回路１０が使用している遅延段の段数が、１段増加される。同様に、外部クロックＣＬＫ２−４を受けるサブ位相調整部１４０により、第１可変遅延回路１０の遅延時間が調整され、内部クロックＩＣＬＫ２−４の立ち上がりエッジの位相が変化する。第２遅延制御回路１６は、動作を停止しているため、比較クロックＣＣＬＫ１、２、３、４の位相は、内部クロックＩＣＬＫ２、３、４、１の位相のずれと同じだけずれる。このため、比較クロックＣＣＬＫ１（またはＣＣＬＫ２、３、４）の位相は、内部クロックＩＣＬＫ２（またはＩＣＬＫ３、４、１）に対してずれる。これ等位相を一致させるために、第２遅延制御回路１６による第２可変遅延回路１２の遅延時間が再び調整される。なお、上述した位相調整の１サイクルは、図３の下の動作と図４の上の動作とで構成される。

図４の下において、上述と同様の手順により、比較クロックＣＣＬＫ１、２、３、４の立ち上がりエッジの位相は、内部クロックＩＣＬＫ２、３、４、１の立ち上がりエッジの位相にそれぞれ合わせられる。第２可変遅延回路１２の遅延時間は、図３の下に比べて、それぞれ０．２ユニット時間だけ、平均遅延時間ＤＮＡＶに近づく。この後、第１遅延制御回路１４による第１可変遅延回路１０の遅延時間が、再び調整される。

図５の上において、第１遅延制御回路１４は、図４の上と同様に、減算回路２０からの減算結果に基づいて、第１可変遅延回路１０の遅延時間を調整する。この結果、内部クロックＩＣＬＫ１−４の立ち上がりエッジの位相が変化し、比較クロックＣＣＬＫ１、２、３、４の位相は、内部クロックＩＣＬＫ２、３、４、１の位相に対してずれる。このため、第２遅延制御回路１６による第２可変遅延回路１２の遅延時間が再び調整される。

図５の下において、上述と同様の手順により、比較クロックＣＣＬＫ１、２、３、４の立ち上がりエッジの位相は、内部クロックＩＣＬＫ２、３、４、１の立ち上がりエッジの位相にそれぞれ合わせられる。第２可変遅延回路１２の遅延時間と平均遅延時間ＤＮＡＶとの差は、０．１ユニット時間になる。０．１ユニット時間は、第１および第２可変遅延回路１０、１２の遅延時間の最小調整単位である。この時点で、位相比較回路１８は位相の一致を検出し、全ての第２可変遅延回路１２の遅延時間は、平均遅延時間に等しくなっている。このため、内部クロックＩＣＬＫ１−４において、互いに隣接する２つの立ち上がりエッジの位相差は、全て等しくなる。この後、位相調整部１１０が動作を続けると、図６の上、図６の下、図５の下に示す動作を繰り返す。動作の繰り返しにより内部クロックＩＣＬＫ１−４にジッタが発生し、内部クロックＩＣＬＫ１−４を合成して生成される合成クロックＳＣＬＫにもジッタが発生する。ジッタは、第１および第２可変遅延回路１
０、１２の遅延時間の調整単位（１つの遅延段の遅延時間）を小さくすることで減らすことができる。

図７は、図２に示した位相調整部１１０の動作の概要を示している。図において、内部クロックＩＣＬＫ２−４は、内部クロックＩＣＬＫ１の位相を基準にして、位相をそれぞれ９０度、１８０度、２７０度進めた相対位置を示している。この例では、１０回の比較動作（１０サイクル目）により、内部クロックＩＣＬＫ１−４における互いに隣接する２つの立ち上がりエッジの位相差は、全て０．１ユニット時間以下になる。

なお、一般に、ＬＳＩテスタの制御部から出力される外部クロックＣＬＫ１−４の位相差が等しく設定されても、半導体集積回路に入力される外部クロックＣＬＫ１−４の位相差は、プローブカード等の配線経路に存在する負荷によりずれてしまう。このため、外部クロックＣＬＫ１−４を半導体集積回路内でオア演算し、周波数が高い合成クロックを生成するだけでは、合成クロックの立ち上がりエッジの間隔を全て等しくすることはできない。また、プローブカード等の負荷に合わせて、外部クロックＣＬＫ１−４の位相を予め補正する場合、プローブカードを交換する毎に人手による詳細な較正動作を実施しなければならない。試験は、較正動作中に実施できないため、試験コストが上昇してしまう。

図８は、図１に示したＢＩＳＴ部１３０の詳細を示している。ＢＩＳＴ部１３０は、コマンド生成回路２２、ロウアドレスカウンタ２４、コラムアドレスカウンタ２６、アドレスマルチプレクサ２８およびデータ生成回路３０を有している。コマンド生成回路２２は、合成クロックＳＣＬＫの連続する４つのパルスにそれぞれ同期して、アクティブコマンドＡＣＴ、読み出しコマンドＲＤ（または書き込みコマンドＷＲ）、プリチャージコマンドＰＲＥおよびディセレクトコマンドＤＳＥＬをコマンドＴＣＭＤとして生成する。

ロウアドレスカウンタ２４は、アクティブコマンドＡＣＴに同期してワード線ＷＬを選択するためのロウアドレスを生成する。コラムアドレスカウンタ２６は、読み出しコマンドＲＤまたは書き込みコマンドＷＲに同期してビット線ＢＬを選択するためのコラムアドレスを生成する。アドレスマルチプレクサ２８は、ロウアドレスおよびコラムアドレスを共通のアドレス線ＴＡＤに出力する。データ生成回路３０は、書き込みコマンドＷＲに同期して試験入力データＴＤＩＮ（ＴＤＱ）を生成する。ＢＩＳＴ部１３０は、図示した以外にも、メモリ部３００からの読み出しデータを期待値と比較し、パス／フェイル判定をするデータ比較回路を有している。

合成クロックＳＣＬＫおよびＢＩＳＴ部１３０から出力されるコマンドＴＣＭＤ、アドレスＴＡＤ、試験入力データＤＩＮは、セレクタ２００を介して、メモリ部３００のクロック入力バッファ３２、コマンド入力バッファ３４、アドレス入力バッファ３６およびデータ入力バッファ３８にそれぞれ供給される。

図９は、図１に示した試験回路１００によるＳＤＲＡＭの試験の一例を示している。ＳＤＲＡＭを試験するＬＳＩテスタは、位相調整部１１０により内部クロックＩＣＬＫ１−４の位相差が等しく設定された後、調整停止信号ＳＴＯＰを出力し、位相調整部１１０の位相の調整動作を停止する。次に、ＬＳＩテスタは、外部クロックＣＬＫ２−４の位相を、タイミング規格ｔＲＣＤまたはｔＤＰＬに対応する時間だけ遅らせる。タイミング規格ｔＲＣＤは、アクティブコマンドＡＣＴから書き込みコマンドＷＲまたは読み出しコマンドＲＤまでの最小時間である。タイミング規格ｔＤＰＬは、書き込みデータの供給からプリチャージコマンドＰＲＥまでの最小時間である。合成クロックＳＣＬＫの立ち上がりエッジの位相は、外部クロックＣＬＫ２−４の位相の遅れ量と同じだけずれる。

ＢＩＳＴ部１３０のコマンド生成回路２２は、内部クロックＣＬＫ１−４にそれぞれ対
応する合成クロックＳＣＬＫの１番目から４番目のパルスの立ち上がりエッジに同期して、アクティブコマンドＡＣＴ、書き込みコマンドＷＲ、プリチャージコマンドＰＲＥおよびディセレクトコマンドＤＳＥＬを順次生成する。ロウアドレスカウンタ２４は、アクティブコマンドＡＣＴに同期してロウアドレスＲＡＤを生成する。コラムアドレスカウンタ２６は、書き込みコマンドＷＲに同期してコラムアドレスＣＡＤを生成する。データ生成回路３０は、書き込みコマンドＷＲに同期して書き込みデータＤＩＮを生成する。したがって、内部クロックＩＣＬＫ１−４の位相差が等しくされた後にＬＳＩテスタにより外部クロックＣＬＫ１−４の位相を変更し、タイミング規格ｔＲＣＤまたはｔＤＰＬを順次ずらして試験を実施することで、これら規格に対する動作マージンを正確に評価できる。

なお、この例では、クロックＳＣＬＫに対するアドレスＴＡＤおよび書き込みデータＤＩＮのセットアップ時間を０ｎｓに設定している。セットアップ時間が正の値である場合、アクティブコマンドＡＣＴおよび書き込みコマンドＷＲ（または読み出しコマンドＲＤ）より早く生成されるプリアクティブコマンドＰＡＣＴおよびプリ書き込みコマンドＰＷＲ（またはプリ読み出しコマンドＰＲＤ）をコマンド生成回路２２により生成し、これ等コマンドＰＡＣＴ、ＰＷＲ、ＰＲＤを図８に示したロウアドレスカウンタ２４、コラムアドレスカウンタ２６およびデータ生成回路３０にそれぞれ供給すればよい。また、図９では、書き込み動作のタイミングマージン試験の例について示したが、読み出し動作のタイミングマージン試験についても、同様に実施できる。

図１０は、図２に示した第１および第２可変遅延回路１０、１２の詳細を示している。第１および第２可変遅延回路１０、１２は、同じ回路構成のため、第１可変遅延回路１０についてのみ説明する。第１可変遅延回路１０では、外部クロックＣＬＫ１（またはＣＬＫ２−４のいずれか）が所定時間遅延されて、内部クロックＩＣＬＫ１（またはＩＣＬＫ２−４のいずれか）として出力される。第２可変遅延回路１２では、内部クロックＩＣＬＫ１（またはＩＣＬＫ２−４のいずれか）が所定時間遅延されて、比較クロックＣＣＬＫ１（またはＣＣＬＫ２−４のいずれか）として出力される。

第１可変遅延回路１０は、遅延制御信号Ｐ１−Ｐｎにより遅延時間が設定される。遅延制御信号Ｐ１−Ｐｎは、第１遅延制御回路１４により、そのいずれかが高レベルに設定（選択）され、残りが低レベルに設定される。遅延時間は、遅延制御信号Ｐ１が選択されたときに最も短くなり、遅延制御信号Ｐｎが選択されたときに最も長くなる。遅延時間の調整単位（図３−６で説明した０．１ユニット時間）は、直列に接続されるＮＡＮＤゲートとインバータとからなる遅延段の遅延時間である。開始信号ＳＴＴは、第１可変遅延回路１０のイネーブル信号である。第１可変遅延回路１０は、高レベルの開始信号ＳＴＴを受けている期間に活性化されて内部クロックＩＣＬＫを生成する。第１可変遅延回路１０は、低レベルの開始信号ＳＴＴを受けている期間に非活性化され動作を停止する。開始信号ＳＴＴは、例えば、試験モード中に高レベルに維持され、通常動作モード中に低レベルに維持される。第１および第２可変遅延回路１０、１２は、通常動作モード中に動作しないため、消費電力が削減される。

図１１は、図２に示した第１および第２遅延制御回路１４、１６の詳細を示している。第１および第２遅延制御回路１４、１６は、同じ回路構成のため、第１遅延制御回路１４についてのみ説明する。第１遅延制御回路１４は、遅延制御信号Ｐ１−Ｐｎにそれぞれ対応する制御段（図の破線枠）を有している。各制御段は、ＮＡＮＤゲートおよびインバータで構成されるラッチと、ラッチの相補のノードを接地線ＶＳＳに接続するための一対のｎＭＯＳトランジスタと、遅延制御信号Ｐ１−Ｐｎを出力するＮＯＲゲートとを有している。各制御段は、ｎＭＯＳトランジスタのゲートで制御信号Ａ、Ｃまたは制御信号Ｂ、Ｄを受けている。

第１遅延制御回路１４は、制御信号Ａ−Ｄにより選択された制御段のみが、高レベルの遅延制御信号（Ｐ１−ｎのいずれか）を出力する。選択される制御段は、制御信号Ａ、Ｂの高レベルパルスのいずれかを受けたときに図の右側にシフトし、制御信号Ｃ、Ｄの高レベルパルスのいずれかを受けたときに図の左側にシフトする。例えば、遅延制御信号Ｐ３に対応する制御段が選択されている場合、制御信号Ａのパルスに応じて、遅延制御信号Ｐ２に対応する制御段が選択される。すなわち、遅延制御信号Ｐ３が高レベルから低レベルに変化し、遅延制御信号Ｐ２が低レベルから高レベルに変化する。第１遅延制御回路１４は、リセット信号ＲＳＴを受けてリセットされ、遅延制御信号Ｐ１のみを高レベルに設定し、他の遅延制御信号Ｐ２−Ｐｎを低レベルに設定する。

図１２および図１３は、図２に示した位相比較回路１８の詳細を示している。図１２において、位相比較回路１８は、サンプリングパルス発生部１８ａ、位相検出部１８ｂおよびラッチ部１８ｃを有している。サンプリングパルス発生部１８ａは、比較クロックＣＣＬＫ１（またはＣＣＬＫ２−４のいずれか）と内部クロックＩＣＬＫ２（またはＩＣＬＫ３−４、１のいずれか）が共に高レベルに変化したことに同期して、サンプリングパルスＳＰを生成する。

位相検出部１８ｂは、直列に接続された２つのフリップフロップと、フリップフロップの間に配置された遅延段とを有している。遅延段は、図１０に示した第２可変遅延回路１２の遅延段と同じ回路である。比較クロックＣＣＬＫ１と内部クロックＩＣＬＫ２との位相の前後関係は、各フリップフロップを構成する２つの２入力ＮＡＮＤゲートの出力Ｎ１−Ｎ４により表される。ラッチ部１８ｃは、位相検出部１８ｂの４つの出力信号をサンプリングパルスＳＰに同期してラッチし、位相ラッチ信号ＰＬ１−４として出力する。

位相ラッチ信号ＰＬ１−４は、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に対して進んでいるときに、Ｌ、Ｈ、Ｌ、Ｈ（Ｌは低レベルを示し、Ｈは高レベルを示す）に変化する。位相ラッチ信号ＰＬ１−４は、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に対して遅れているときに、Ｈ、Ｌ、Ｈ、Ｌに変化する。位相ラッチ信号ＰＬ１−４は、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に一致しているときに（より詳細には、位相差が第２可変遅延回路１２の遅延段１段分の遅延時間より小さい場合）、Ｌ、Ｈ、Ｈ、Ｌに変化する。

図１３において、位相比較回路１８は、デコード部１８ｄ、パルス生成部１８ｅ、分周器１８ｆおよび出力部１８ｇを有している。デコード部１８ｄは、位相ラッチ信号ＰＬ１−４をデコードし、デコード信号ＤＥＣ１−２を出力する。デコード信号ＤＥＣ１−２は、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に対して進んでいるときに、Ｈ、Ｌに変化する。デコード信号ＤＥＣ１−２は、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に対して遅れているときに、Ｌ、Ｈに変化する。デコード信号ＤＥＣ１−２は、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に一致しているときに、Ｌ、Ｌに変化する。

パルス生成部１８ｅは、比較クロックＣＣＬＫ１および内部クロックＩＣＬＫ２の高レベル期間を検出し、検出クロックＤＣを生成する。分周器１８ｆは、検出クロックＤＣの周波数を１／２分周し、高レベル期間が互いに重ならない分周クロックＤＣＬＫ１−２を生成する。出力部１８ｇは、デコード信号ＤＥＣ１−２の論理に応じて、制御信号Ａ、Ｂ、Ｃ、Ｄを出力する。

図１４は、図２に示した位相比較回路１８の動作を示している。この例では、比較クロックＣＣＬＫ１の位相と内部クロックＩＣＬＫ２の位相を比較する例を示しているが、比較クロックＣＣＬＫ２、３、４の位相と、内部クロックＩＣＬＫ３、４、１の位相を比較
する動作も図１４と同じである。位相比較回路１８は、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に対して進んでいるときに、分周クロックＤＣＬＫ２、１の高レベルパルスにそれぞれ同期して制御信号Ｃ、Ｄを出力する。比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に一致しているときに、制御信号Ａ−Ｄはいずれも出力されない。位相比較回路１８は、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に対して遅れているときに、分周クロックＤＣＬＫ２、１の高レベルパルスにそれぞれ同期して制御信号Ａ、Ｂを出力する。

以上、第１の実施形態では、位相調整部１１０により互いに隣接する内部クロックＩＣＬＫ１−４の位相差を全て等しくでき、合成クロックＳＣＬＫのパルス間隔を全て等しくできる。したがって、低い周波数の外部クロックＣＬＫ１−４を用いてＳＤＲＡＭを高速に動作させることができる。例えば、クロック周波数が低い低コストのＬＳＩテスタを用いて、メモリ部３００を高速で動作させ試験できる。この結果、ＳＤＲＡＭの試験コストを削減でき、チップコストを削減できる。

位相調整部１１０は、全てデジタル回路で構成されるため、回路規模を小さくし、簡易に構成できる。

第１遅延制御回路１４による第１可変遅延回路１０の遅延時間の調整を、第２可変遅延回路の遅延時間が調整され位相比較回路が位相の一致を検出した後に行うことで、第１および第２可変遅延回路１４、１６が同時に調整動作を実施することを防止できる。このため、位相を同時に調整することにより内部クロックＩＣＬＫ１−４にジッタが発生することを防止できる。

位相調整部１１０において、４つのサブ位相調整部１４０の第１遅延制御回路１４は同時に動作し、第１可変遅延回路１０の遅延時間を調整する。同様に、第２遅延制御回路１６は、同時に動作し、第２可変遅延回路１２の遅延時間を調整する。このため、内部クロックＩＣＬＫ１−４の位相を互いに一致させるまでの時間を短縮できる。

ＬＳＩテスタから供給される調整停止信号ＳＴＯＰに応答して内部クロックＩＣＬＫ１−４の位相の調整動作を停止できる。このため、位相の調整動作を停止した後、ＬＳＩテスタにより外部クロックＣＬＫ１−４の位相を変えることで、内部クロックＩＣＬＫ１−４の位相を所望の値に変えることができる。したがって、ＳＤＲＡＭのプローブ試験等において、タイミング規格ｔＲＣＤ、ｔＤＰＬ等を詳細に評価できる。プローブ試験で詳細なタイミング試験を実施できるため、所定の動作マージンを有するＳＤＲＡＭチップをパッケージに封止できる。この結果、例えば、ＳＤＲＡＭチップと他のチップをパッケージ内に積層してＳＩＰを製造する際に、ＳＩＰの歩留を向上でき、製品コストを削減できる。

試験部１００に、合成クロックＳＣＬＫに同期してコマンドＴＣＭＤ、アドレスＴＡＤおよびデータＴＤＱを生成するＢＩＳＴ部１３０を形成することで、周波数の低い外部クロックＣＬＫ１−４のみでＳＤＲＡＭの高速動作試験を実施できる。また、ＳＤＲＡＭにＢＩＳＴ部１３０を形成することで、ＬＳＩテスタの使用する端子数を削減できるため、一度に多くのＳＤＲＡＭを試験できる。この結果、試験コストを削減できる。

試験信号ＴＥＳＴにより位相調整部１１０は、試験モード中にのみ活性化され、内部クロックＩＣＬＫ１−４を生成する。位相調整部１１０は、通常動作モード中に動作しないため、通常動作モード中の消費電力を削減できる。

図１５は、本発明の半導体集積回路の第２の実施形態における位相調整部を示している
。この半導体集積回路は、第１の実施形態と同様に、シリコン基板上にＣＭＯＳプロセスを使用してクロック同期式のＳＤＲＡＭとして形成されている。ＳＤＲＡＭは、第１の実施形態の位相調整部１１０の代わりに位相調整部１１２を有している。その他の構成は、第１の実施形態と同じである。なお、第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

位相調整部１１２は、外部クロックＣＬＫ１−４にそれぞれ対応するサブ位相調整部１４２と、平均算出部１５２とを有している。サブ位相調整部１４２は、全て同じ回路構成であるため、ここでは、外部クロックＣＬＫ１を受けるサブ位相調整部１４２についてのみ説明する。サブ位相調整部１４２は、第１可変遅延回路４０、第２可変遅延回路４２、第１遅延制御回路４４、第２遅延制御回路４６、位相比較回路４８および減算回路５０を有している。

この実施形態では、第１可変遅延回路４０は、図１６に示すように、ラフ可変遅延回路４０ａおよびファイン可変遅延回路４０ｂで構成されている。第２可変遅延回路４２は、図１７に示すように、ラフ可変遅延回路４２ａおよびファイン可変遅延回路４２ｂで構成されている。このため、第１および第２遅延制御回路４４、４６は、ラフ用とファイン用の２系統の遅延制御信号ｐ１−ｐｎ、ＰＥ１−ＰＥｎを出力する。また、第２遅延制御回路４６は、ラフ用とファイン用の２系統の遅延段数ＲＤＮ１、ＦＤＮ１を出力する。位相比較回路４８および減算回路５０は、ラフ用とファイン用の２系統の制御信号Ａ−Ｄを出力する。平均算出部１５２は、ラフ用とファイン用の２系統の平均遅延段数ＲＤＮＡＶ、ＦＤＮＡＶを出力する。

図１６は、図１５に示したサブ位相調整部１４２において、第１可変遅延回路４０とそれに関連する要素の詳細を示している。図１５に示した第１可変遅延回路４０は、直列に接続されたラフ可変遅延回路４０ａおよびファイン可変遅延回路４０ｂで構成されている。同様に、第１遅延制御回路４４は、ラフ遅延制御回路４４ａおよびファイン遅延制御回路４４ｂで構成されている。減算回路５０は、ラフ減算回路５０ａおよびファイン減算回路５０ｂで構成されている。外部クロックＣＬＫ１（またはＣＬＫ２−４）は、ラフ可変遅延回路４０ａに供給され、内部クロックＩＣＬＫ１（またはＣＬＫ２−４）は、ファイン可変遅延回路４０ｂから出力される。ファイン可変遅延回路４０ｂの遅延時間の調整単位は、ラフ可変遅延回路４０ａの遅延時間の調整単位より小さい（例えば、１／１０）。このため、サブ位相調整部１４２では、ラフ可変遅延回路４０ａの遅延時間が、ラフ減算回路５０ａでの演算結果がゼロになるまで調整され、その後、ファイン可変遅延回路４０ｂの遅延時間が、ファイン減算回路５０ｂの演算結果がゼロになるまで調整される。

ラフ可変遅延回路４０ａは、第１の実施形態の可変遅延回路１０と同じ回路である。ファイン可変遅延回路４０ｂの詳細は、後述する図２０で説明する。ラフ減算回路５０ａは、アップ信号ＵＰおよびダウン信号ＤＯＷＮを受けて、ラフ可変遅延回路４０ａの遅延時間を１段分増加および減少させる点、およびアップ信号ＵＰおよびダウン信号ＤＯＷＮに応答して最小信号ＭＩＮおよび最大信号ＭＡＸをそれぞれ出力する点、およびイネーブル信号Ｓ１により活性化され動作する点を除き、第１の実施形態の減算回路２０と同じ回路である。ファイン減算回路５０ｂは、第１の実施形態の減算回路２０と同じ回路である。

ラフ遅延制御回路４４ａは、第１の実施形態の第１遅延制御回路１４と同じ回路である。ファイン遅延制御回路４４ｂは、ファイン可変遅延回路４０ｂの遅延時間を増加させるときに、遅延調整信号ＰＥ１−ＰＥｍのうち高レベルの信号数を増やす。ファイン可変遅延回路４０ｂの遅延時間を減少させるときに、遅延調整信号ＰＥ１−ＰＥｍのうち高レベルの信号数を減らす。ファイン遅延制御回路４４ｂの詳細は、後述する図２５で説明する。

サブ位相調整部１４２は、上述した回路以外に、動作制御回路５２、段数設定回路５６および段数検出回路５８を有している。動作制御回路５２は、遅延時間の調整を開始するときに、ラフ減算回路５０ａを動作させ、ファイン減算回路５０ｂの動作を停止するために、イネーブル信号Ｓ１、Ｓ２を高レベル、低レベルに設定する。動作制御回路５２は、ラフ減算回路５０ａからロックオン信号ＪＳＴＲを受けたときに、ラフ減算回路５０ａの動作を停止し、ファイン減算回路５０ｂの動作を開始するために、イネーブル信号Ｓ１、Ｓ２を低レベル、高レベルに設定する。また、動作制御回路５２は、段数検出回路５８からのオーバーフロー信号ＯＦを受けたときに、ラフ可変遅延回路４０ａの遅延時間を単位遅延時間（遅延段１段分）だけ増加させるために、アップ信号ＵＰを出力する。動作制御回路５２は、段数検出回路５８からのアンダーフロー信号ＵＦを受けたときに、ラフ可変遅延回路４０ａの遅延時間を単位時間（遅延段１段分）だけ減少させるために、ダウン信号ＤＯＷＮを出力する。

段数設定回路５６は、例えば、パワーオンリセット時に動作し、ラフ可変遅延回路４０ａの１段分の遅延時間が、ファイン可変遅延回路４０ｂの遅延段の何段分に相当するかを検出し、この時のファイン可変遅延回路４０ｂの遅延段数Ｊ２として出力する。段数検出回路５８は、ファイン可変遅延回路４０ｂの現在の遅延段数Ｊ１が、遅延段数Ｊ２を超えたときにオーバーフロー信号ＯＦを出力する。段数検出回路５８は、ファイン可変遅延回路４０ｂの現在の遅延段数Ｊ１が最小段数を下回ったとき、アンダーフロー信号ＵＦを出力する。なお、ファイン遅延制御回路４４ｂは、ファイン可変遅延回路４０ｂの現在の遅延段数が遅延段数Ｊ２を超えたときに、ファイン可変遅延回路４０ｂの遅延段数を最小値に変更する。ファイン遅延制御回路４４ｂは、ファイン可変遅延回路４０ｂの現在の遅延段数が最小段数を下回ったとき、ファイン可変遅延回路４０ｂの遅延段数を最大値Ｊ２に変更する。

図１７は、図１５に示したサブ位相調整部１４２において、第２可変遅延回路４２とそれに関連する要素の詳細を示している。上述した図１６と同じ要素については、詳細な説明を省略する。図１５に示した第２可変遅延回路４２は、直列に接続されたラフ可変遅延回路４２ａおよびファイン可変遅延回路４２ｂで構成されている。第１遅延制御回路４６は、ラフ遅延制御回路４６ａおよびファイン遅延制御回路４６ｂで構成されている。位相比較回路４８は、ラフ位相比較回路４８ａおよびファイン位相比較回路４８ｂで構成されている。内部クロックＩＣＬＫ１（またはＩＣＬＫ２−４）は、ラフ可変遅延回路４２ａに供給され、比較クロックＣＣＬＫ１（またはＣＣＬＫ２−４）は、ファイン可変遅延回路４２ｂから出力される。ファイン可変遅延回路４２ｂの遅延時間の調整単位は、ラフ可変遅延回路４２ａの遅延時間の調整単位より小さい（例えば１／１０）。このため、サブ位相調整部１４２では、ラフ可変遅延回路４２ａの遅延時間が、ラフ位相比較回路４８ａで位相の一致を検出するまで調整され、その後、ファイン可変遅延回路４２ｂの遅延時間が、ファイン位相比較回路４８ｂで位相の一致を検出するまで調整される。

ラフ可変遅延回路４２ａおよびファイン可変遅延回路４２ｂは、図１６に示したラフ可変遅延回路４０ａおよびファイン可変遅延回路４０ｂと同じ回路である。ラフ遅延制御回路４６ａおよびファイン遅延制御回路４６ｂは、図１６に示したラフ遅延制御回路４４ａおよびファイン遅延制御回路４４ｂと同じ回路である。

ラフ位相比較器４８ａは、アップ信号ＵＰおよびダウン信号ＤＯＷＮを受けて、ラフ可変遅延回路４２ａの遅延時間を１段分増加および減少させる点、およびアップ信号ＵＰおよびダウン信号ＤＯＷＮに応答して最小信号ＭＩＮおよび最大信号ＭＡＸをそれぞれ出力する点、およびイネーブル信号Ｓ１により活性化され動作する点を除き、第１の実施形態の位相比較回路１８と同じ回路である。ファイン位相比較器４８ｂは、イネーブル信号Ｓ
２により活性化され動作する点を除き、第１の実施形態の位相比較回路１８と同じ回路である。動作制御回路６０、段数設定回路６２および段数検出回路６４は、図１６に示した動作制御回路５２、段数設定回路５４および段数検出回路５６と同じである。

図１８は、図１６および図１７に示した段数設定回路５６、６２の詳細を示している。段数設定回路５６、６２は、同じ回路のため、ここでは段数設定回路５６についてのみ説明する。段数設定回路５６は、ラフ遅延回路６３、ファイン可変遅延回路４０ｂ、４２ｂと同じ構成を有するファイン可変遅延回路６５、位相比較回路６６および遅延制御回路６８を有している。

ラフ遅延回路６３は、ラフ可変遅延回路４０ａ、４２ａの遅延段１段分の回路を有している。すなわち、ラフ遅延回路６３の遅延時間は、ラフ可変遅延回路４０ａ、４２ａの単位時間に設定されている。位相比較回路６６は、外部クロックＣＬＫ１をラフ遅延回路６３およびファイン可変遅延回路６５で遅延させた信号の位相を比較する。遅延制御回路６８は、位相比較回路６６での比較結果を一致させるためにファイン可変遅延回路６５の遅延時間を調整する遅延調整信号ＤＡを出力する。そして、ラフ可変遅延回路４０ａ、４２ａの遅延段１段分の遅延時間に相当するファイン可変遅延回路６５の段数Ｊ２が検出され、ファイン可変遅延回路６４から出力される。

図１９は、図１６および図１７に示した動作制御回路５２、６０の要部を示している。動作制御回路５２、６０は、同じ回路のため、ここでは動作制御回路５２についてのみ説明する。動作制御回路５２は、パワーオンリセット信号ＰＷ１またはパワーダウン復帰信号ＰＷ２に同期して、イネーブル信号Ｓ１、Ｓ２を高レベル、低レベルにそれぞれ設定する。動作制御回路５２は、ロックオン信号ＪＳＴＲに同期してイネーブル信号Ｓ１、Ｓ２を低レベル、高レベルにそれぞれ設定する。

図２０は、図１６および図１７に示したファイン可変遅延回路４０ｂ、４２ｂの詳細を示している。ファイン可変遅延回路４０ｂ、４２ｂは、同じ回路であるため、ここではファイン可変遅延回路４０ｂについてのみ説明する。ファイン可変遅延回路４０ｂは、入力ノードＣＩＮと出力ノード（ＩＣＬＫ１）の間に直列に接続された２つのインバータと、２つのインバータの接続ノードにドレインが接続された複数のｎＭＯＳトランジスタと、ｎＭＯＳトランジスタのソースと接地線ＶＳＳの間に配置された容量とを有している。ｎＭＯＳトランジスタのゲートは、遅延制御信号ＰＥ１−ｍをそれぞれ受けている。そして、高レベルの遅延制御信号ＰＥ１−ｍの数が多いほど上記接続ノードの負荷が増えるため、遅延時間は増加する。

図２１−図２３は、図１７に示したラフ位相比較器４８ａの詳細を示している。第１の実施形態の位相比較回路１８と同じ要素には同じ符号を付し、詳細な説明を省略する。図２１において、ラフ位相比較器４８ａは、サンプリングパルス発生部４８１ａ、位相検出部４８２ａおよびラッチ部４８３ａを有している。サンプリングパルス発生部４８１ａは、比較クロックＣＣＬＫ１（またはＣＣＬＫ２−４のいずれか）と内部クロックＩＣＬＫ２（またはＩＣＬＫ３−４、１のいずれか）が共に高レベルに変化したことに同期して、検出クロックＤＣおよびサンプリングパルスＳＰを生成する。

位相検出部４８２ａは、比較クロックＣＣＬＫ１および内部クロックＩＣＬＫ２をイネーブル信号Ｓ１の活性化期間に受け付けるためのＡＮＤ回路と、ＡＮＤ回路の出力に直列に接続された２つのフリップフロップと、フリップフロップの間に配置された遅延段４８４ａとを有している。遅延段４８４ａは、図１７に示したラフ可変遅延回路４２ａ（第２可変遅延回路１４）の遅延段と同じ回路である。ラッチ部４８３ａは、位相検出部４８２ａの４つの出力信号をサンプリングパルスＳＰに同期してラッチし、位相ラッチ信号ＰＬ
１−ＰＬ４として出力する。ラッチ部４８３ａは、位相ラッチ信号ＰＬ１、ＰＬ４が共に高レベルの期間に、ロックオン信号ＪＳＴＲを出力する。

図２２は、図２１に示した位相検出部４８２ａおよびラッチ部４８３ａの動作を示している。位相ラッチ信号ＰＬ１−４は、第１の実施形態と同様に、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に対して進んでいるときに、Ｌ、Ｈ、Ｌ、Ｈに変化する（図２２（Ａ））。位相ラッチ信号ＰＬ１−４は、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に一致しているときに、Ｌ、Ｈ、Ｈ、Ｌに変化する（図２２（Ｂ））。位相ラッチ信号ＰＬ１−４は、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に対して遅れているときに、Ｈ、Ｌ、Ｈ、Ｌに変化する（図２２（Ｃ））。ロックオン信号ＪＳＴＲは、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に一致しているときのみ高レベルに変化する。

図２３において、ラフ位相比較器４８ａは、デコード部４８５ａ、分周器４８６ａ、出力部４８７ａおよびＭＡＸ／ＭＩＮ出力部４８８ａを有している。デコード部４８５ａは、位相ラッチ信号ＰＬ１−４をデコードし、デコード信号ＤＥＣ１−２を出力する。分周器４８６ａは、検出クロックＤＣの周波数を１／２分周し、高レベル期間が互いに重ならない分周クロックＤＣＬＫ１−２を生成する。出力部４８７ａは、デコード信号ＤＥＣ１−２の論理に応じて、制御信号Ａ、Ｂ、Ｃ、Ｄを出力する。ＭＡＸ／ＭＩＮ出力部４８８ａは、高レベルのデコード信号ＤＥＣ１が出力されているときに、検出クロックＤＣの立ち下がりエッジに同期して最小信号ＭＩＮを高レベルに活性化する。ＭＡＸ／ＭＩＮ出力部４８８ａは、高レベルのデコード信号ＤＥＣ２が出力されているときに、検出クロックＤＣの立ち下がりエッジに同期して最大信号ＭＡＸを高レベルに活性化する。

なお、図１７に示したファイン位相比較器４８ｂは、図２１に示したラフ位相比較器４８ａにおいて、遅延段４８４ａを図２０に示したファイン可変遅延回路４２ｂの遅延段（ｎＭＯＳトランジスタと容量とで構成）に置き換え、イネーブル信号をＳ１からＳ２に変更し、ロックオン信号ＪＳＴＲを生成する回路を削除し、さらに、図２３に示したラフ位相比較器４８ａにおいて、最大信号ＭＡＸおよび最小信号ＭＩＮを生成する回路を削除することで構成される。

図２４は、図２１−２３に示したラフ位相比較器４８ａの動作を示している。図２０に示したファイン可変遅延回路４２ｂも、図２４と同じ動作をする。この例では、比較クロックＣＣＬＫ１の位相と内部クロックＩＣＬＫ２の位相を比較する例を示しているが、比較クロックＣＣＬＫ２、３、４の位相と、内部クロックＩＣＬＫ３、４、１の位相を比較する場合の動作も同じである。ラフ位相比較器４８ａは、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に対して進んでいるときに制御信号Ｃ、Ｄを出力し（図２４（Ａ））、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に一致しているときに制御信号Ａ−Ｄの出力を禁止し（図２４（Ｂ））、比較クロックＣＣＬＫ１の位相が内部クロックＩＣＬＫ２の位相に対して遅れているときに、分周クロックＤＣＬＫ２、１にそれぞれ同期して制御信号Ａ、Ｂを出力する（図２４（Ｃ））。

図２５は、図１６および図１７に示したファイン遅延制御回路４４ｂ、４６ｂの詳細を示している。ファイン遅延制御回路４４ｂ、４６ｂは、同じ回路であるため、ここではファイン遅延制御回路４４ｂについてのみ説明する。ファイン遅延制御回路４４ｂは、第１の実施形態の第１遅延制御回路１４に、オーバーフロー信号ＯＦおよびアンダーフロー信号ＵＦを出力する機能、最大信号ＭＡＸまたは最小信号ＭＩＮに応じてファイン可変遅延回路４０ｂの遅延時間を最大または最小にするために遅延調整信号ＰＥ１−ｍを再設定する機能、段数設定回路５６により求められた遅延段数Ｊ２（遅延段数信号Ｊ２（１）−Ｊ
２（ｍ））に応じて、遅延調整信号ＰＥ１−ｍを初期化する機能を加えて構成されている。

ファイン可変遅延回路４０ｂの遅延時間の最大値は、遅延段数信号Ｊ２（１）−Ｊ２（ｍ）によりラフ可変遅延回路４０ａの遅延段１段分の遅延時間に設定される。遅延段数信号Ｊ２（１）−Ｊ２（ｍ）は、段数設定回路５６により、図の左側から順に高レベルに設定される。例えば、ラフ可変遅延回路４０ａの遅延段１段分の遅延時間が、ファイン可変遅延回路４０ｂの２０段分の遅延時間に等しいとき、遅延段数信号Ｊ２（１）−Ｊ２（２０）は高レベルに設定され、それ以降の遅延段数信号Ｊ２は低レベルに設定される。

高レベルの最大信号ＭＡＸが供給されると、一対のインバータで構成されるラッチＬＴのうち、高レベルの遅延段数信号Ｊ２に対応するラッチＬＴの一端（図の左側）が低レベルに設定され、このラッチＬＴから出力される遅延調整信号ＰＥが高レベルに変化する。このため、ファイン可変遅延回路４０ｂの遅延時間は、遅延段数信号Ｊ２により指示される最大値に設定される。高レベルの最小信号ＭＩＮが供給されると、ラッチＬＴの一端（図の右側）が全て低レベルに設定され、全ての遅延調整信号ＰＥ１−ｍが低レベルに変化する。このため、ファイン可変遅延回路４０ｂの遅延時間は、最小値に設定される。

アンダーフロー信号ＵＦは、遅延段数信号Ｊ２（１）を出力するラッチＬＴの一端の論理レベルを反転して生成される。アンダーフロー信号ＵＦは、遅延段数信号Ｊ２（１）−Ｊ２（ｍ）が全て低レベルに設定され、ファイン可変遅延回路４０ｂの遅延時間が最小値に設定されたときに低レベルに変化する。

オーバーフロー信号ＯＦは、直列に接続された３入力ＮＡＮＤゲート、２入力ＮＡＮＤゲートおよびインバータを用いて生成される。低レベルの遅延段数信号Ｊ２を受ける３入力ＮＡＮＤゲートは、対応する遅延調整信号ＰＥが低レベル、かつ前段の遅延調整信号ＰＥが高レベルのときに、低レベルを出力する。すなわち、高レベルの遅延段数信号Ｊ２の最上位（図の右側）に対応する段の１つ前の遅延調整信号ＰＥが高レベルに変化したときに、最上位に対応する段の３入力ＮＡＮＤゲートは低レベルを出力する。この低レベルは、後ろの２入力ＮＡＮＤゲートおよびインバータに順次伝達され、低レベルのオーバーフロー信号ＯＦとして出力される。低レベルのオーバーフロー信号ＯＦは、ファイン可変遅延回路４０ｂの遅延時間が、遅延段数信号Ｊ２で設定される最大値に達したことを示す。具体的には、遅延段数信号Ｊ２（１）−Ｊ２（２０）が高レベルに設定され、それ以降の遅延段数信号Ｊ２が低レベルに設定されている場合、低レベルのオーバーフロー信号ＯＦは、位相調整によりファイン可変遅延回路４０ｂの遅延時間が増加し、遅延調整信号ＰＥ１−２０が高レベルに変化したときに出力される。

図２６および図２７は、図１５および図１７に示した第２可変遅延回路４２の遅延時間の調整動作および図１５および図１６に示した第１可変遅延回路４０の遅延時間の調整動作を示している。この実施形態では、上述したように、比較クロックＣＣＬＫ１−４の位相調整は、まず、ラフ可変遅延回路４２ａの遅延時間を調整して行われ、次に、ファイン可変遅延回路４２ｂの遅延時間を調整して行われる。内部クロックＣＬＫ１−４の位相調整は、まず、ラフ可変遅延回路４０ａの遅延時間を調整して行われ、次に、ファイン可変遅延回路４０ｂの遅延時間を調整して行われる。図２６では、内部クロックＣＬＫ１から比較クロックＣＣＬＫ１を生成する例について説明する。図２７では、外部クロックＣＬＫ１から内部クロックＣＬＫ１を生成する例について説明する。

この実施形態では、まず、第２可変遅延回路４２のラフ遅延制御回路４６ａと第１可変遅延回路４０のラフ遅延制御回路４４ａが交互に動作し、ラフ調整により内部クロックＩＣＬＫ１−４の位相差が全て等しくされる。次に、第２可変遅延回路４２のファイン遅延
制御回路４６ｂと第１可変遅延回路４０のファイン遅延制御回路４４ｂが交互に動作し、ファイン調整により内部クロックＩＣＬＫ１−４の位相差が正確に全て等しくされる。具体的には、第１の実施形態の図３−６に示した位相調整が、ラフ調整として実施され、この後に、図３−６に示した位相調整と同様の動作が、ファイン調整として実施される。ファイン調整は、例えば、遅延時間の調整単位を０．０１ユニット時間にして実施される。

まず、図２６のステップＳ１０において、ラフ位相比較器４８ａにより比較クロックＣＣＬＫ１と内部クロックＣＬＫ２との位相が比較される。ステップＳ１２において、位相が一致しない場合、処理はステップＳ１４に移行し、位相が一致する場合、処理は図２７のステップＳ４０に移行する。ステップＳ１４において、ラフ遅延制御回路４６ａが動作してラフ可変遅延回路４２ａの遅延段が切り替えられ、遅延時間が再設定される。この後、処理は、ラフ調整での位相が一致するまで、ステップＳ１０−１４を繰り返す。

一方、ステップＳ１６において、ファイン位相比較器４８ｂにより比較クロックＣＣＬＫ１と内部クロックＣＬＫ２との位相が比較される。ステップＳ１８において、位相が一致せずファイン可変遅延回路４２ｂの遅延時間を増やす必要がある場合、処理はステップＳ２０に移行する。位相が一致せずファイン可変遅延回路４２ｂの遅延時間を減らす必要がある場合、処理はステップＳ２８に移行する。位相が一致する場合、処理は図２７のステップＳ４４に移行する。

ステップＳ２０において、オーバーフロー信号ＯＦにより、ファイン可変遅延回路４２ｂの遅延段数が最大値に達しているか否かが判定される。オーバーフロー信号ＯＦが高レベルの場合、遅延段数が最大値に達していないため、処理はステップＳ２２に移行する。オーバーフロー信号ＯＦが低レベルの場合、遅延段数が最大値に達しているため、処理はステップＳ２４に移行する。ステップＳ２２において、ファイン遅延制御回路４６ｂが動作してファイン可変遅延回路４２ｂの遅延段が１段増やされる（遅延時間の増加）。この後、処理は、ステップＳ１６に移行する。

ステップＳ２４、２６において、ファイン可変遅延回路４２ｂの遅延段をこれ以上増やすことができないため、ラフ可変遅延回路４２ａの遅延段が１段増やされ（遅延時間の増加）、ファイン可変遅延回路４２ｂの遅延段が最小段に設定される（最小の遅延時間）。この後、処理は、ステップＳ１６に移行する。

一方、ステップＳ２８において、アンダーフロー信号ＵＦにより、ファイン可変遅延回路４２ｂの遅延段数が最小値に達しているか否かが判定される。アンダーフロー信号ＵＦが高レベルの場合、遅延段数が最小値に達していないため、処理はステップＳ３０に移行する。アンダーフロー信号ＵＦが低レベルの場合、遅延段数が最小値に達しているため、処理はステップＳ３２に移行する。ステップＳ３０において、ファイン遅延制御回路４６ｂが動作してファイン可変遅延回路４２ｂの遅延段が１段減らされる（遅延時間の減少）。この後、処理は、ステップＳ１６に移行する。

ステップＳ３２、３４において、ファイン可変遅延回路４２ｂの遅延段をこれ以上減らすことができないため、ラフ可変遅延回路４２ａの遅延段が１段減らされ（遅延時間の減少）、ファイン可変遅延回路４２ｂの遅延段が最大段に設定される（最大の遅延時間）。但し、ここでの最大段とは、図１８に示した段数設定回路６２で測定した遅延段数Ｊ２である。この後、処理は、ステップＳ１６に移行する。

図２７において、ステップＳ１４、Ｓ２０−Ｓ３４の処理は、図２６のステップＳ１４、Ｓ２０−Ｓ３４の処理と同じである。図２７のステップＳ４０において、ラフ減算回路５０ａにより現在のラフ可変遅延回路４０ａの遅延段数と平均遅延段数とが比較される。
ステップＳ４２において、段数が一致しない場合、処理はステップＳ１４に移行し、段数が一致する場合、ラフ調整を完了し、処理は図２６のステップＳ１６に移行する。ステップＳ１４の後、処理は、図２６のステップＳ１０に移行する。

ステップＳ４４において、ファイン減算回路５０ｂにより現在のファイン可変遅延回路４０ｂの遅延段数と平均遅延段数とが比較される。ステップＳ４６において、段数が一致しない場合、ファイン可変遅延回路４０ｂの遅延時間を増やす必要がある場合、処理はステップＳ２０に移行する。位相が一致せずファイン可変遅延回路４０ｂの遅延時間を減らす必要がある場合、処理はステップＳ２８に移行する。図２６と同様にステップＳ２０−Ｓ３４の処理が実施された後、処理は、図２６のステップＳ１６に移行する。一方、位相が一致する場合、処理は位相の調整動作は完了する。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ファイン可変遅延回路４０ｂ、４２ｂを用いることで、内部クロックＩＣＬＫ１−４の位相差を高い精度で等しくできる。この結果、図７に示した各内部クロックＩＣＬＫ１−４のジッタ（１０回目以降の比較における位相の変動）を小さくでき、タイミング規格ｔＲＣＤ、ｔＤＰＬ等をより正確に評価できる。また、ここでは図示しないが、第１可変遅延回路４０は、ファイン可変遅延回路（図１６の４０ｂに対応する回路）のみで構成することもできる。

図２８は、本発明の半導体集積回路の第３の実施形態における位相調整部１１４を示している。この半導体集積回路は、第１の実施形態と同様に、シリコン基板上にＣＭＯＳプロセスを使用してクロック同期式のＳＤＲＡＭとして形成されている。ＳＤＲＡＭは、第１の実施形態の位相調整部１１０の代わりに位相調整部１１４を有している。その他の構成は、第１の実施形態と同じである。なお、第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

位相調整部１１４は、外部クロックＣＬＫ１−４にそれぞれ対応するサブ位相調整部１４４を有している。サブ位相調整部１４４は、全て同じ回路構成であるため、ここでは、外部クロックＣＬＫ１を受けるサブ位相調整部１４４についてのみ説明する。

サブ位相調整部１４４は、第１の実施形態と同じ第２可変遅延回路１２、第２遅延制御回路１６、位相比較回路１８と、前進遅延回路７０、状態保持部７２、後進遅延回路７４とを有している。第２可変遅延回路１２は、外部クロックＣＬＫ１の位相を遅らせて内部クロックＩＣＬＫ１を生成する。第２遅延制御回路１６は、位相比較回路１８から出力される制御信号Ａ、Ｂ、Ｃ、Ｄに応じて第２可変遅延回路１２の遅延時間を調整する。位相比較回路１８は、後進遅延回路７４から出力される後進クロックＢＣＬＫと、内部クロックＩＣＬＫ３（第２隣接クロック）との位相を比較し、比較結果を制御信号Ａ、Ｂ、Ｃ、Ｄとして出力する。

前進遅延回路７０は、縦続接続された複数の遅延段により構成されている。遅延段は、内部クロックＣＬＫ１を順次遅延させた複数の前進クロックＦＣＬＫを状態保持部７２に出力する。状態保持部７２は、内部クロックＩＣＬＫ２（第１隣接クロック）の位相と等しい位相を有する前進クロックＦＣＬＫを選択し、選択した前進クロックＦＣＬＫを後進遅延回路７４に出力する。後進遅延回路７４は、選択された前進クロックＦＣＬＫを出力するまでに必要な前進遅延回路７０の遅延段数（内部遅延時間）と同じ数の遅延段を使用して、選択された前進クロックＦＣＬＫを遅延させ、後進クロックＢＣＬＫとして出力する。このため、前進クロックＦＣＬＫと後進クロックＢＣＬＫの位相差は、内部クロックＩＣＬＫ１と前進クロックＦＣＬＫの位相差に等しくなる。前進遅延回路７０、状態保持部７２および後進遅延回路７４により構成される回路は、前進遅延回路７０と後進遅延回
路７４の遅延段数が常に等しくなることから、一般にＳＭＤ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｒｒｏｒ Ｄｅｌａｙ）と称されている。ＳＭＤは、ＤＬＬと同様に２つのクロックの位相を合わせるために使用されることが多い。

この実施形態では、前進遅延回路７０および状態保持部７２に内部クロックＩＣＬＫ１−２（またはＩＣＬＫ２−３、ＩＣＬＫ３−４、ＩＣＬＫ４−１）をそれぞれ供給し、内部クロックＣＬＫ３（またはＩＣＬＫ４、１、２）と後進遅延回路７４から出力される後進クロックＢＣＬＫの位相を一致させるために、位相比較回路１８および第２遅延制御回路１６により第２可変遅延回路１２の遅延時間を調整する。したがって、内部クロックＩＣＬＫ１、２、３の位相差、ＩＣＬＫ２、３、４の位相差、ＩＣＬＫ３、４、１の位相差、およびＩＣＬＫ４、１、２の位相差が全て等しくなる。この結果、４つのＩＣＬＫ１−４の位相差は、全て等しく調整される。

以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ＳＭＤの技術を利用して内部クロックＩＣＬＫ１−４の位相差を全て等しくできる。

図２９は、本発明の半導体集積回路の第４の実施形態を示している。この半導体集積回路は、第１の実施形態と同様に、シリコン基板上にＣＭＯＳプロセスを使用してクロック同期式のＳＤＲＡＭとして形成されている。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。ＳＤＲＡＭは、第１の実施形態のＳＤＲＡＭからＢＩＳＴ回路を削除して構成されている。また、セレクタ２１０は、クロックの選択のみに使用される。セレクタ２１０は、試験モード中に合成クロックＳＣＬＫを選択し、通常動作モード中に外部クロックＣＬＫを選択し、選択したクロックをメモリ部３００に供給する。コマンドＣＭＤ、アドレスＡＤおよびデータＤＱは、メモリ３００に直接供給される。その他の構成は、第１の実施形態と同じである。以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。

なお、上述した実施形態では、本発明をＳＤＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明は、ＣＰＵ等のクロックに同期して動作する半導体集積回路に適用できる。

上述した実施形態では、４つの外部クロックＣＬＫ１−４を用いて内部クロックＣＬＫ１−４および合成クロックＳＣＬＫを生成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、４つ以外の複数の外部クロックを用いて内部クロックおよび合成クロックＳＣＬＫを生成してもよい。

上述した第４の実施形態では、第１の実施形態の位相調整部１１０を用いる例について述べたが、第２および第３の実施形態の位相調整部１１２、１１４を用いて構成してよい。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
位相が順次ずれた複数の外部クロックをそれぞれ受けるクロック端子と、
前記外部クロックの位相を調整して、隣り合う遷移エッジの位相差が全て等しい複数の内部クロックを生成する位相調整部と、
前記内部クロックを合成して、前記外部クロックより周波数の高い合成クロックを生成するクロック合成部と、
前記合成クロックに同期して動作する内部回路とを備えることを特徴とする半導体集積
回路。
（付記２）
付記１記載の半導体集積回路において、
前記位相調整部は、
第１および第２可変遅延回路、位相比較回路、第１および第２遅延制御回路を有し、前記外部クロックにそれぞれ対応する複数のサブ位相調整部と、
全ての前記サブ位相調整部の第２可変遅延回路の遅延時間の平均である平均遅延時間を算出する平均算出部とを備え、
前記各サブ位相調整部では、
前記第１可変遅延回路は、対応する外部クロックの位相を遅らせて前記内部クロックを生成し、
前記第２可変遅延回路は、前記内部クロックの位相を遅らせて比較クロックを生成し、
前記位相比較回路は、前記比較クロックと、対応する外部クロックに対して遷移エッジが隣接し、かつ位相が遅れた外部クロックから生成される内部クロックとの位相を比較し、
前記第２遅延制御回路は、前記位相比較回路で比較される比較クロックと内部クロックとの位相を一致させるために、前記位相比較回路での比較結果に応じて前記第２可変遅延回路の遅延時間を調整し、
前記第１遅延制御回路は、前記第２可変遅延回路の遅延時間が前記平均遅延時間より大きいときに前記第１可変遅延回路の遅延時間を増加させ、前記第２可変遅延回路の遅延時間が前記平均遅延時間より小さいときに前記第１可変遅延回路の遅延時間を減少させることを特徴とする半導体集積回路。
（付記３）
付記２記載の半導体集積回路において、
前記第１遅延制御回路は、前記第２可変遅延回路の遅延時間が調整され前記位相比較回路が位相の一致を検出した後に、前記第１可変遅延回路の遅延時間を調整することを特徴とする半導体集積回路。
（付記４）
付記３記載の半導体集積回路において、
前記サブ位相調整部は、前記第１可変遅延回路の遅延時間を前記第１遅延制御回路により単位時間だけ遅延時間を調整させた後、前記位相比較回路による位相比較動作および前記第２遅延制御回路による遅延時間の調整動作と、前記第１遅延制御回路による遅延時間の調整動作とを、前記位相比較回路が位相の一致を検出し、かつ全ての前記第２可変遅延回路の遅延時間が平均遅延時間に等しくなるまで繰り返すことを特徴とする半導体集積回路。
（付記５）
付記３記載の半導体集積回路において、
全ての前記サブ位相調整部の前記第１遅延制御回路は、前記第１可変遅延回路の遅延時間を同時に調整することを特徴とする半導体集積回路。
（付記６）
付記１記載の半導体集積回路において、
前記位相調整部は、
可変遅延回路、遅延制御回路、前進遅延回路、状態保持部、後退遅延回路および位相比較回路を有し、前記外部クロックにそれぞれ対応する複数のサブ位相調整部を備え、
前記各サブ位相調整部では、
前記可変遅延回路は、対応する外部クロックの位相を遅らせた前記内部クロックを生成し、
前記前進遅延回路は、前記内部クロックの位相を順次遅らせた複数の前進クロックを生成し、
前記状態保持部は、対応する外部クロックに対して遷移エッジが隣接し、かつ位相が遅
れた外部クロックである第１隣接クロックから生成される内部クロックの位相と同じ位相を有する前進クロックの１つを選択し、
前記後進遅延回路は、選択された前進クロックを基準にして、対応する内部クロックと選択された前進クロックとの位相差である内部遅延時間だけ位相を遅らせた後進クロックを生成し、
前記位相比較回路は、前記後進クロックと、前記第１隣接クロックに対して遷移エッジが隣接し、かつ位相が遅れた外部クロックである第２隣接クロックから生成される内部クロックとの位相を比較し、
前記遅延制御回路は、前記第１および第２隣接クロックの位相が一致するように前記可変遅延回路の遅延時間を調整することを特徴とする半導体集積回路。
（付記７）
付記１記載の半導体集積回路において、
調整停止信号を受ける調整停止端子を備え、
前記位相調整部は、前記調整停止信号に応答して前記内部クロックの位相の調整動作を停止することを特徴とする半導体集積回路。
（付記８）
付記１記載の半導体集積回路において、
通常動作モードと試験モードとを備え、
動作クロックを受ける動作クロック端子と、
通常動作モード中に前記動作クロックを選択し、前記試験モード中に前記合成クロックを選択し、選択したクロックを前記内部回路に伝達するセレクタとを備え、
前記内部回路は、通常動作モード中に前記動作クロックに同期して動作し、前記試験モード中に前記合成クロックに同期して動作することを特徴とする半導体集積回路。
（付記９）
付記８記載の半導体集積回路において、
前記位相調整部は、前記内部クロックを生成するために前記試験モード中にのみ活性化されることを特徴とする半導体集積回路。
（付記１０）
付記８記載の半導体集積回路において、
前記試験モード中に動作し、前記内部回路を動作させるための複数種のコマンドを前記合成クロックに同期して順次生成する試験部を備え、
前記内部回路は、
複数のメモリセルを有するメモリコアと、
前記コマンドを順次受けることにより、前記メモリセルに対する読み出し動作あるいは書き込み動作を前記メモリコアに実行させるコア制御回路とを備えていることを特徴とする半導体集積回路。
（付記１１）
付記１０記載の半導体集積回路において、
前記メモリコアは、前記メモリセルに接続されたワード線、ビット線を有し、
前記外部クロック端子は、４つ形成され、
前記試験部は、前記ワード線を活性化するアクティブコマンドと、活性化されたワード線に接続されたメモリセルのいずれかに対してデータを読み出しまたは書き込む読み出しコマンドまたは書き込みコマンドと、前記ワード線の非活性化後に前記ビット線をプリチャージするプリチャージコマンドと、前記メモリセルアレイを非動作状態に設定するディセレクトコマンドとを、前記合成クロックにおける４つの外部クロックにそれぞれ対応するパルスに同期して順次生成するコマンド生成回路を備えていることを特徴とする半導体集積回路。
（付記１２）
付記１１記載の半導体集積回路において、
前記試験部は、
前記アクティブコマンドに同期して前記ワード線を選択するためのロウアドレスを生成するロウアドレスカウンタと、
前記読み出しコマンドおよび前記書き込みコマンドに同期して前記ビット線を選択するためのコラムアドレスを生成するコラムアドレスカウンタと、
前記書き込みコマンドに同期して書き込みデータを生成するデータ生成回路とを備えていることを特徴とする半導体集積回路。

付記４の半導体集積回路では、位相比較回路による位相比較動作および第２遅延制御回路による遅延時間の調整動作と、第１遅延制御回路による遅延時間の調整動作とを繰り返す。第１および第２可変遅延回路の遅延時間の調整動作を交互に繰り返すことで、内部クロックの位相差を、最小サイクルで互いに等しくできる。

付記９の半導体集積回路では、位相調整部は、内部クロックを生成するために試験モード中にのみ活性化される。このため、位相調整部は、通常動作モード中に動作しないため、通常動作モード中の消費電力を削減できる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明を、クロックに同期して動作する半導体集積回路に適用することで、半導体集積回路の試験コストを削減できる。

本発明の半導体集積回路の第１の実施形態を示すブロック図である。 図１に示した位相調整部の詳細を示すブロック図である。 図２に示した位相調整部の動作の概要を示す説明図である。 図２に示した位相調整部の動作の概要を示す説明図である。 図２に示した位相調整部の動作の概要を示す説明図である。 図２に示した位相調整部の動作の概要を示す説明図である。 図２に示した位相調整部の動作の概要を示す説明図である。 図１に示したＢＩＳＴ部の詳細を示すブロック図である。 図１に示した試験回路によるＳＤＲＡＭの試験の一例を示すタイミング図である。 図２に示した第１および第２可変遅延回路の詳細を示す回路図である。 図２に示した第１および第２遅延制御回路の詳細を示す回路図である。 図２に示した位相比較回路の詳細を示す回路図である。 図２に示した位相比較回路の詳細を示す回路図である。 図２に示した位相比較回路の動作を示すタイミング図である。 本発明の半導体集積回路の第２の実施形態における位相調整部を示すブロック図である。 図１５に示したサブ位相調整部において、第１可変遅延回路とそれに関連する要素の詳細を示すブロック図である。 図１５に示したサブ位相調整部において、第２可変遅延回路とそれに関連する要素の詳細を示すブロック図である。 図１６および図１７に示した段数設定回路の詳細を示すブロック図である。 図１６および図１７に示した動作制御回路の要部を示す回路図である。 図１６および図１７に示したファイン可変遅延回路の詳細を示す回路図である。 図１７に示したラフ位相比較器の詳細を示す回路図である。 図２１に示した位相検出部およびラッチ部の動作を示す波形図である。 図１７に示したラフ位相比較器の詳細を示す回路図である。 図２１−２３に示したラフ位相比較器の動作を示すタイミング図である。 図１６および図１７に示したファイン遅延制御回路の詳細を示す回路図である。 図１５および図１７に示した第２可変遅延回路の遅延時間の調整動作を示すフローチャートである。 図１５および図１６に示した第１可変遅延回路の遅延時間の調整動作を示すフローチャートである。 本発明の半導体集積回路の第３の実施形態における位相調整部を示すブロック図である。 本発明の半導体集積回路の第４の実施形態を示すブロック図である。

符号の説明

１０、４０ 第１可変遅延回路
１２、４２ 第２可変遅延回路
１４、４４ 第１遅延制御回路
１６、４６ 第２遅延制御回路
１８、４８ 位相比較回路
２０、５０ 減算回路
２２ コマンド生成回路
２４ ロウアドレスカウンタ
２６ コラムアドレスカウンタ
２８ アドレスマルチプレクサ
３０ データ生成回路
３２ クロック入力バッファ
３４ コマンド入力バッファ
３６ アドレス入力バッファ
３８ データ入力バッファ
５２、６０ 動作制御回路
５６、６２ 段数設定回路
５８、６４ 段数検出回路
６４ ファイン可変遅延回路
６６ 位相比較回路
６８ 遅延制御回路
７０ 前進遅延回路
７２ 状態保持部
７４ 後進遅延回路
１００ 試験回路
１１０、１１２、１１４ 位相調整部
１２０ クロック合成部
１３０ ＢＩＳＴ部
１４０、１４２、１４４ サブ位相調整部
１５０、１５２ 平均算出部
２００ セレクタ
３００ メモリ部
ＣＣＬＫ１−４ 比較クロック
ＣＬＫ１−４ 外部クロック
ＩＣＬＫ１−４ 内部クロック
ＳＣＬＫ 合成クロック

Claims (8)

1. 位相が順次ずれた複数の外部クロックをそれぞれ受けるクロック端子と、
   前記外部クロックの位相を調整して、隣り合う遷移エッジの位相差が全て等しい複数の内部クロックを生成する位相調整部と、
   前記内部クロックを合成して、前記外部クロックより周波数の高い合成クロックを生成するクロック合成部と、
   前記合成クロックに同期して動作する内部回路とを備え、
   前記位相調整部は、
   第１および第２可変遅延回路、位相比較回路、第１および第２遅延制御回路、減算回路を有し、前記外部クロックにそれぞれ対応する複数のサブ位相調整部と、
   全ての前記サブ位相調整部の第２可変遅延回路の遅延時間の平均である平均遅延時間を算出する平均算出部とを備え、
   前記各サブ位相調整部では、
   前記第１可変遅延回路は、対応する外部クロックの位相を遅らせて前記内部クロックを生成し、
   前記第２可変遅延回路は、前記内部クロックの位相を遅らせて比較クロックを生成し、
   前記位相比較回路は、前記比較クロックと、対応する外部クロックに対して遷移エッジが隣接し、かつ位相が遅れた外部クロックから生成される内部クロックとの位相を比較し、
   前記第２遅延制御回路は、前記位相比較回路で比較される比較クロックと内部クロックとの位相を一致させるために、前記位相比較回路での比較結果に応じて前記第２可変遅延回路の遅延時間を調整し、
   前記減算回路は、前記第２可変遅延回路の遅延時間と前記平均遅延時間との差を求め、求めた差に応じて制御信号を生成し、
   前記第１遅延制御回路は、前記第２可変遅延回路の遅延時間が前記平均遅延時間より大きいことを前記制御信号が示すときに前記第１可変遅延回路の遅延時間を増加させ、前記第２可変遅延回路の遅延時間が前記平均遅延時間より小さいことを前記制御信号が示すときに前記第１可変遅延回路の遅延時間を減少させることを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記第１遅延制御回路は、第１調整期間に動作し、第２調整期間に動作を停止し、前記第２遅延制御回路は、前記第１調整期間に動作を停止し、前記第２調整期間に動作し、
   前記位相調整部は、前記第１調整期間と前記第２調整期間とを交互に設けることを特徴とする半導体集積回路。
3. 請求項１記載の半導体集積回路において、
   全ての前記サブ位相調整部の前記第１遅延制御回路は、前記第１可変遅延回路の遅延時間を同時に調整することを特徴とする半導体集積回路。
4. 請求項１記載の半導体集積回路において、
   調整停止信号を受ける調整停止端子を備え、
   前記位相調整部は、前記調整停止信号に応答して前記内部クロックの位相の調整動作を停止することを特徴とする半導体集積回路。
5. 請求項１記載の半導体集積回路において、
   通常動作モードと試験モードとを備え、
   動作クロックを受ける動作クロック端子と、
   通常動作モード中に前記動作クロックを選択し、前記試験モード中に前記合成クロックを選択し、選択したクロックを前記内部回路に伝達するセレクタとを備え、
   前記内部回路は、通常動作モード中に前記動作クロックに同期して動作し、前記試験モード中に前記合成クロックに同期して動作することを特徴とする半導体集積回路。
6. 請求項５記載の半導体集積回路において、
   前記試験モード中に動作し、前記内部回路を動作させるための複数種のコマンドを前記合成クロックに同期して順次生成する試験部を備え、
   前記内部回路は、
   複数のメモリセルを有するメモリコアと、
   前記コマンドを順次受けることにより、前記メモリセルに対する読み出し動作あるいは書き込み動作を前記メモリコアに実行させるコア制御回路とを備えていることを特徴とする半導体集積回路。
7. 請求項６記載の半導体集積回路において、
   前記メモリコアは、前記メモリセルに接続されたワード線、ビット線を有し、
   前記外部クロック端子は、４つ形成され、
   前記試験部は、前記ワード線を活性化するアクティブコマンドと、活性化されたワード線に接続されたメモリセルのいずれかに対してデータを読み出しまたは書き込む読み出しコマンドまたは書き込みコマンドと、前記ワード線の非活性化後に前記ビット線をプリチャージするプリチャージコマンドと、前記メモリセルアレイを非動作状態に設定するディセレクトコマンドとを、前記合成クロックにおける４つの外部クロックにそれぞれ対応するパルスに同期して順次生成するコマンド生成回路を備えていることを特徴とする半導体集積回路。
8. 請求項７記載の半導体集積回路において、
   前記試験部は、
   前記アクティブコマンドに同期して前記ワード線を選択するためのロウアドレスを生成するロウアドレスカウンタと、
   前記読み出しコマンドおよび前記書き込みコマンドに同期して前記ビット線を選択するためのコラムアドレスを生成するコラムアドレスカウンタと、
   前記書き込みコマンドに同期して書き込みデータを生成するデータ生成回路とを備えていることを特徴とする半導体集積回路。

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