JP2007242236A - 半導体メモリ装置及びその動作方法 - Google Patents
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Abstract
【解決手段】半導体装置の動作方法は、入力信号の活性区間と内部的に発生する第1比較パルスの活性区間とを比較する段階と、入力信号の活性区間が第1比較パルスの活性区間より短い場合、第1内部オペレーションを選択する段階と、入力信号の活性区間が第1比較パルスの活性区間より長い場合に第2内部オペレーションを選択する段階とを備える。
【選択図】 図1
Description
130 比較部
150 制御部
Claims (16)
- 半導体装置の動作方法において、
入力信号の活性区間と内部的に発生する第1比較パルスの活性区間とを比較する段階と、
入力信号の活性区間が第1比較パルスの活性区間より短い場合、第1内部オペレーションを選択する段階と、
入力信号の活性区間が第1比較パルスの活性区間より長い場合に第2内部オペレーションを選択する段階と、を備えることを特徴とする半導体装置の動作方法。 - 前記入力信号は基準クロック信号であり、
第1内部オペレーションが第2内部オペレーションよりさらに長い基準クロック周期を要求することを特徴とする請求項1に記載の半導体装置の動作方法。 - 前記入力信号はローアドレス信号であり、
前記第1内部オペレーションはローアドレス信号の印加に応答して第1補充内部電圧発生器を瞬間的に活性化させることを特徴とする請求項1に記載の半導体装置の動作方法。 - 前記第1及び第2内部オペレーションはローアドレス信号の印加に応答して第2補充内部電圧発生器を瞬間的に活性化させることを特徴とする請求項3に記載の半導体装置の動作方法。
- 前記第1比較パルスの活性区間よりさらに短い活性区間を有する第2比較パルスの活性区間と前記入力信号の活性区間とを比較する段階と、
入力信号の活性区間が第1比較パルスの活性区間より短く、第2比較パルスの活性区間より長い場合に第1内部オペレーションを選択する段階と、
入力信号の活性区間が第2比較パルスの活性区間より短い場合に第3内部オペレーションを選択する段階と、をさらに備えることを特徴とする請求項1に記載の半導体装置の動作方法。 - 前記第3内部オペレーションは、
前記半導体装置で発生する動作をディセーブルさせることを特徴とする請求項5に記載の半導体装置の動作方法。 - 前記入力信号は2つの連続的なローアドレス信号間の時間間隔であり、前記入力信号の活性区間を比較する段階は2回路間の比較機能を選択することを備えるが、2回路のうち第1回路は第1ローアドレス信号と第2ローアドレス信号間の時間を比較し、2回路のうち第2回路は第2ローアドレス信号と第3ローアドレス信号間の時間を比較することを特徴とする請求項1に記載の半導体装置の動作方法。
- 半導体メモリ装置の動作を修正する制御回路を備える半導体メモリ装置において、前記制御回路は、
入力信号に応答して第1遅延信号を発生する第1遅延回路と、
前記第1遅延回路の遅延と関連する活性区間を有し、入力信号の組合わせに応答して第1比較パルスを発生する第1パルス発生器と、
前記入力信号の活性区間が前記第1比較パルスの活性区間より長ければ第1ロジック状態になり、前記入力信号の活性区間が前記第1比較パルスの活性区間より短ければ第2ロジック状態になる第1動作制御信号を発生する第1区間比較器と、を備えることを特徴とする半導体メモリ装置。 - 前記入力信号に応答して第2遅延信号を発生する第2遅延回路と、
前記第2遅延回路の遅延と関連される活性区間を有し、入力信号の組合わせに応答して発生する第2比較パルスを発生する第2パルス発生器と、
前記入力信号の活性区間が前記第2比較パルスの活性区間より長ければ第1ロジック状態になり、前記入力信号の活性区間が前記第2比較パルスの活性区間より短ければ第2ロジック状態になる第2動作制御信号を発生する第2区間比較器と、をさらに備えることを特徴とする請求項8に記載の半導体メモリ装置。 - 前記第2遅延回路の入力は前記第1遅延回路の出力であり、よって前記第2比較パルスの活性区間は第1及び第2遅延回路の遅延と全て関連されることを特徴とする請求項9に記載の半導体メモリ装置。
- 前記入力信号は基準クロック信号であり、
前記半導体メモリ装置は前記第2動作制御信号が第1ロジック状態になれば、1つの基準クロック周期の間に内部動作を選択し、前記第2動作制御信号が第2ロジック状態になれば2つまたはそれ以上の基準クロック周期の間に内部動作を選択することを特徴とする請求項9に記載の半導体メモリ装置。 - 前記選択された内部動作は、
前記第1動作制御信号が第2ロジック状態になればディセーブルされることを特徴とする請求項11に記載の半導体メモリ装置。 - 前記入力信号は命令信号であり、前記制御回路は連続的な命令信号間の時間間隔に基づいて半導体メモリ装置の動作を修正し、前記制御回路は、
前記第1比較パルスまたは第2比較パルスと前記命令信号との時間間隔を選択的に比較させる反転回路と、
前記反転回路が前記第1比較パルスと前記命令信号との時間間隔とを比較させる場合は、前記第1動作制御信号を制御信号として選択し、前記反転回路が前記第2比較パルスと前記命令信号との時間間隔を比較させる場合は、前記第2動作制御信号を制御信号として選択する選択回路と、をさらに備えることを特徴とする請求項9に記載の半導体メモリ装置。 - 前記入力信号は命令信号であり、前記制御回路は現在の命令信号の活性パルス幅に基づいて前記半導体メモリ装置の動作を修正することを特徴とする請求項8に記載の半導体メモリ装置。
- 主電圧発生器及び第1補充電圧発生器をさらに備え、
前記動作制御信号が第2ロジック状態である場合、前記動作制御信号は前記主電圧発生器を補助するための第1補充電圧発生器を瞬間的に活性化させることを特徴とする請求項14に記載の半導体メモリ装置。 - 第2補充電圧発生器をさらに備え、
前記第2補充電圧発生器は現在命令信号に応答して主電圧発生器を補助するために瞬間的に活性化されることを特徴とする請求項15に記載の半導体メモリ装置。
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