JP2007240698A - 電流駆動回路 - Google Patents

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Abstract

【課題】駆動電流精度が高く、応答速度の速い電流駆動回路を提供する。
【解決手段】表示データＤｉｎに基づいてＤＡ変換部２０で表示電流ＳＮＫが生成される。この表示データＤｉｎに対応する電流ラッチ部３０Ａｉには、タイミング制御部４０Ａからリセット信号Ｒｉが出力され、ＮＭＯＳ３６がオンとなってキャパシタ３４が放電される。その後、リセット信号Ｒｉに代わって書込制御信号ＳＷＡｉ，ＳＷＢｉが出力されると、スイッチ３１，３２がオンとなってＮＭＯＳ３３，３５に表示電流ＳＮＫと同じ大きさの電流が流れ、キャパシタ３４は対応するバイアス電圧に充電される。表示データＤｉｎが変化して書込制御信号ＳＷＡｉ，ＳＷＢｉが停止しても、キャパシタ３４に充電されたバイアス電圧により、ＮＭＯＳ３５には引き続いて駆動電流ＯＵＴｉが流れる。充電前にキャパシタ３４を放電するので、高速かつ精度良くバイアス電圧を保持できる。
【選択図】図１

Description

本発明は、表示装置等に駆動用の電流を供給する電流駆動回路に関するものである。
図２は、従来の電流駆動回路の構成図である。
この電流駆動回路は、電流駆動型の表示装置１に駆動用の電流を供給するもので、基準電流生成部１０、ディジタル・アナログ変換部（以下、「ＤＡ変換部」という）２０、複数の電流ラッチ部３０１〜３０ｎ、及びタイミング制御部４０を備えている。
基準電流生成部１０は、基準電圧Ｖｒｅｆと基準抵抗Ｒｒｅｆで規定される基準電流Ｉｒｅｆを生成し、この基準電流Ｉｒｅｆに対応するバイアス電圧ＶＢを出力するもので、電源電位ＶＤＤとノードＮ１の間に接続されたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１１、ノードＮ１と接地電位ＧＮＤの間に接続された抵抗１２、及び演算増幅器（ＯＰ）１３で構成されている。演算増幅器１３の第１の入力側には基準電圧Ｖｒｅｆが与えられ、第２の入力側はノードＮ１に接続されている。また、演算増幅器１３の出力側はＰＭＯＳ１１のゲートに接続され、この演算増幅器１３の出力側から、バイアス電圧ＶＢが出力されるようになっている。
ＤＡ変換部２０は、例えば８ビットの表示データＤｉｎの値に応じた大きさの表示電流ＳＮＫを出力するもので、ドレインがノードＮ２に共通接続され、ゲートにはバイアス電圧ＶＢが共通に与えられる８個のＰＭＯＳ２１０〜２０７と、これらの各ＰＭＯＳ２１０〜２０７のソースと電源電位ＶＤＤの間に接続されたスイッチ２２０〜２２７で構成されている。スイッチ２２０〜２２７は、表示データＤｉｎを構成する８ビットの信号ｂ０〜ｂ７によって、それぞれオン・オフ制御されるようになっている。また、ＰＭＯＳ２１０〜２０７のディメンジョンは、対応するスイッチ２２０〜２２７がオンとなったときに、それぞれ基準電流Ｉｒｅｆの１，２，４，…，１２８倍に重み付けした電流が流れるように設定されている。これにより、表示データＤｉｎの値Ｄｉ（但し、ｉ＝１〜ｎ）に応じて、ノードＮ２からＤｉ×Ｉｒｅｆの大きさの表示電流ＳＮＫが出力されるようになっている。
電流ラッチ部３０１〜３０ｎは、いずれも同様の構成で、例えば電流ラッチ部３０１に示すように、表示電流ＳＮＫが出力されるＤＡ変換部２０のノードＮ２と、この電流ラッチ部３０１内のノードＮ３の間に接続されたスイッチ３１、及びノードＮ３とノードＮ４の間に接続されたスイッチ３２を有している。これらのスイッチ３１，３２は、タイミング制御部４０から与えられる書込制御信号Ｗ１によってオン・オフ制御されるものである。更に、電流ラッチ部３０は、ノードＮ３にドレインとゲートが接続され、ソースが接地電位ＧＮＤに接続されたＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３３、ノードＮ４と接地電位ＧＮＤの間に接続されたキャパシタ３４、及びゲートとソースがそれぞれノードＮ４と接地電位ＧＮＤに接続されたＮＭＯＳ３５を有している。そして、ＮＭＯＳ３５のドレインが表示装置１の対応する表示ラインに接続され、このＮＭＯＳ３５に流入する駆動電流ＯＵＴ１によって表示装置１を駆動するようになっている。
タイミング制御部４０は、ＤＡ変換部２０に与えられる表示データＤｉｎに同期して、電流ラッチ部３０１〜３０ｎに対する書込制御信号Ｗ１〜Ｗｎを、順番に周期的に出力するものである。
次に動作を説明する。
基準電流生成部１０において、演算増幅器１３の出力側から第１と第２の入力側の電圧の差に応じた信号が出力され、ＰＭＯＳ１１の導通状態が制御される。ＰＭＯＳ１１のドレイン（即ち、ノードＮ１）の電圧は、演算増幅器１３の入力側にフィードバックされるので、最終的にノードＮ１の電圧は基準電圧Ｖｒｅｆとなる。従って、ＰＭＯＳ１１と抵抗１２に流れる電流は基準電流Ｉｒｅｆとなり、この基準電流Ｉｒｅｆに対応するＰＭＯＳ１１のバイアス電圧ＶＢが、ＤＡ変換部２０に与えられる。
ＤＡ変換部２０では、与えられる表示データＤｉｎの値（ここでは、Ｄ１とする）に応じてスイッチ２２０〜２２７が制御され、オンとなったスイッチ２２０〜２２７に対応するＰＭＯＳ２１０〜２１７にそれぞれ重み付けされた電流が流れる。これにより、ＤＡ変換部２０のノードＮ２から、表示データＤｉｎの値Ｄ１に対応して、Ｄ１×Ｉｒｅｆの大きさの表示電流ＳＮＫが出力される。
タイミング制御部４０では、現在与えられている表示データＤｉｎに対応する１つの電流ラッチ部（ここでは、３０１）に書込制御信号Ｗ１を出力する。なお、他の電流ラッチ部３０２〜３０ｎに対する書込制御信号Ｗ２〜Ｗｎは出力されない。これにより、対応する電流ラッチ部３０１のスイッチ３１，３２がオンとなり、ＤＡ変換部２０から出力された表示電流ＳＮＫがＮＭＯＳ３３に流れる。これに応じて、ＮＭＯＳ３５にも表示電流ＳＮＫと同じＤ１×Ｉｒｅｆの大きさの駆動電流ＯＵＴ１が流れる。また、キャパシタ３４は、この時のＮＭＯＳ３５のゲート電圧に充電される。
その後、表示データＤｉｎが、次の電流ラッチ部３０２に対応する値Ｄ２に変化すると、タイミング制御部４０から出力されていた書込制御信号Ｗ１は停止し、代わって電流ラッチ部３０２に対する書込制御信号Ｗ２が出力される。これにより、電流ラッチ部３０２のＮＭＯＳ３５には、次の表示データＤｉｎに応じてＤ２×Ｉｒｅｆの大きさの駆動電流ＯＵＴ２が流れる。
一方、電流ラッチ部３０１では、書込制御信号Ｗ１の停止によりスイッチ３１，３２がオフとなる。これにより、ＮＭＯＳ３３に流れる電流はなくなるが、キャパシタ３４はＤ１×Ｉｒｅｆの大きさの電流に対応するゲート電圧に充電されているので、ＮＭＯＳ３５にはＤ１×Ｉｒｅｆの大きさの駆動電流ＯＵＴ１が流れ続ける。
同様の動作により、各電流ラッチ部３０１〜３０ｎのＮＭＯＳ３５には、それぞれ表示データＤｉｎの値Ｄ１〜Ｄｎに対応する駆動電流ＯＵＴ１〜ＯＵＴｎが流れ続ける。
特開２００５−６２５０号公報
しかしながら、前記電流駆動回路では、次のような課題があった。
電流ラッチ部３０１〜３０ｎに流れる駆動電流ＯＵＴ１〜ＯＵＴｎは、表示データＤｉｎの値に従って変化する。駆動電流ＯＵＴ１〜ＯＵＴｎの大きさは、書込制御信号Ｗ１〜Ｗｎが与えられたときに、各電流ラッチ部３０１〜３０ｎのキャパシタ３４に充電される電圧によって決定される。従って、キャパシタ３４の電圧は、書込制御信号Ｗ１〜Ｗｎが与えられている間に新たな駆動電流ＯＵＴ１〜ＯＵＴｎに対応する電圧に変化する必要がある。しかし、図２中の電流ラッチ部３０１〜３０ｎには、キャパシタ３４の電荷を有効に放電するための回路が存在しない。従って、例えば次の表示データＤｉｎに対する駆動電流が０となった場合、キャパシタ３４の電荷を完全に放電することができず、ノードＮ４の電圧は、ＮＭＯＳ３３の閾値電圧に保持される。このため、駆動電流ＯＵＴ１〜ＯＵＴｎの小さい領域では、電流精度が悪化する。
また、電流書き込みに必要な時間は、書き込む表示電流ＳＮＫの大きさに逆比例するため、表示電流ＳＮＫが微小な領域で長くなって収束に時間がかかる。このため、表示速度を高速化することが困難であった。
本発明は、駆動電流精度が高く、かつ応答速度が速い電流駆動回路を提供すること目的としている。
本発明は、入力データの値に応じて表示電流生成手段から順次出力される表示電流を、書込制御信号に従って保持して駆動電流として出力する電流駆動回路を、次のように構成している。
即ち、この電流駆動回路は、表示電流が出力される第１のノードと第２のノードとの間を第１の書込制御信号に従ってオン・オフする第１のスイッチと、第２のノードにドレインとゲートが接続され、共通電位にソースが接続された第１のトランジスタと、第２のノードと第３のノードの間を第２の書込制御信号に従ってオン・オフする第２のスイッチと、第３のノードと共通電位の間に接続されてこの第３のノードの電位を保持するキャパシタと、第３のノードと共通電位の間に接続され、第１及び第２の書込制御信号に先立って与えられるリセット信号によってオン状態となる第２のトランジスタと、第３のノードと共通電位にゲートとソースがそれぞれ接続され、ドレインから駆動電流を出力する第３のトランジスタを備えたことを特徴としている。
本発明では、書込制御信号に先立って与えられるリセット信号によってオン状態となる第２のトランジスタにより、第３のノードと共通電位の間を短絡するようにしている。これにより、第３のノードの電位を保持するキャパシタが放電されるので、次に書込制御信号によって第１及び第２のスイッチがオンになったときに、新たな表示電流に対応する第３のノードの電位を、キャパシタで精度良く保持することができ、駆動電流精度が高くかつ応答速度が速くなるという効果がある。
前記第２のトランジスタを、第３のノードと入力データの値に応じて生成されるバイアス電位の間に接続し、書込制御信号に先立って与えられるセット信号によってオン状態とするように構成すれば、キャパシタを新たな表示電流に対応する電圧に急速に充電することが可能になり、応答速度を更に速くすることができる。
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
図１は、本発明の実施例１を示す電流駆動回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
この電流駆動回路は、電流駆動型の表示装置１に駆動用の電流を供給するもので、図２と同様の表示電流生成手段である基準電流生成部１０及びＤＡ変換部２０と、図２とは若干構成の異なる複数の電流ラッチ部３０Ａ１〜３０Ａｎ及びタイミング制御部４０Ａを備えている。
基準電流生成部１０は、基準電圧Ｖｒｅｆと基準抵抗Ｒｒｅｆで規定される基準電流Ｉｒｅｆを生成し、この基準電流Ｉｒｅｆに対応するバイアス電圧ＶＢを出力するもので、電源電位ＶＤＤとノードＮ１の間に接続されたＰＭＯＳ１１、ノードＮ１と接地電位ＧＮＤの間に接続された抵抗１２、及び演算増幅器１３で構成されている。演算増幅器１３の第１の入力側には基準電圧Ｖｒｅｆが与えられ、第２の入力側はノードＮ１に接続されている。また、演算増幅器１３の出力側はＰＭＯＳ１１のゲートに接続され、この演算増幅器１３の出力側から、バイアス電圧ＶＢが出力されるようになっている。
ＤＡ変換部２０は、例えば８ビットの表示データＤｉｎの値に応じた大きさの表示電流ＳＮＫを出力するもので、ドレインがノードＮ２に共通接続され、ゲートにはバイアス電圧ＶＢが共通に与えられる８個のＰＭＯＳ２１０〜２０７と、これらの各ＰＭＯＳ２１０〜２０７のソースと電源電位ＶＤＤの間に接続されたスイッチ２２０〜２２７で構成されている。スイッチ２２０〜２２７は、表示データＤｉｎを構成する８ビットの信号ｂ０〜ｂ７によって、それぞれオン・オフ制御されるようになっている。また、ＰＭＯＳ２１０〜２０７のディメンジョンは、対応するスイッチ２２０〜２２７がオンとなったときに、それぞれ基準電流Ｉｒｅｆの１，２，４，…，１２８倍に重み付けした電流が流れるように設定されている。これにより、表示データＤｉｎの値Ｄｉ（但し、ｉ＝１〜ｎ）に応じて、ノードＮ２からＤｉ×Ｉｒｅｆの大きさの表示電流ＳＮＫが出力されるようになっている。
電流ラッチ部３０Ａ１〜３０Ａｎは、いずれも同様の構成で、例えば電流ラッチ部３０Ａ１に示すように、ＤＡ変換部２０内のノードＮ２とこの電流ラッチ部３０Ａ１内のノードＮ３の間に接続されたスイッチ３１、ノードＮ３とノードＮ４の間に接続されたスイッチ３２を有している。これらのスイッチ３１，３２は、タイミング制御部４０Ａから与えられる書込制御信号ＳＷＡ１，ＳＷＢ１によって、それぞれオン・オフ制御されるものである。
更に、電流ラッチ部３０Ａ１は、ノードＮ３にドレインとゲートが接続され、ソースが接地電位ＧＮＤに接続されたＮＭＯＳ３３、ノードＮ４と接地電位ＧＮＤの間に接続されたバイアス電圧保持用のキャパシタ３４、ゲートとソースがそれぞれノードＮ４と接地電位ＧＮＤに接続されたＮＭＯＳ３５、及びノードＮ４と接地電位ＧＮＤの間に接続されてゲートにタイミング制御部４０Ａからリセット信号Ｒ１が与えられるＮＭＯＳ３６を有している。ＮＭＯＳ３５のドレインは、表示装置１の対応する表示ラインに接続され、このＮＭＯＳ３５に流入する駆動電流ＯＵＴ１によって表示装置１を駆動するようになっている。
タイミング制御部４０Ａは、ＤＡ変換部２０に与えられる表示データＤｉｎに同期して、電流ラッチ部３０Ａ１〜３０Ａｎに対する書込制御信号ＳＷＡ１〜ＳＷＡｎ，ＳＷＢ１〜ＳＷＢｎ、及びリセット信号Ｒ１〜Ｒｎを、周期的に出力するものである。なお、タイミング制御部４０Ａは、電流ラッチ部３０Ａｉ（但し、ｉ＝１〜ｎ）に対する書込制御信号ＳＷＡｉ，ＳＷＢｉの直前に、この電流ラッチ部３０Ａｉに対してリセット信号Ｒｉを出力するように構成されている。また、書込制御信号ＳＷＢｉは、書込制御信号ＳＷＡｉよりも先に停止するように設定されている。
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
基準電流生成部１０において、基準電圧Ｖｒｅｆと基準抵抗Ｒｒｅｆで規定される基準電流Ｉｒｅｆが生成され、この基準電流Ｉｒｅｆに対応するバイアス電圧ＶＢが出力されてＤＡ変換部２０に与えられ、ＤＡ変換部２０において、与えられる表示データＤｉｎの値に応じた表示電流ＳＮＫが生成されてノードＮ２から出力されることは、従来通りである。
表示データＤｉｎによって電流ラッチ部３０Ａ１に対応する値Ｄ１が出力されると、ＤＡ変換部２０からこの値Ｄ１に対応する表示電流ＳＮＫが生成される。
一方、タイミング制御部４０Ａからは、表示データＤｉｎが値Ｄ１である期間の前半に、電流ラッチ部３０Ａ１に対してリセット信号Ｒ１が出力される。この時、書込制御信号ＳＷＡ１，ＳＷＢ１は出力されておらず、電流ラッチ部３０Ａ１のスイッチ３１，３２はオフである。これにより、電流ラッチ部３０Ａ１のＮＭＯＳ３６がオンとなり、ノードＮ４は接地電位ＧＮＤとなり、キャパシタ３４は完全に放電される。また、ＮＭＯＳ３５に流れる駆動電流ＯＵＴ１は、０となる。
表示データＤｉｎが値Ｄ１である期間の後半には、タイミング制御部４０Ａから電流ラッチ部３０Ａ１に対して、リセット信号Ｒ１に代えて、書込制御信号ＳＷＡ１，ＳＷＢ１が出力される。これにより、電流ラッチ部３０Ａ１のＮＭＯＳ３６はオフ、スイッチ３１，３２がオンとなり、ＮＭＯＳ３３，３５による電流ミラー回路が構成される。ＤＡ変換部２０から出力された表示電流ＳＮＫがＮＭＯＳ３３に流れると、これに応じて、ＮＭＯＳ３５にも表示電流ＳＮＫと同じＩ１の大きさの駆動電流ＯＵＴ１が流れる。また、キャパシタ３４は、この時のＮＭＯＳ３５のゲート電圧に充電される。その後、書込制御信号ＳＷＢ１が停止してスイッチ３２がオフになり、続いて書込制御信号ＳＷＡ１が停止してスイッチ３１がオフになる。
電流ラッチ部３０Ａ１では、書込制御信号ＳＷＡ１，ＳＷＢ１の停止により、ＮＭＯＳ３３に流れる電流はなくなるが、キャパシタ３４はＤ１×Ｉｒｅｆの大きさの電流に対応するゲート電圧に充電されているので、ＮＭＯＳ３５にはＤ１×Ｉｒｅｆの大きさの駆動電流ＯＵＴ１が流れ続ける。
次に、表示データＤｉｎによって電流ラッチ部３０Ａ２に対応する値Ｄ２が出力されると、ＤＡ変換部２０からこの値Ｄ２に対応する表示電流ＳＮＫが生成され、電流ラッチ部３０Ａ２において、先の電流ラッチ部３０Ａ１と同様の動作が行われる。
同様の動作により、各電流ラッチ部３０Ａ１〜３０ＡｎのＮＭＯＳ３５に、それぞれ表示データＤｉｎの値Ｄ１〜Ｄｎに対応する駆動電流ＯＵＴ１〜ＯＵＴｎが流れ続ける。
以上のように、この実施例１の電流駆動回路は、各電流ラッチ部３０Ａｉに、バイアス電圧保持用のキャパシタ３４を放電させるためのＮＭＯＳ３６を設けると共に、これらの電流ラッチ部３０ｉに書き込みを行う直前に、キャパシタ３４を放電させるためのリセット信号Ｒｉを出力するタイミング制御部４０Ａを有している。これにより、キャパシタ３４が完全に放電された状態で、新たな駆動電流ＯＵＴｉに対応するバイアス電圧を書き込むことができるので、例えば次の表示データＤｉｎに対する駆動電流が０となった場合でも、精度良く駆動電流を保持することができるという利点がある。
図４は、本発明の実施例２を示す電流駆動回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この電流駆動回路は、図１と同様の基準電流生成部１０及びＤＡ変換部２０と、図１とは若干構成の異なる複数の電流ラッチ部３０Ｂ１〜３０Ｂｎ及びタイミング制御部４０Ｂと、新たに設けられたセット電圧生成部５０を備えている。
各電流ラッチ部３０Ｂ１〜３０Ｂｎは、いずれも同様の構成で、例えば電流ラッチ部３０Ｂ１に示すように、ＤＡ変換部２０内のノードＮ２とこの電流ラッチ部３０Ｂ１内のノードＮ３の間に接続されたスイッチ３１、ノードＮ３とノードＮ４の間に接続されたスイッチ３２を有している。これらのスイッチ３１，３２は、タイミング制御部４０Ａから与えられる書込制御信号ＳＷＡ１，ＳＷＢ１によって、それぞれオン・オフ制御されるものである。
更に、電流ラッチ部３０Ｂ１は、ノードＮ３にドレインとゲートが接続され、ソースが接地電位ＧＮＤに接続されたＮＭＯＳ３３、ノードＮ４と接地電位ＧＮＤの間に接続されたキャパシタ３４、及びゲートとソースがそれぞれノードＮ４と接地電位ＧＮＤに接続されたＮＭＯＳ３５、ドレインがノードＮ４に接続され、ゲートにタイミング制御部４０Ａからセット信号Ｓ１が与えられ、ソースにはセット電圧ＶＳＴが与えられるＮＭＯＳ３７を有している。ＮＭＯＳ３５のドレインは、表示装置１の対応する表示ラインに接続され、このＮＭＯＳ３５に流入する駆動電流ＯＵＴ１によって表示装置１を駆動するようになっている。
タイミング制御部４０Ｂは、図１中のタイミング制御部４０Ａで出力するリセット信号Ｒ１〜Ｒｎに代えて、同じタイミングのセット信号Ｓ１〜Ｓｎを出力するものである。
また、セット電圧生成部５０は、表示データＤｉｎの値Ｄｉに応じたセット電圧ＶＳＴを生成し、各電流ラッチ部３０Ｂ１〜３０ＢｎのＮＭＯＳ３７のソースに与えるものである。このセット電圧ＶＳＴは、表示データＤｉｎの値Ｄｉに応じた表示電流ＳＮＫに対応するＮＭＯＳ３５のゲート電圧、即ちバイアス電位とほぼ等しい電圧になっている。
図５は、セット電圧生成部５０の入出力関係の一例を示す特性図であり、横軸に入力される表示データＤｉｎの値、縦軸に出力するセット電圧ＶＳＴの大きさを示している。
即ち、このセット電圧生成部５０は、表示データＤｉｎが値Ａ以下の時はセット電圧ＶＳＴは０に固定され、表示データＤｉｎが値Ａ〜値Ｂの間は一定の傾きで増加し、表示データＤｉｎが値Ｂ〜値Ｃの間はより大きな傾きで増加し、更に表示データＤｉｎが値Ｃ以上になると更に大きな傾きでセット電圧ＶＳＴが増加するように構成されている。
このようなセット電圧生成部５０は、抵抗分圧器と選択用のスイッチを組み合わせたり、メモリを用いた変換テーブルと直線的なＤＡ変換器を組み合わせたりすることにより、構成することができる。
図６は、図４の動作を示す信号波形図である。以下、この図６を参照しつつ、図４の動作を説明する。
基準電流生成部１０において、基準電圧Ｖｒｅｆと基準抵抗Ｒｒｅｆで規定される基準電流Ｉｒｅｆが生成され、この基準電流Ｉｒｅｆに対応するバイアス電圧ＶＢが出力されてＤＡ変換部２０に与えられ、ＤＡ変換部２０において、与えられる表示データＤｉｎの値に応じた表示電流ＳＮＫが生成されてノードＮ２から出力されることは、従来通りである。更に、表示データＤｉｎはセット電圧生成部６０に与えられ、このセット電圧生成部６０によって、表示データＤｉｎの値に対応したセット電圧ＶＳＴが出力される。
一方、タイミング制御部４０Ｂからは、表示データＤｉｎが値Ｄ１である期間の前半に、電流ラッチ部３０Ｂ１に対してセット信号Ｓ１が出力される。この時、書込制御信号ＳＷＡ１，ＳＷＢ１は出力されておらず、電流ラッチ部３０Ｂ１のスイッチ３１，３２はオフである。これにより、電流ラッチ部３０Ｂ１のＮＭＯＳ３７がオンとなり、ノードＮ４にはセット電圧ＶＳＴが印加され、キャパシタ３４はこのセット電圧ＶＳＴに充電される。セット電圧ＶＳＴは、表示データＤｉｎの値Ｄ１に応じた表示電流ＳＮＫ（＝Ｉ１）に対応するＮＭＯＳ３５のバイアス電位とほぼ等しい電圧に設定されているので、ＮＭＯＳ３５には、ほぼＩ１の大きさの駆動電流ＯＵＴ１が流れる。
表示データＤｉｎが値Ｄ１である期間の後半には、タイミング制御部４０Ｂから電流ラッチ部３０Ｂ１に対して、セット信号Ｓ１に代えて、書込制御信号ＳＷＡ１，ＳＷＢ１が出力される。これにより、電流ラッチ部３０Ｂ１のＮＭＯＳ３７はオフ、スイッチ３１，３２がオンとなり、ＤＡ変換部２０から出力された表示電流ＳＮＫがＮＭＯＳ３３に流れる。これに応じて、ＮＭＯＳ３５にも表示電流ＳＮＫと同じＩ１の大きさの駆動電流ＯＵＴ１が流れる。また、キャパシタ３４は、この時のＮＭＯＳ３５のゲート電圧に充電される。その後、書込制御信号ＳＷＢ１が停止してスイッチ３２がオフになり、続いて書込制御信号ＳＷＡ１が停止してスイッチ３１がオフになる。
電流ラッチ部３０Ｂ１では、書込制御信号ＳＷＡ１，ＳＷＢ１の停止により、ＮＭＯＳ３３に流れる電流はなくなるが、キャパシタ３４はＩ１（＝Ｄ１×Ｉｒｅｆ）の大きさの電流に対応するゲート電圧に充電されているので、ＮＭＯＳ３５にはＤ１×Ｉｒｅｆの大きさの駆動電流ＯＵＴ１が流れ続ける。
次に、表示データＤｉｎによって電流ラッチ部３０Ｂ２に対応する値Ｄ２が出力されると、ＤＡ変換部２０からこの値Ｄ２に対応する表示電流ＳＮＫが生成され、電流ラッチ部３０Ｂ２において、先の電流ラッチ部３０Ｂ１と同様の動作が行われる。
同様の動作により、各電流ラッチ部３０Ｂ１〜３０ＢｎのＮＭＯＳ３５に、それぞれ表示データＤｉｎの値Ｄ１〜Ｄｎに対応する駆動電流ＯＵＴ１〜ＯＵＴｎが流れ続ける。
以上のように、この実施例２の電流駆動回路は、表示データＤｉｎに応じた表示電流ＳＮＫに対応するＮＭＯＳ３５のゲート電圧にほぼ等しいセット電圧ＶＳＴを生成するセット電圧生成部５０を設けると共に、各電流ラッチ部３０Ｂ１〜３０Ｂｎには、タイミング制御部４０Ｂから与えられるセット信号Ｓｉに従って、バイアス電圧保持用のキャパシタ３４をセット電圧ＶＳＴに充電するためのＮＭＯＳ３７を設けている。これにより、実施例１と同様の利点に加えて、応答速度を更に向上することができるという利点がある。
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） タイミング制御部４０Ａ，４０Ｂから出力される書込制御信号ＳＷＡｉ，ＳＷＢｉ、リセット信号Ｒｉ及びセット信号Ｓｉのタイミングは、図３及び図６に例示したものに限定されない。例えば、図１の電流駆動回路において、表示データＤｉｎが値Ｄ１の時点で、次の電流ラッチ部３０Ａ２に対するリセット信号Ｒ２を事前に出力するように構成すれば、応答速度を更に向上することができる。
（２） セット電圧生成部５０の入出力特性は、図５に例示したものに限定されない。例えば、表示データＤｉｎに対して階段状に変化するセット電圧ＶＳＴを出力したり、或いは一定の値を出力するように構成したりすることができる。
（３） 電流ラッチ部３０Ａ，３０Ｂは、駆動電流ＯＵＴを吸い込むことで表示装置１を駆動する回路であるが、表示装置側へ駆動電流を供給する回路に対しても、同様に適用可能である。
本発明の実施例１を示す電流駆動回路の構成図である。 従来の電流駆動回路の構成図である。 図１の動作を示す信号波形図である。 本発明の実施例２を示す電流駆動回路の構成図である。 セット電圧生成部５０の入出力関係の一例を示す特性図である。 図４の動作を示す信号波形図である。
符号の説明
１ 表示装置
１０ 基準電流生成部
２０ ＤＡ変換部
３０Ａ，３０Ｂ 電流ラッチ部
３１，３２ スイッチ
３３，３５〜３７ ＮＭＯＳ
３４ キャパシタ
４０Ａ，４０Ｂ タイミング制御部
５０ セット電圧生成部

Claims (2)

  1. 入力データの値に応じて表示電流生成手段から順次出力される表示電流を、書込制御信号に従って保持して駆動電流として出力する電流駆動回路であって、
    前記表示電流が出力される第１のノードと第２のノードとの間を第１の書込制御信号に従ってオン・オフする第１のスイッチと、
    前記第２のノードにドレインとゲートが接続され、共通電位にソースが接続された第１のトランジスタと、
    前記第２のノードと第３のノードの間を第２の書込制御信号に従ってオン・オフする第２のスイッチと、
    前記第３のノードと前記共通電位の間に接続されて該第３のノードの電位を保持するキャパシタと、
    前記第３のノードと前記共通電位の間に接続され、前記第１及び第２の書込制御信号に先立って与えられるリセット信号によってオン状態となる第２のトランジスタと、
    前記第３のノードと前記共通電位にゲートとソースがそれぞれ接続され、ドレインから前記駆動電流を出力する第３のトランジスタとを、
    備えたことを特徴とする電流駆動回路。
  2. 入力データの値に応じて表示電流生成手段から順次出力される表示電流を、書込制御信号に従って保持して駆動電流として出力する電流駆動回路であって、
    前記表示電流が出力される第１のノードと第２のノードとの間を第１の書込制御信号に従ってオン・オフする第１のスイッチと、
    前記第２のノードにドレインとゲートが接続され、共通電位にソースが接続された第１のトランジスタと、
    前記第２のノードと第３のノードの間を第２の書込制御信号に従ってオン・オフする第２のスイッチと、
    前記第３のノードと前記共通電位の間に接続されて該第３のノードの電位を保持するキャパシタと、
    前記第３のノードと前記入力データの値に応じて生成されるバイアス電位の間に接続され、前記第１及び第２の書込制御信号に先立って与えられるセット信号によってオン状態となる第２のトランジスタと、
    前記第３のノードと前記共通電位にゲートとソースがそれぞれ接続され、ドレインから前記駆動電流を出力する第３のトランジスタとを、
    備えたことを特徴とする電流駆動回路。
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