JP2007194771A - レベル変換回路および表示装置 - Google Patents
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Abstract
【解決手段】第1の振幅のクロック信号ckを第2の振幅のクロック信号outにレベル変換するレベル変換回路20において、Nchの駆動MOSトランジスタn21およびPchの駆動MOSトランジスタp21からなる相補性回路21を基本回路とし、これら駆動MOSトランジスタn21,p21のゲート−ドレイン間にスイッチングMOSトランジスタn23,p23を接続する。そして、これらスイッチングMOSトランジスタn23,p23の作用によって駆動MOSトランジスタn21,p21の各閾値をキャンセルし、当該駆動MOSトランジスタn21,p21に電流が流れないところに動作点を設定して、相補性回路21にリーク電流(貫通電流)が流れないようにする。
【選択図】図6
Description
図1は、本発明の第1実施形態に係るレベル変換回路の構成を示す回路図である。本実施形態に係るレベル変換回路10は、各スイッチング素子が薄膜トランジスタ(Thin Film Transistor;TFT)によってガラス基板等の絶縁基板上に形成され、第1の電源電位Vssおよび第2の電源電位Vddを動作電源電位として用い、レベル変換対象の入力信号である第1の振幅Vss−Vini、例えば0[V]−3[V]のクロック信号ck1を、当該第1の振幅Vss−Viniよりも大きい第2の振幅Vss−Vdd、例えば0[V]−8[V]のクロック信号にレベル変換(レベルシフト)する回路動作を行う。
次に、第1実施形態に係るレベル変換回路10の回路動作について、図2のタイミングチャートを用いて説明する。以下の説明では、第1の電源電位VssをLow電位、第2の電源電位VddをHigh電位と記すものとする。
図3は、第1実施形態の第1変形例に係るレベル変換回路の構成を示す回路図であり、図中、図1と同等部分には同一符号を付して示している。
図4は、第1実施形態の第2変形例に係るレベル変換回路の構成を示す回路図であり、図中、図1と同等部分には同一符号を付して示している。
さらに、次のような変形例に係る構成を採ることも可能である。先ず、図1に示す構成において、出力ノードOと電源電位Vssとの間に接続されたNchMOSトランジスタn16に代えて、出力ノードOと電源電位Vddとの間にPchMOSトランジスタを接続したり、図3に示す構成において、出力ノードOと電源電位Vssとの間に接続されたNchMOSトランジスタn16に代えて、出力ノードOと電源電位Vddとの間にPchMOSトランジスタを接続したりする構成を採ることができる。
図6は、本発明の第2実施形態に係るレベル変換回路の構成を示す回路図である。本実施形態に係るレベル変換回路20は、第1実施形態に係るレベル変換回路10と同様に、各スイッチング素子がTFTによってガラス基板等の絶縁基板上に形成され、第1の電源電位Vssおよび第2の電源電位Vddを動作電源電位として用い、レベル変換対象の入力信号である第1の振幅Vss−Vini、例えば0[V]−3[V]のクロック信号ckを、当該第1の振幅Vss−Viniよりも大きい第2の振幅Vss−Vdd、例えば0[V]−8[V]のクロック信号にレベル変換する回路動作を行う。
次に、上記構成の第2実施形態に係るレベル変換回路20の回路動作について、図7のタイミングチャートを用いて説明する。以下の説明では、第1の電源電位VssをLow電位、第2の電源電位VddをHigh電位と記すものとする。
図8は、第2実施形態の変形例に係るレベル変換回路の構成を示す回路図であり、図中、図6と同等部分には同一符号を付して示している。
さらに、以下に説明する制御パルス生成回路30を用いて、図11のタイミングチャートに示すように、制御パルスsw2,sw3のLow電位からHigh電位への遷移タイミングを同じタイミングに設定することで、入力される制御パルスを2種類に減らすことができる。この場合にも、先述した閾値キャンセル動作およびレベルシフト動作を行うことができる。
図12は、第1回路例に係る制御パルス生成回路30Aの構成を示す回路図である。図12に示すように、本回路例に係る制御パルス生成回路30Aは、入力回路31、ラッチ回路32および2入力AND回路33を有し、2種類の制御パルスcntrl1,cntrl2に基づいて制御パルスsw1〜sw5、具体的には制御パルスxsw1,sw2,sw3,sw4,xsw5を生成する構成となっている。
図14は、第2回路例に係る制御パルス生成回路30Bの構成を示す回路図であり、図中、図12と同等部分には同一符号を付して示している。図14に示すように、本回路例に係る制御パルス生成回路30Bは、第1回路例に係る制御パルス生成回路30Aの構成要素に加えて、2入力OR回路34を有する構成となっている。
図16は、第3回路例に係る制御パルス生成回路30Cの構成を示す回路図であり、図中、図14と同等部分には同一符号を付して示している。図16に示すように、本回路例に係る制御パルス生成回路30Cは、第2回路例に係る制御パルス生成回路30Bにおける2入力OR回路34に代えて、3入力OR回路35を用いるとともに、所定の遅延時間を持つ遅延回路36を有する構成となっている。
図18は、第4回路例に係る制御パルス生成回路30Dの構成を示す回路図であり、図中、図16と同等部分には同一符号を付して示している。図18に示すように、本回路例に係る制御パルス生成回路30Dは、第2回路例に係る制御パルス生成回路30Cの構成要素に加えて、遅延回路37,38を有する構成となっている。
続いて、上述した第1実施形態に係るレベル変換回路10およびその変形例に係るレベル変換回路10A,10Bや、第2実施形態に係るレベル変換回路20およびその変形例に係るレベル変換回路20Aの適用例について説明する。
図21は、画素回路51の回路構成の一例を示す回路図である。
Claims (8)
- 第1の電源電位と出力ノードとの間に接続された第1の駆動トランジスタと、
第2の電源電位と前記出力ノードとの間に接続された前記第1の駆動トランジスタと逆導電型の第2の駆動トランジスタと、
入力信号を前記第1の駆動トランジスタのゲートに与える第1のカップリング容量と、
前記入力信号と同相の信号を前記第2の駆動トランジスタのゲートに与える第2のカップリング容量と、
前記第1の駆動トランジスタの近傍に形成された第1のダイオード素子と、
前記第2の駆動トランジスタの近傍に形成された第2のダイオード素子と、
前記入力信号が前記第1の駆動トランジスタのゲートに与えられるのに先立って当該第1の駆動トランジスタのゲート電位を、前記第1の電源電位に前記第1のダイオード素子の閾値が重畳された電位に確定する第1のスイッチング回路と、
前記同相の信号が前記第2の駆動トランジスタのゲートに与えられるのに先立って当該第2の駆動トランジスタのゲート電位を、前記第2の電源電位に前記第2のダイオード素子の閾値が重畳された電位に確定する第2のスイッチング回路と
を備えたことを特徴とするレベル変換回路。 - 前記第1のスイッチング回路は、前記第1のダイオード素子の一端と前記第1の駆動トランジスタのゲートとの間に接続され、前記入力信号が前記第1の駆動トランジスタのゲートに与えられる前にオン状態となる第1のスイッチングトランジスタと、前記第1のダイオード素子と前記第1のスイッチングトランジスタとの共通接続ノードと前記第2の電源電位との間に接続され、前記第1のスイッチングトランジスタがオン状態になる前にオン状態となる第2のスイッチングトランジスタと、前記第1のダイオード素子の他端と前記第1の電源電位との間に接続され、前記第2のスイッチングトランジスタがオン状態となるときにオフ状態となる第3のスイッチングトランジスタとを有し、
前記第2のスイッチング回路は、前記第2のダイオード素子の一端と前記第1の駆動トランジスタのゲートとの間に接続され、前記入力信号が前記第2の駆動トランジスタのゲートに与えられる前にオン状態となる第4のスイッチングトランジスタと、前記第2のダイオード素子と前記第4のスイッチングトランジスタとの共通接続ノードと前記第1の電源電位との間に接続され、前記第4のスイッチングトランジスタがオン状態になる前にオン状態となる第5のスイッチングトランジスタと、前記第2のダイオード素子の他端と前記第2の電源電位との間に接続され、前記第5のスイッチングトランジスタがオン状態となるときにオフ状態となる第6のスイッチングトランジスタとを有する
ことを特徴とする請求項1記載のレベル変換回路。 - 前記第1のスイッチング回路は、前記第1のダイオード素子の一端と前記第1の駆動トランジスタのゲートとの間に接続され、前記入力信号が前記第1の駆動トランジスタのゲートに与えられる前にオン状態となる第1のスイッチングトランジスタと、前記第2の電源電位に一端が接続され、前記第1のスイッチングトランジスタがオン状態になる前にオン状態となる第2のスイッチングトランジスタと、前記第1のダイオード素子と前記第1のスイッチングトランジスタとの共通接続ノードと前記第2のスイッチングトランジスタの他端との間に接続され、前記第2のスイッチングトランジスタがオン状態となるときにオフ状態となる第3のスイッチングトランジスタとを有し、
前記第2のスイッチング回路は、前記第2のダイオード素子の一端と前記第2の駆動トランジスタのゲートとの間に接続され、前記同相の信号が前記第2の駆動トランジスタのゲートに与えられる前にオン状態となる第4のスイッチングトランジスタと、前記第1の電源電位に一端が接続され、前記第4のスイッチングトランジスタがオン状態になる前にオン状態となる第5のスイッチングトランジスタと、前記第2のダイオード素子と前記第4のスイッチングトランジスタとの共通接続ノードと前記第5のスイッチングトランジスタの他端との間に接続され、前記第5のスイッチングトランジスタがオン状態となるときにオフ状態となる第6のスイッチングトランジスタとを有する
ことを特徴とする請求項1記載のレベル変換回路。 - 一端が第1の電源電位に接続された第1の駆動トランジスタと、
一端が第2の電源電位に接続された前記第1の駆動トランジスタと逆導電型の第2の駆動トランジスタと、
入力信号を前記第1の駆動トランジスタのゲートに与える第1のカップリング容量と、
前記入力信号と同相の信号を前記第2の駆動トランジスタのゲートに与える第2のカップリング容量と、
前記第1の駆動トランジスタの他端と出力ノードとの間に接続され、前記第1の駆動トランジスタのゲートに前記入力信号が与えられる前の一定期間においてオフ状態となる第1のスイッチング素子と、
前記第2の駆動トランジスタの他端と出力ノードとの間に接続され、前記第2の駆動トランジスタのゲートに前記同相の信号が与えられる前の前記一定期間においてオフ状態となる第2のスイッチング素子と、
前記第1の駆動トランジスタのゲートと前記第2の電源電位との間に接続され、前記一定期間内においてオン状態となる第3のスイッチング素子と、
前記第2の駆動トランジスタのゲートと前記第1の電源電位との間に接続され、前記一定期間内においてオン状態となる第4のスイッチング素子と、
前記第1の駆動トランジスタのドレインとゲートとの間に接続され、前記一定期間内において前記第3のスイッチング素子がオフ状態になった後にオン状態となる第5のスイッチングトランジスタと、
前記第2の駆動トランジスタのドレインとゲートとの間に接続され、前記一定期間内において前記第4のスイッチング素子がオフ状態になった後にオン状態となる第6のスイッチングトランジスタと
を備えたことを特徴とするレベル変換回路。 - 前記第1,第4のスイッチングトランジスタを駆動する互いに逆相の第1の制御パルスと、前記第2,第5のスイッチングトランジスタを駆動する互いに逆相の第2の制御パルスと、前記第3,第6のスイッチングトランジスタを駆動する互いに逆相の第3の制御パルスとを生成する制御パルス生成回路を有し、
前記制御パルス生成回路は、2種類の制御パルスに基づいて前記第1,第2,第3の制御パルスを生成する
ことを特徴とする請求項4記載のレベル変換回路。 - 前記制御パルス生成回路は、前記第1,第2,第3の制御パルスのアクティブ状態がオーバーラップしないように前記第1,第2,第3の制御パルスを生成する
ことを特徴とする請求項5記載のレベル変換回路。 - 電気光学素子を含む画素が行列状に2次元配置されてなる画素アレイ部と、
前記画素アレイ部と同一の基板上に形成され、前記画素アレイ部の各画素に表示信号を書き込むための駆動を行う駆動回路と、
前記駆動回路を動作させるために前記基板外部から入力される信号をレベル変換して前記駆動回路に与えるレベル変換回路とを備え、
前記レベル変換回路は、
第1の電源電位と出力ノードとの間に接続された第1の駆動トランジスタと、
第2の電源電位と前記出力ノードとの間に接続された前記第1の駆動トランジスタと逆導電型の第2の駆動トランジスタと、
入力信号を前記第1の駆動トランジスタのゲートに与える第1のカップリング容量と、
前記入力信号と同相の信号を前記第2の駆動トランジスタのゲートに与える第2のカップリング容量と、
前記第1の駆動トランジスタの近傍に形成された第1のダイオード素子と、
前記第2の駆動トランジスタの近傍に形成された第2のダイオード素子と、
前記入力信号が前記第1の駆動トランジスタのゲートに与えられるのに先立って当該第1の駆動トランジスタのゲート電位を、前記第1の電源電位に前記第1のダイオード素子の閾値が重畳された電位に確定する第1のスイッチング回路と、
前記同相の信号が前記第2の駆動トランジスタのゲートに与えられるのに先立って当該第2の駆動トランジスタのゲート電位を、前記第2の電源電位に前記第2のダイオード素子の閾値が重畳された電位に確定する第2のスイッチング回路とを有する
ことを特徴とする表示装置。 - 電気光学素子を含む画素が行列状に2次元配置されてなる画素アレイ部と、
前記画素アレイ部と同一の基板上に形成され、前記画素アレイ部の各画素に表示信号を書き込むための駆動を行う駆動回路と、
前記駆動回路を動作させるために前記基板外部から入力される信号をレベル変換して前記駆動回路に与えるレベル変換回路とを備え、
前記レベル変換回路は、
一端が第1の電源電位に接続された第1の駆動トランジスタと、
一端が第2の電源電位に接続された前記第1の駆動トランジスタと逆導電型の第2の駆動トランジスタと、
入力信号を前記第1の駆動トランジスタのゲートに与える第1のカップリング容量と、
前記入力信号と同相の信号を前記第2の駆動トランジスタのゲートに与える第2のカップリング容量と、
前記第1の駆動トランジスタの他端と出力ノードとの間に接続され、前記第1の駆動トランジスタのゲートに前記入力信号が与えられる前の一定期間においてオフ状態となる第1のスイッチング素子と、
前記第2の駆動トランジスタの他端と出力ノードとの間に接続され、前記第2の駆動トランジスタのゲートに前記同相の信号が与えられる前の前記一定期間においてオフ状態となる第2のスイッチング素子と、
前記第1の駆動トランジスタのゲートと前記第2の電源電位との間に接続され、前記一定期間内においてオン状態となる第3のスイッチング素子と、
前記第2の駆動トランジスタのゲートと前記第1の電源電位との間に接続され、前記一定期間内においてオン状態となる第4のスイッチング素子と、
前記第1の駆動トランジスタのドレインとゲートとの間に接続され、前記一定期間内において前記第3のスイッチング素子がオフ状態になった後にオン状態となる第5のスイッチングトランジスタと、
前記第2の駆動トランジスタのドレインとゲートとの間に接続され、前記一定期間内において前記第4のスイッチング素子がオフ状態になった後にオン状態となる第6のスイッチングトランジスタとを有する
ことを特徴とする表示装置。
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