JP2007165719A - 窒化物半導体素子 - Google Patents

Abstract

【課題】良好なノーマリーオフを実現し、低消費電力、大電流、高耐圧、およびハイパワーで動作可能な窒化物半導体素子を提供すること。
【解決手段】電子供給層であるＡｌ_0.3Ｇａ_0.7Ｎ１５上に、Ａｌ_0.3Ｇａ_0.7Ｎ１５よりも大きな格子定数を有する、電子走行層であるＧａＮ１６が形成されている。Ａｌ_0.3Ｇａ_0.7Ｎ１５のＧａＮ１６側の表面は、ＩＩＩ族面であるので、自発分極電界Ｐ_自は、Ａｌ_0.3Ｇａ_0.7Ｎ１５側からＧａＮ１６側の方向である。上述のように、ＧａＮ１６の格子定数はＡｌ_0.3Ｇａ_0.7Ｎ１５の格子定数よりも大きいので、ＧａＮ１６には圧縮応力がかかりＧａＮ１６層を歪ませることにより、Ａｌ_0.3Ｇａ_0.7Ｎ１５側からＧａＮ１６側へと向かうピエゾ分極電界が生じる。
【選択図】図５

Description

本発明は、窒化物半導体素子に関し、より詳細には、ノーマリーオフ型（エンハンスメント型）の素子を実現可能な窒化物半導体素子に関するものである。

窒化物半導体は、大きなバンドギャップを有し絶縁破壊電界が大きく、飽和電子速度も高いため、高温・高出力・高周波用途の電子デバイス等の材料としても非常に有望である。さらに、これまで利用されてきたＧａＡｓ系やＩｎＰ系と比べ、砒素や燐を含まないことから耐環境性に優れた特徴も持ち合わせており、将来の半導体デバイス材料として期待されている。

窒化物半導体はイオン結合性の強い半導体であり、特に、ｃ軸方向にヘテロ構造を作製すると、窒化物半導体を構成する原子が歪などの影響で、本来あるべき場所からずれるため、電荷のバランスが崩れてヘテロ界面に大きな分極電荷が生じる。窒化物半導体素子には、このような特徴を利用したものがある。例えば、ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）・電界効果トランジスタ（ＦＥＴ）などは代表例で、キャリア供給層に意図的にドーピングしなくても、分極電荷により１０^１３ｃｍ^‐２台というＧａＡｓ系よりも高い２次元電子ガス（２ＤＥＧ）濃度を有する構造が作製できることが特徴である。

一方、上記分極により発生するキャリアのために、ノーマリーオフの素子を作製することが困難であり、消費電力の観点から問題となることが予想されている。したがって、窒化物半導体でノーマリーオフの素子開発は、高出力素子や集積回路の消費電力低減にむけて非常に重要なものとなる。

さて、窒化物半導体ＡｌＧａＮ／ＧａＮ ＨＥＭＴ（ＦＥＴ）は、高周波・高出力素子として非常に有望であるが、上述のように窒化物半導体に内在する分極電荷のために、ノーマリーオフ型の素子の作製が困難である。これまで、Ａｌ_0.2Ｇａ_0.8Ｎ層の１０ｎｍ以下の薄膜化（非特許文献１）による擬ノーマリーオフ動作の報告がある。一般的にはキャリアの閉じ込めを強くするために、ＡｌＧａＮ層のＡｌ組成は、結晶性が悪くならない程度に高く設定される。非特許文献１に開示された構造は、可能な限り、ＡｌＧａＮ層のＡｌ組成の低くし、薄膜化している。この構造により定常状態では、ＡｌＧａＮ／ＧａＮ界面にはキャリアが発生せず、電界をかけたときにだけ、キャリアがＡｌＧａＮ／ＧａＮ界面に発生し電流が流れる。

しかし、精密にＡｌＧａＮ薄膜層の組成や膜厚の制御を行っても、歪によって誘起されるピエゾ分極電荷や自発分極電荷は存在しており、完全なノーマリーオフ型の作製は依然として困難であるという問題がある。また、閉じ込めが弱いため、ＡｌＧａＮ／ＧａＮ界面に発生するキャリアの量が少なくなり、大電力を流しにくいという問題もある。

また、ノーマリーオフ型の素子の作製方法として、窒化物半導体を結晶成長する際の基板の面方位を変える方法が試みられている。これまで、窒化物半導体を成長するにあたり、一般的に使用されている基板は、Ｃ面（（０００１）面）サファイア基板である。分極効果をなくすために、サファイアＲ面基板やｃ軸から大きく傾けた軸を法線ベクトルとする面を使用したサファイアＯＦＦ（傾斜）基板を使用することで、非極性面を形成し、分極電荷が発生しないような構造を作製する試みがなされている。しかしながら、Ｒ面基板やＯＦＦ（傾斜）基板上に低転位密度（１０^９ｃｍ^‐２以下）の窒化物半導体結晶を作製することが困難だったり、電流を流す方向により移動度に大きな異方性が生じるなど、良好な特性を有する素子の作製は困難である。

T. Hashizume et al. "Al2O3 Insulated-Gate Structure for AlGaN/GaN Heterostructure Field Effect Transistors Having Thin AlGaN Barrier Layers"Jpn. J. Appl. Phys. Vol.43, No.6B, 2004. pp.L777-L779 "Interfacial properties of (Al,Ga) As/GaAs structures: Effect of substrate temperature during growth by molecular beam epitaxy"J. Appl. Phys. Vol. 53, No.2, 1982,pp.1030-1033. N. Ikeda, et al. "Normally-off operation power AlGaN/GaN HFET"Proceedings of 2004 International Symposium on Power Semiconductor Devices ＆ ICs, p.369

従来では上述のように、良好なノーマリーオフ型の素子の作製が困難であったり、大電流動作に不向きであったり、窒化物半導体の結晶性が悪い、あるいは、結晶の品質に異方性があるなど、実際のＨＥＭＴやＦＥＴといった素子を作製するには、問題があった。結晶性の悪さは、素子の特性を劣化させることが良く知られている。すなわち、素子の短寿命化や、デバイスのリーク電流の増大・低耐圧化などである。

したがって、良好な結晶性の窒化物半導体でノーマリーオフ型の素子を実現することは、低消費電力、大電流、高耐圧得、およびハイパワー素子にとって非常に重要である。

本発明は、このような課題に鑑みてなされたもので、その目的とするところは、良好なノーマリーオフを実現し、低消費電力、大電流、高耐圧、およびハイパワーで動作可能な窒化物半導体素子を提供することにある。

本発明は、このような目的を達成するために、請求項１記載の発明は、第１の格子定数を有する第１の窒化物半導体層と、第１の方向に自発分極電界が発生しており、前記第１の窒化物半導体層上に形成された第２の窒化物半導体層であって、前記第１の窒化物半導体層の格子定数とは異なる第２の格子定数を有する第２の窒化物半導体層とを備え、前記第１の格子定数と前記第２の格子定数とが異なることにより、前記第２の窒化物半導体層に歪を誘起させて、前記第２の窒化物半導体層において、前記第１の方向とは異なる第２の方向にピエゾ分極電界を発生させ、前記第２の方向は、前記自発分極電界と前記ピエゾ分極電界との差の絶対値を小さくする方向であることを特徴とする。

請求項２記載の発明は、請求項１記載の発明において、前記第１の方向は、前記第２の窒化物半導体層側から前記第１の窒化物半導体層側へと向かう方向であり、前記第２の格子定数は、前記第１の格子定数よりも大きく、前記歪は、圧縮応力により誘起されることを特徴とする。

請求項３記載の発明は、請求項２記載の発明において、前記第１および第２の窒化物半導体層は、少なくともＡｌを含み、前記第２の窒化物半導体層のＡｌ組成比は、前記第１の窒化物半導体層のＡｌ組成比よりも小さいことを特徴とする。

請求項４記載の発明は、請求項２または３記載の発明において、前記第１および第２の窒化物半導体層は、少なくともＩｎを含み、前記第２の窒化物半導体層のＩｎ組成比は、前記第１の窒化物半導体層のＩｎ組成比よりも大きいことを特徴とする。

請求項５記載の発明は、請求項２乃至４のいずれかに記載の発明において、前記第２の窒化物半導体層上に形成され、前記第２の窒化物半導体層の不純物濃度以上の不純物濃度を有し、前記第２の格子定数と同じか、またはそれ以上の値である第３の格子定数を有する第３の窒化物半導体層をさらに備えることを特徴とする。

請求億６記載の発明は、請求項５記載の発明において、前記第１、第２および第３の窒化物半導体層は、Ａｌ、Ｇａ、あるいはＩｎのうちの単体、またはＡｌ、Ｇａ、およびＩｎの全部あるいは一部の混晶を含み、前記第１の格子定数＜前記第２の格子定数≦前記第３の格子定数の関係を満たす窒化物半導体層であることを特徴とする。

請求項７記載の発明は、請求項５または６記載の発明において、前記第１の窒化物半導体層がＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）であり、前記第２の窒化物半導体層がＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ＜１）であり、前記第３の窒化物半導体層がＡｌ_ｚＧａ_１−ｚＮ（０≦ｚ＜１）であり、ｚ≦ｙ＜ｘの関係を満たすことを特徴とする。

請求項８記載の発明は、請求項５または６記載の発明において、前記第１の窒化物半導体層がＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）であり、前記第２の窒化物半導体層がＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ＜１）であり、前記第３の窒化物半導体層がＩｎ_ｚＧａ_１−ｚＮ（０≦ｚ≦１）であり、ｙ＜ｘの関係を満たすことを特徴とする。

請求項９記載の発明は、請求項５または６記載の発明において、前記第１の窒化物半導体層がＡｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）であり、前記第２の窒化物半導体層がＩｎ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）であり、前記第３の窒化物半導体層がＩｎ_ｚＧａ_１−ｚＮ（０≦ｚ≦１）であり、ｙ≦ｚ（ｘ＝０の場合は、０＜ｙ≦ｚ）の関係を満たすことを特徴とする。

請求項１０記載の発明は、請求項５または６記載の発明において、前記第１の窒化物半導体層がＩｎ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）であり、前記第２の窒化物半導体層がＩｎ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）であり、前記第３の窒化物半導体層がＩｎ_ｚＧａ_１−ｚＮ（０≦ｚ≦１）であり、ｘ＜ｙ≦ｚの関係を満たすことを特徴とする。

請求項１１記載の発明は、請求項５乃至１０のいずれかに記載の発明において、前記第３の窒化物半導体層には、前記第２の窒化物半導体層まで届く凹部が形成され、該凹部にはゲート電極が形成されることを特徴とする。

請求項１２記載の発明は、請求項１記載の発明において、前記第１の方向は、前記第１の窒化物半導体層側から前記第２の窒化物半導体層側へと向かう方向であり、前記第１の格子定数は、前記第２の格子定数よりも大きく、前記歪は、引っ張り応力により誘起されることを特徴とする。

本発明によれば、自発分極電界とピエゾ分極電界との差の絶対値を小さくするように、第２の窒化物半導体層（例えば、電子走行層）にピエゾ分極電界を生じさせるので、第１の窒化物半導体層および第２の窒化物半導体層との界面において、２次元電子ガスの蓄積を抑制することが可能となる。よって、良好なノーマリーオフを実現することができ、低消費電力、大電流、高耐圧、およびハイパワーで動作可能な窒化物半導体素子を提供するが可能となる。

以下、図面を参照して本発明の実施形態を詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
従来では、本発明に似た構造がＧａＡｓ系で試みられている。通常のＨＥＭＴあるいはＦＥＴを作製する際のｎ−ＡｌＧａＡｓ／ＧａＡｓ構造（順構造）では、電子が流れる層（２次元電子ガス）と電極とがＡｌＧａＡｓ層で隔てられているため、ソースとドレインとのオーミック接触部の抵抗の低減が難しい。この問題を解決するために、ＡｌＧａＡｓとＧａＡｓとの順番を逆にした逆構造での２次元電子ガスの観測がなされている（非特許文献２）。この方法を応用した形では、最表面に電極との接触層（ｎ^＋−ＧａＡｓ）を設け、ソースとドレイン抵抗とを低減している。また、２次元電子ガスよりも基板側にＡｌＧａＡｓ層とのヘテロ障壁があるため、ショートチャネル効果が少なく、通常のＧａＡｓ−ＨＥＭＴやＦＥＴで問題となる短ゲートの影響が少なくなる。このようにＧａＡｓ系では、分極効果は考慮する必要がないため、単に、電極とチャネル間のオーミック接触部の抵抗の低減に関して、議論されてきた。

本発明の一実施形態は、窒化物半導体に特徴的な分極効果を結晶の歪をもって制御し、定常状態では２次元電子ガスをヘテロ界面には存在させない、または存在するとしても、ノーマリーオフ型として十分に機能するような構造にする発明であり、上述のＧａＡｓ系とはまったく概念や効果が異なるものである。

すなわち、本発明の一実施形態は、基板上に成長（形成）された、不純物ドーピングをしていない、または部分的にあるいは全体的に不純物ドーピングしている窒化物半導体結晶（電子供給層）上に、それよりも格子定数が大きく圧縮応力がかかるような窒化物半導体結晶（電子走行層）を成長し、歪により誘起されるピエゾ分極電荷と、自発分極電荷とが相殺、またはいずれかの分極電界の見かけ上の分極電界を弱めるような構造をとることを特徴としている。

本明細書において、「電子供給層」とは、少なくとも窒素を含み、電子走行層にキャリアを供給するための層であり、かつ電子供給層上に形成される電子走行層をひずませるための層である。この電子供給層は、電子走行層が形成される面付近において、電子供給層のもともとの格子定数となることが好ましい。後述するが、本発明の一実施形態では、電子供給層と電子走行層との接触領域において、それぞれの格子定数の大小関係が設計通りであることが必要である。このため、電子走行層を形成する際に、電子供給層の形成面付近の格子定数がもともとの格子定数となっていれば、上記大小関係を設計通りに確実に実現することができる。よって、電子供給層が形成される基板や他の層の格子定数の影響により、電子供給層が歪んでしまっても、該歪を緩和させることにより、電子走行層が形成される面（基板が形成されている面と対向する面）付近において、上記歪が緩和されていることは有効である。従って、電子供給層は、部分的に、あるいは全部が格子緩和し、もともとの格子定数、または該格子定数に近づいた格子定数を有する格子緩和層であることは好ましい。

また、本明細書において、「電子走行層」とは、少なくとも窒素を含み、電子が走行する層であって、自身の格子定数と電子供給層の格子定数との大小により、引っ張り応力、または圧縮応力が発生し、該応力により歪むことによってピエゾ分極を発生する層である。

さらに、本明細書において、「ピエゾ分極」とは、歪により誘起される分極であって、上記歪により格子（原子）の位置が通常あるはずの場所からズレることにより発生する。ピエゾ分極電界の方向は、後述するように、該分極が発生する層において生じる応力が、圧縮応力か、引っ張り応力かに応じて決定される。

本発明の一実施形態では、電子供給層上に、電子供給層の格子定数よりも大きい格子定数を有する電子走行層を形成して、上記格子定数の違いにより電子走行層に発生するピエゾ分極電界と、格子配列に起因する自発分極電界とを相殺、または分極電界の向きを、電子供給層と電子走行層との界面に電子が蓄積しない方向に制御することにより、上記界面に２次元電子ガスを発生させない、または低減させている。すなわち、自発分極電界とピエゾ分極電界との差の絶対値を小さくする方向にピエゾ分極電界を発生させることにより、電子供給層と電子走行層とのヘテロ界面において、２次元電子ガスの蓄積を抑制することが可能となる。なお、「自発分極電界とピエゾ分極電界との差の絶対値が小さくなる」には、上記双方の分極電界の差の絶対値が小さくなることはもちろん、上記分極電界のうち片方、および双方（上記分極電界が相殺する場合）が無くなる場合、すなわち、上記分極電界の差の絶対値がほぼゼロになる場合も含む。すなわち、本発明の一実施形態では、電子走行層に発生する、自発分極電界およびピエゾ分極電界双方の絶対値は変わらないが、それら分極電界の差の絶対値を小さくするのである。このように、分極電界の差の絶対値を小さくすることによって、電子走行層に発生する、自発分極電界およびピエゾ分極電界により生じる分極電界を弱めることができ、分極による影響を軽減することができる。

以下で、自発分極電界を、電子走行層で発生したピエゾ分極電界にて打ち消し合うことについて説明する。
図１は、本発明の一実施形態に係る、自発分極とピエゾ分極とを打ち消し合うことを説明するための図である。なお、本明細書において、Ｐ_自は自発分極を示し、Ｐ_ピはピエゾ分極を示す。
ｃ面サファイア基板上に成長したＧａＮをはじめとする窒化物半導体でヘテロ接合を形成した場合、原子配列に起因する、または、結晶にかかる応力によって誘起される、分極が発生することが知られている。図１に、ｃ面サファイア基板１上に形成された、格子緩和された電子供給層２上に、歪層としての電子走行層３を形成した場合に発生する分極電界の向きと歪層（電子走行層）にかかる応力の向きを示す。

図１では、サファイア基板１のｃ面上に有機金属気相成長法により窒化物半導体層を成長した場合に一般的である、電子供給層２の最表面（基板１に対向する面）がＩＩＩ族（Ａｌ、Ｇａ、Ｉｎ）面の場合を例示している。上述のように、自発分極電界の向きは、原子配列に起因しており、電子供給層２の最表面がＩＩＩ族面（例えば、Ｇａ−ｆａｃｅ）の場合、その向きは図１の下向きとなる。一方、最表面がＶ族（Ｎ）面の場合は、自発分極電界の向きは、図１の上向きとなる。

この向きの決定は、図２に示したように、六方晶窒化物半導体は、ｃ軸方向にＩＩＩ族面とＶ族面とが交互に現れる構造であるが、このような原子配列と窒化物半導体のイオン結合性の強さから、分極が発生し、最表面がＩＩＩ族の原子（図２（ａ））か、Ｖ族の原子（図２（ｂ））かによって、決定される。なお、ＩＩＩ族面成長か、Ｖ族面成長かは、成長初期の条件等で決めることができる。

さて、ピエゾ分極は、歪によって誘起されるため、格子緩和層である電子供給層２には発生しない。電子走行層３の格子定数が電子供給層２の格子定数よりも大きい場合、電子走行層３には圧縮応力がかかり、該圧縮応力により発生するピエゾ分極電界の向きは図１の上向きとなる。従って、電子供給層２上に、電子供給層２の格子定数よりも大きい格子定数を有する電子走行層３を形成した場合、図１から分かるように、自発分極電界とピエゾ分極電界との向きが逆となり、上記分極電界は相殺される、または上記分極電界の差の絶対値が小さくなるのである。

なお、図１では、電子供給層２として格子緩和層を用いているが、電子供給層２に何らかの原因によって生じた歪や格子定数のズレをなるべく緩和することが前提ではない。すなわち、本発明の一実施形態では、生じる自発分極電界とは逆の向きのピエゾ分極電界を、電子走行層３に発生させることが本質であって、電子走行層３に圧縮応力を発生させるために、電子走行層３の格子定数を電子供給層２の格子定数よりも大きくしているのである。従って、電子供給層２と電子走行層３との接触面（界面）付近において、上記格子定数の関係を有していれば、電子供給層２に発生している歪や格子定数のズレを緩和しなくても良い。例えば、電子走行層３として第１のＧａＮ層を、電子供給層２としてＡｌＧａＮ層を用い、電子供給層２の電子走行層３と対向する面に、第２のＧａＮ層を形成する場合であっても、電子供給層２であるＡｌＧａＮ層の厚さを適切に厚くすることにより、電子走行層３としての第１のＧａＮ層との界面付近の格子定数を、もともとのＡｌＧａＮの格子定数にする、または近づけることができるので、第１のＧａＮ層に適切なピエゾ分極を発生させることができる。

図１では、電子供給層２の最表面をＩＩＩ族面としているが、Ｖ族面としても良い。この場合は、電子走行層３の格子定数が電子供給層２の格子定数よりも小さくすることにより、電子走行層３には引っ張り応力がかかり、発生するピエゾ分極電界の向きは図１の下向きとなる。このとき、電子供給層２の最表面がＶ族面であるので、自発分極電界の向きは図１の上向きであり、自発分極電界とピエゾ分極電界との向きは逆となるので、上記分極電界は相殺、または上記分極電界の差の絶対値が小さくなることになる。

さて、圧縮応力がかかっている層である電子走行層には、ドーピングしても、していなくてもよい。さらに、電極とのオーミック接触の抵抗を低減するために、電子走行層よりも不純物濃度が多い層（抵抗低減層）を、電子走行層上に形成しても良い。この層は、トランジスタの特性を向上する上で好ましい層である。

本発明の一実施形態では、基板として、Ｃ面サファイア基板、ＳｉＣ、Ｓｉ等を用いることができる。従来技術のように、基板に特別な基板（サファイアＲ面基板やサファイアＯＦＦ基板等）を用いると、分極効果を無くすことができ、ノーマリーオフ型の素子が実現できる。しかしながら、この場合、電流を流す方向により移動度に大きな異方性が生じてしまう。これに対して、本発明の一実施形態では、基板として、上記特別な基板を用いなくても、ノーマリーオフ型の素子を実現することができるので、移動度の等方性を確保できる。よって、素子の集積化を容易に行うことができる。

なお、本発明の一実施形態では、ノーマリーオフの実現のために、ピエゾ分極と自発分極とを相殺、またはそれらの差の絶対値を小さくするようにすることが重要であるので、基板は、上記特別な基板（サファイアＲ面基板やサファイアＯＦＦ基板等）であっても良いことは言うまでも無い。

また、電子供給層、電子走行層、および抵抗低減層は、窒素、ならびに少なくともＡｌ、Ｇａ、およびＩｎの１つを含む半導体であって、自発分極電界の向きが電子走行層側から電子供給層側に向かっている場合（例えば、電子供給層の最表面（電子走行層との界面）がＩＩＩ族面である場合）は、格子定数が、電子供給層＜電子走行層≦抵抗低減層の関係を満たす材料、また、自発分極電界の向きが電子供給層側から電子走行層側に向かっている場合（電子供給層の最表面がＶ族面である場合）は、格子定数が、電子供給層＞電子走行層≧抵抗低減層の関係を満たす材料であればいずれであっても良い。すなわち、電子供給層、電子走行層、および抵抗低減層としては、窒素を含み、Ａｌ、Ｇａ、あるいはＩｎのうちの単体、またはＡｌ、Ｇａ、およびＩｎの全部あるいは一部の混晶（ＩｎＡｌＮ、ＩｎＡｌＧａＮ等）で組成を変え、上記格子定数の条件を満たすように、各材料を設定すれば良い。

自発分極電界の向きが電子走行層側から電子供給層側に向かっている場合では、例えば、電子供給層をＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）とし、電子走行層をＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ＜１）とし、抵抗低減層をＡｌ_ｚＧａ_１−ｚＮ（０≦ｚ＜１）としても良い。ただし、このとき組成比は、ｚ≦ｙ＜ｘの関係を満たしている。また、例えば、電子供給層をＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）とし、電子走行層をＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ＜１）とし、抵抗低減層をＩｎ_ｚＧａ_１−ｚＮ（０≦ｚ≦１）としても良い。ただし、このとき組成比は、ｙ＜ｘの関係を満たしている。また、例えば、電子供給層をＡｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）とし、電子走行層をＩｎ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）とし、抵抗低減層をＩｎ_ｚＧａ_１−ｚＮ（０≦ｚ≦１）としても良い。ただし、このとき組成比は、ｙ≦ｚ（ｘ＝０の場合は、０＜ｙ≦ｚ）の関係を満たしている。さらに、例えば、電子供給層をＩｎ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）とし、電子走行層をＩｎ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）とし、抵抗低減層をＩｎ_ｚＧａ_１−ｚＮ（０≦ｚ≦１）としても良い。ただし、このとき組成比は、ｘ＜ｙ≦ｚの関係を満たしている。

すなわち、電子供給層および電子走行層において、格子定数の関係について上記関係を満たすために、電子供給層よりも電子走行層のＡｌ組成比が小さい、または電子供給層よりも電子走行層のＩｎ組成比が大きければ良い。これは、一般的に、ＩｎＧａＡｌＮの場合、ＧａＮを基準として、Ａｌの組成比が大きくなると格子定数が小さくなり、Ｉｎの組成比が大きくなると格子定数が大きくなるからである。同様に、電子走行層および抵抗低減層において、格子定数の関係について上記関係を満たすために、電子走行層よりも抵抗低減層のＡｌ組成比が小さいあるいは同じである、または電子走行層よりも抵抗低減層のＩｎ組成比が大きいあるいは同じであれば良い。

圧縮応力がかかる窒化物半導体層である電子走行層の膜厚は、結晶中の転位密度などにもよるが、１ｎｍから５００ｎｍ程度で、好ましくは５ｎｍから７０ｎｍ程度である。圧縮応力がかかっている層よりも不純物濃度の多い層である抵抗低減層の膜厚は、１ｎｍから５００ｎｍ程度で、好ましくは２ｎｍから１２０ｎｍ程度である。

以上説明したように、電子走行層には、歪誘起によるピエゾ分極電界と自発分極電界とが発生し、それぞれの電界の方向および大きさにより、層にかかる電界が決定される。本発明の場合、自発分極電界とは反対向きの電界が発生するような層を成長し、電界を相殺、または上記電界を弱めている。したがって、定常状態では、ヘテロ界面に２次元電子ガスが蓄積されず、また、例えヘテロ界面に２次元電子ガスが蓄積されるとしてもその量を低減することができるので、ノーマリーオフが実現できる。また、従来技術にあったような障壁層のＡｌ組成や膜厚をぎりぎりまで抑える必要がないため、十分な障壁高さを確保でき、閉じ込めを強くすることが可能となる。したがって、動作時に２次元電子ガスを多く蓄積することができ、大電流を流すことができる。

すなわち、本発明の一実施形態に係る窒化物半導体素子は、Ｎｉ電極等のゲート電極に電圧をかけない状態（定常状態）では、電流が流れず、またはほとんど流れず、電圧をかけることによって、電流が流れるようになるノーマリーオフ型である。また、ヘテロ接合の組成の違いにより、電流が流れ始める電圧の閾値が異なっている。このような大きな組成の違いは、閉じ込めの強さを大きくし、大電流動作に有効となる。

このように、窒化物半導体によるノーマリーオフ型の素子の実現は、材料特性に起因するハイパワー素子の優位性だけでなく、素子構造に起因する低消費電力も加わり、産業上に非常に魅力的である。また、高速動作の可能性も秘めており、新デバイスの実現など多岐にわたり波及効果が期待される。

次に本発明の実施例について説明する。
（第１の実施例）
Ｃ面窒化物半導体でヘテロ接合を形成した場合、自発分極と歪誘起によるピエゾ分極とが発生する。一般に、自発分極による電界の向きは結晶成長の条件に依存する。本実施例で用いている誘起金属気相成長法（ＭＯＶＰＥ法）により窒化物半導体を成長するという条件下では、窒化物半導体表面はＩＩＩ族面（例えば、Ｇａ−ｆａｃｅ）となるため、自発分極電界の向きは定まった向きとなる。一方、ピエゾ分極による電界の向きは、分極の原因となる歪が圧縮応力と引っ張り応力とのいずれで発生しているかにより、異なる。すなわち、圧縮応力と引っ張り応力とに応じて、分極電界の向きが反対になる。

本実施例では、上述のように、自発分極電界とピエゾ分極電界とが反対向きになり、双方が緩和するような構造としたところに特徴があり、特に、電子が走行する電子走行層（チャネル層）が歪を有することを特徴とする。

図３は、本発明の第１の実施例を説明する図であり、窒化物半導体素子の断面図である。
Ｃ面サファイア基板１１上に、ＥＣＲプラズマ成膜装置によりＡｌ_２Ｏ_３、ＡｌＯＮ、ＡｌＮ系の緩衝層１２を堆積したものを基板として用いた。この基板上に有機金属気相成長法（ＭＯＶＰＥ法）により成長温度１０００℃において、Ａｌ_0.3Ｇａ_0.7Ｎ１３を０．８μｍ、ＳｉドープＡｌ_0.3Ｇａ_0.7Ｎ１４を３０ｎｍ、Ａｌ_0.3Ｇａ_0.7Ｎ１５を１０ｎｍ、ＧａＮ１６を５０ｎｍ、ＳｉドープＧａＮ１７を３０ｎｍ、それぞれ順次成長した。図３において、Ａｌ_0.3Ｇａ_0.7Ｎ１３、ＳｉドープＡｌ_0.3Ｇａ_0.7Ｎ１４、およびＡｌ_0.3Ｇａ_0.7Ｎ１５はまとめて格子緩和層として機能する。また、Ａｌ_0.3Ｇａ_0.7Ｎ１５が電子供給層であり、ＧａＮ１６が電子走行層である。さらに、ＳｉドープＧａＮ１７は、電極金属との接触抵抗を低減させるための抵抗低減層である。

本実施例では、より効率良くキャリアである電子を電子走行層であるＧａＮ層１５に供給するために、不純物であるＳｉをドープしたＳｉドープＡｌ_0.3Ｇａ_0.7Ｎ１３を設けているが、不純物であるＳｉは、Ａｌ_0.3Ｇａ_0.7Ｎ１５の一部または全部にドープしても良い。

次いで、図４（ａ）に示すように、この試料に電流−電圧測定用でソース電極とドレイン電極となるオーミック電極１８（Ａｌ／Ａｕ）を電子線蒸着により作製した。ＳｉドープＧａＮ１７の表面のうち、電極１８が形成された表面以外には、ＥＣＲプラズマエッチングによりＳｉドープＧａＮ層１７を３０ｎｍエッチングして、リセス構造１９を形成した。このエッチングによるリセス構造１９は、ゲートのリーク電流の低減、ＳｉドープＧａＮ層１７と電子走行層であるＧａＮ１６とのパラレル伝導の防止ないし低減、ゲートによる２次元電子ガスの制御性の向上などトランジスタ特性の向上の目的があるが、必ずリセス構造１９をとる必要はない。

その後、ソースおよびドレイン電極である電極１８以外を絶縁体（ＳｉＮ_ｘ）２０で覆った。すなわち、リセス構造１９内の露出したＧａＮ１６の全面にＳｉＮ_ｘ２０を形成した。なお、ＳｉＮ_ｘ２０は、電極１８の表面全面ではなく、その一部を覆うように形成しても良い。次いで、ＧａＮ１６／Ａｌ_0.3Ｇａ_0.7Ｎ１５ヘテロ界面に現れる２次元電子ガスの濃度を制御するために、リセス部分にＮｉ２１をゲート電極として蒸着した。このようにして、本実施例に係るトランジスタを完成した。

図４（ｂ）に、ゲート電極２１に電圧を印加していない場合の、ソース−ドレイン電極間（２電極間）の電流値をプロットした図を示す。図４（ｂ）に示されるように、２電極間は、非常に高抵抗となり、電流がほとんど流れていなかった。ゲート電圧が０であるため、電子走行層にチャネルが形成されず、電流がほとんど流れないことが分かる。すなわち、図４（ｂ）に示されるように、２電極間に流れる電流は１０μｍであり、ノーマリーオフ型トランジスタが実証された。

これは、図５に示すように、格子定数は、ＧａＮ１６＞Ａｌ_0.3Ｇａ_0.7Ｎ１５であるので、ＧａＮ１６には圧縮応力がかかり、ピエゾ分極電界は図中の上向きに方向となる。このとき、Ａｌ_0.3Ｇａ_0.7Ｎ１５の最表面（ＧａＮ１６との界面）はＩＩＩ族面であるので、自発分極電界は図中の下向きであり、自発分極電界とピエゾ分極電界とは相殺、または弱め合うことになり、Ａｌ_0.3Ｇａ_0.7Ｎ１５とＧａＮ１６とのヘテロ界面に２次元電子ガスが蓄積しない、または蓄積していたとしてもその量を十分に低減することができる。よって、ノーマリーオフ型を実現することができるのである。

図６に示されるように、Ａｌ_0.3Ｇａ_0.7Ｎ１５上に成長した５０ｎｍのＧａＮ１６には、歪誘起のピエゾ分極電界が−１．５ＭＶ／ｃｍ程度、自発分極電界が同様に＋１．５ＭＶ／ｃｍ程度発生している（成長層から基板方向の電界を＋とした）。したがって、５０ｎｍのＧａＮ１６では、７．５Ｖの電圧降下（上昇）が、それぞれの電界によって生じることになる。ここでは、外部電界によって、電子を蓄積する三角形状のポテンシャルを形成し、２次元電子ガスを発生させている。２次元電子ガスの発生により、トランジスタに電流が流れるようになる。

このように、ゲート電極としてのＮｉ電極１８に電圧をかけない状態（定常状態）では、電流がほとんど流れず、Ｎｉ電極１８に電圧をかけることによって、電流が流れるようになるノーマリーオフ型の素子が、本実施例により実現できた。

なお、本明細書において、「ノーマリーオフ型トランジスタ」とは、ゲート電極に電圧を加えたときにチャネルが形成されて電流が流れるトランジスタを指す。この電流値の具体的な値としては、非特許文献３では、４０μＡでノーマリーオフとしている。

また、本発明の一実施形態では、閾値電圧は、トランジスタの構造によって大きく左右されるので、トランジスタの構造に応じて決定している。

（第２の実施例）
図７に示すように、本実施例では第１の実施例と同様の作製方法により、Ｃ面サファイア基板１１上にＡｌ_２Ｏ_３、ＡｌＯＮ、ＡｌＮ系の緩衝層１２を堆積した基板上に、Ａｌ_0.3Ｇａ_0.7Ｎ１３を０．８μｍ、ＳｉドープＡｌ_0.3Ｇａ_0.7Ｎ１４を３０ｎｍ、Ａｌ_0.3Ｇａ_0.7Ｎ１５を１０ｎｍ、ＧａＮ１６を５０ｎｍ、それぞれ順次成長した。本実施例では、さらに、ＧａＮ１６上に、ＳｉドープＩｎ_0.05Ｇａ_0.95Ｎ２２を３０ｎｍ成長した。このＳｉドープＩｎ_0.05Ｇａ_0.95Ｎ２２は、抵抗低減層として機能する。次いで、第１の実施例と同様のプロセスにより、電流−電圧特性を測定できる試料（トランジスタ）を作製し（図８（ａ））、評価した。

基本的な特性は、第１の実施例と同じく、ゲート電極であるＮｉ電極１８に電圧を印加しない場合は、電流がほとんど流れず、Ｎｉ電極１８に電圧を印加した場合、電流が流れ始めた。図８（ｂ）に、本実施例において、ゲート電極２１に電圧を印加していない場合の、ソース−ドレイン電極間（２電極間）の電流値をプロットした図を示す。図８（ｂ）に示されるように、２電極間は、非常に高抵抗となり、電流がほとんど流れていなかった。ゲート電圧が０であるため、電子走行層にチャネルが形成されず、電流がほとんど流れないことが分かる。すなわち、図８（ｂ）に示されるように、２電極間に流れる電流は１０μｍであり、ノーマリーオフ型トランジスタが実証された。

また、本実施例では、電極との接触層（抵抗低減層）にＧａＮよりもエネルギーギャップの狭いＩｎＧａＮ層を用いているため、オーミック接触部の抵抗が低くなり、ソース−ドレイン電極間の抵抗が第１の実施例よりもやや低い結果となった。

（第３の実施例）
図９に示すように、本実施例では第１の実施例と同様の作製方法により、Ｃ面サファイア基板１１上にＡｌ_２Ｏ_３、ＡｌＯＮ、ＡｌＮ系の緩衝層１２を堆積した基板上に、ＧａＮ２３を０．８μｍ、ＳｉドープＧａＮ２４を３０ｎｍ、ＧａＮ２５を１０ｎｍ、Ｉｎ_0.05Ｇａ_0.95Ｎ２６を５０ｎｍ、ＳｉドープＩｎ_0.05Ｇａ_0.95Ｎ２２を３０ｎｍ、それぞれ順次成長した。なお、本実施例では、ＧａＮ２５が電子供給層であり、Ｉｎ_0.05Ｇａ_0.95Ｎ２６が電子走行層である。また、格子定数は、Ｉｎ_0.05Ｇａ_0.95Ｎ２６＞ＧａＮ２５である。

次いで、第１の実施例と同様のプロセスにより、電流−電圧特性を測定できる試料（トランジスタ）を作製し（図１０（ａ））、評価した。
図１１に示されるように、ＧａＮ２５上に成長した５０ｎｍのＩｎ_0.05Ｇａ_0.95Ｎ２６には、歪誘起のピエゾ分極電界が−１ＭＶ／ｃｍ程度、自発分極電界が同様に＋０．０７ＭＶ／ｃｍ程度発生している（成長層から基板方向の電界を＋とした）。このように、ＧａＮ２５上のＩｎＧａＮ２６にかかる電界は、ほとんどが、ピエゾ分極電界に起因するものである。したがって、５０ｎｍのＩｎ_0.05Ｇａ_0.95Ｎ２６では、５Ｖの電圧降下が、ピエゾ分極電界によって生じることになる。

図１０（ｂ）に、本実施例において、ゲート電極２１に電圧を印加していない場合の、ソース−ドレイン電極間（２電極間）の電流値をプロットした図を示す。図１０（ｂ）に示されるように、２電極間は、非常に高抵抗となり、電流がほとんど流れていなかった。ゲート電圧が０であるため、電子走行層にチャネルが形成されず、電流がほとんど流れないことが分かる。すなわち、図１０（ｂ）に示されるように、２電極間に流れる電流は１０μｍであり、ノーマリーオフ型トランジスタが実証された。すなわち、ゲート電極であるＮｉ電極１８に電圧を印加しない場合、電流はほとんど流れず、電圧を印加したときに、電流が流れるようになった。

（第４の実施例）
図１２に示すように、本実施例では第１の実施例と同様の作製方法により、Ｃ面サファイア基板１１上にＡｌ_２Ｏ_３、ＡｌＯＮ、ＡｌＮ系の緩衝層１２を堆積した基板上に、Ｉｎ_0.05Ｇａ_0.95Ｎ２７を０．５μｍ、ＳｉドープＩｎ_0.05Ｇａ_0.95Ｎ２８を３０ｎｍ、Ｉｎ_0.05Ｇａ_0.95Ｎ２９を１０ｎｍ、Ｉｎ_0.1Ｇａ_0.9Ｎ３０を５０ｎｍ、ＳｉドープＩｎ_0.1Ｇａ_0.9Ｎ３１を３０ｎｍ、それぞれ順次成長した。なお、本実施例では、Ｉｎ_0.05Ｇａ_0.95Ｎ２９が電子供給層であり、Ｉｎ_0.1Ｇａ_0.9Ｎ３０が電子走行層であり、ＳｉドープＩｎ_0.1Ｇａ_0.9Ｎ３１が抵抗低減層である。また、格子定数は、Ｉｎ_0.1Ｇａ_0.9Ｎ３０＞Ｉｎ_0.05Ｇａ_0.95Ｎ２９である。

次いで、第１の実施例と同様のプロセスにより、電流−電圧特性を測定できる試料（トランジスタ）を作製し（図１３（ａ））、評価した。
図１４に示されるように、Ｉｎ_0.05Ｇａ_0.95Ｎ２９上に成長した５０ｎｍのＩｎ_0.1Ｇａ_0.9Ｎ３０には、歪誘起のピエゾ分極電界が−１ＭＶ／ｃｍ程度、自発分極電界が同様に＋０．０７ＭＶ／ｃｍ程度発生している（成長層から基板方向の電界を＋とした）。このように、Ｉｎ_0.05Ｇａ_0.95Ｎ２９上のＩｎ_0.1Ｇａ_0.9Ｎ３０にかかる電界は、ほとんどが、ピエゾ分極電界に起因するものである。したがって、５０ｎｍのＩｎ_0.１Ｇａ_0.９Ｎ３０では、５Ｖの電圧降下が、ピエゾ分極電界によって生じることになる。

図１３（ｂ）に、本実施例において、ゲート電極２１に電圧を印加していない場合の、ソース−ドレイン電極間（２電極間）の電流値をプロットした図を示す。図１３（ｂ）に示されるように、２電極間は、非常に高抵抗となり、電流がほとんど流れていなかった。ゲート電圧が０であるため、電子走行層にチャネルが形成されず、電流がほとんど流れないことが分かる。すなわち、図１３（ｂ）に示されるように、２電極間に流れる電流は１０μｍであり、ノーマリーオフ型トランジスタが実証された。すなわち、ゲート電極であるＮｉ電極１８に電圧を印加しない場合、電流はほとんど流れず、電圧を印加したときに、電流が流れるようになった。

本発明の一実施形態に係る、自発分極とピエゾ分極とを打ち消し合うことを説明するための図である。 本発明の一実施形態に係る、自発分極電界の向きを説明する図である。 本発明の第１の実施例を説明する図であり、窒化物半導体の層構造の断面図である。 （ａ）は本発明の第1の実施例に係る、窒化物半導体トランジスタ構造の断面図を示す図であり、（ｂ）は（ａ）に示すトランジスタのゲートに電圧を印加していない場合の、ソース電極およびドレイン電極との間の電流値をプロットした図である。 本発明の第1の実施例に係る窒化物半導体トランジスタについての、自発分極電界とピエゾ分極電界との関係を示す図である。 本発明の第１の実施例に係る、Ａｌ_ｘＧａ_1-ｘＮ系で発生する分極電界のＡｌ組成依存性を示す図である。 本発明の第２の実施例を説明する図であり、窒化物半導体の層構造の断面図である。 （ａ）は本発明の第２の実施例に係る、窒化物半導体トランジスタ構造の断面図を示す図であり、（ｂ）は（ａ）に示すトランジスタのゲートに電圧を印加していない場合の、ソース電極およびドレイン電極との間の電流値をプロットした図である。 本発明の第３の実施例を説明する図であり、窒化物半導体の層構造の断面図である。 （ａ）は本発明の第３の実施例に係る、窒化物半導体トランジスタ構造の断面図を示す図であり、（ｂ）は（ａ）に示すトランジスタのゲートに電圧を印加していない場合の、ソース電極およびドレイン電極との間の電流値をプロットした図である。 本発明の第３の実施例に係る、Ｉｎ_ｘＧａ_1-ｘＮ／ＧａＮ系で発生する分極電界のＩｎ組成依存性を示す図である。 本発明の第４の実施例を説明する図であり、窒化物半導体の層構造の断面図である。 （ａ）は本発明の第４の実施例に係る、窒化物半導体トランジスタ構造の断面図を示す図であり、（ｂ）は（ａ）に示すトランジスタのゲートに電圧を印加していない場合の、ソース電極およびドレイン電極との間の電流値をプロットした図である。 本発明の第４の実施例に係る、Ｉｎ_ｘＧａ_1-ｘＮ／ＧａＮ系で発生する分極電界のＩｎ組成依存性を示す図である。

符号の説明

１ 基板
２ 電子供給層
３ 電子走行層
１１ Ｃ面サファイア基板
１２ Ａｌ_２Ｏ_３、ＡｌＯＮ、ＡｌＮ系の緩衝層
１３ Ａｌ_0.3Ｇａ_0.7Ｎ
１４ ＳｉドープＡｌ_0.3Ｇａ_0.7Ｎ
１５ Ａｌ_0.3Ｇａ_0.7Ｎ１５
１６ ＧａＮ

Claims (12)

1. 第１の格子定数を有する第１の窒化物半導体層と、
   第１の方向に自発分極電界が発生しており、前記第１の窒化物半導体層上に形成された第２の窒化物半導体層であって、前記第１の窒化物半導体層の格子定数とは異なる第２の格子定数を有する第２の窒化物半導体層とを備え、
   前記第１の格子定数と前記第２の格子定数とが異なることにより、前記第２の窒化物半導体層に歪を誘起させて、前記第２の窒化物半導体層において、前記第１の方向とは異なる第２の方向にピエゾ分極電界を発生させ、
   前記第２の方向は、前記自発分極電界と前記ピエゾ分極電界との差の絶対値を小さくする方向であることを特徴とする窒化物半導体素子。
2. 前記第１の方向は、前記第２の窒化物半導体層側から前記第１の窒化物半導体層側へと向かう方向であり、
   前記第２の格子定数は、前記第１の格子定数よりも大きく、
   前記歪は、圧縮応力により誘起されることを特徴とする請求項１記載の窒化物半導体素子。
3. 前記第１および第２の窒化物半導体層は、少なくともＡｌを含み、前記第２の窒化物半導体層のＡｌ組成比は、前記第１の窒化物半導体層のＡｌ組成比よりも小さいことを特徴とする請求項２記載の窒化物半導体素子。
4. 前記第１および第２の窒化物半導体層は、少なくともＩｎを含み、前記第２の窒化物半導体層のＩｎ組成比は、前記第１の窒化物半導体層のＩｎ組成比よりも大きいことを特徴とする請求項２または３記載の窒化物半導体素子。
5. 前記第２の窒化物半導体層上に形成され、前記第２の窒化物半導体層の不純物濃度以上の不純物濃度を有し、前記第２の格子定数と同じか、またはそれ以上の値である第３の格子定数を有する第３の窒化物半導体層をさらに備えることを特徴とする請求項２乃至４のいずれかに記載の窒化物半導体素子。
6. 前記第１、第２および第３の窒化物半導体層は、Ａｌ、Ｇａ、あるいはＩｎのうちの単体、またはＡｌ、Ｇａ、およびＩｎの全部あるいは一部の混晶を含み、前記第１の格子定数＜前記第２の格子定数≦前記第３の格子定数の関係を満たす窒化物半導体層であることを特徴とする請求項５記載の窒化物半導体素子。
7. 前記第１の窒化物半導体層がＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）であり、前記第２の窒化物半導体層がＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ＜１）であり、前記第３の窒化物半導体層がＡｌ_ｚＧａ_１−ｚＮ（０≦ｚ＜１）であり、ｚ≦ｙ＜ｘの関係を満たすことを特徴とする請求項５または６記載の窒化物半導体素子。
8. 前記第１の窒化物半導体層がＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）であり、前記第２の窒化物半導体層がＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ＜１）であり、前記第３の窒化物半導体層がＩｎ_ｚＧａ_１−ｚＮ（０≦ｚ≦１）であり、ｙ＜ｘの関係を満たすことを特徴とする請求項５または６記載の窒化物半導体素子。
9. 前記第１の窒化物半導体層がＡｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）であり、前記第２の窒化物半導体層がＩｎ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）であり、前記第３の窒化物半導体層がＩｎ_ｚＧａ_１−ｚＮ（０≦ｚ≦１）であり、ｙ≦ｚ（ｘ＝０の場合は、０＜ｙ≦ｚ）の関係を満たすことを特徴とする請求項５または６記載の窒化物半導体素子。
10. 前記第１の窒化物半導体層がＩｎ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）であり、前記第２の窒化物半導体層がＩｎ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）であり、前記第３の窒化物半導体層がＩｎ_ｚＧａ_１−ｚＮ（０≦ｚ≦１）であり、ｘ＜ｙ≦ｚの関係を満たすことを特徴とする請求項５または６記載の窒化物半導体素子。
11. 前記第３の窒化物半導体層には、前記第２の窒化物半導体層まで届く凹部が形成され、該凹部にはゲート電極が形成されることを特徴とする請求項５乃至１０のいずれかに記載の窒化物半導体素子。
12. 前記第１の方向は、前記第１の窒化物半導体層側から前記第２の窒化物半導体層側へと向かう方向であり、
    前記第１の格子定数は、前記第２の格子定数よりも大きく、
    前記歪は、引っ張り応力により誘起されることを特徴とする請求項１記載の窒化物半導体素子。
    

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