JP2007165693A - 半導体装置 - Google Patents
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Abstract
【課題】半導体チップに複数の半導体素子が形成されている半導体装置において、従来の半導体装置と比較して、半導体チップの面積を縮小できる半導体装置を提供する。
【解決手段】半導体チップの表面に平行な面方向において、パワー素子領域aよりも領域が狭い制御回路素子領域bがパワー素子領域aと完全に重複するように、半導体チップの内部に、絶縁分離されたパワー素子領域aを有する第1のSOI層4と、絶縁分離された制御回路素子領域bを有する第2のSOI層7とを、半導体チップの表面に垂直な方向に並んで配置させる。
【選択図】図2
【解決手段】半導体チップの表面に平行な面方向において、パワー素子領域aよりも領域が狭い制御回路素子領域bがパワー素子領域aと完全に重複するように、半導体チップの内部に、絶縁分離されたパワー素子領域aを有する第1のSOI層4と、絶縁分離された制御回路素子領域bを有する第2のSOI層7とを、半導体チップの表面に垂直な方向に並んで配置させる。
【選択図】図2
Description
本発明は、半導体チップに複数の半導体素子が形成されている半導体装置に関するものである。
半導体チップに複数の半導体素子が形成されている従来の半導体装置では、1つの半導体チップにおいて、半導体素子が形成されている複数の半導体素子領域が、半導体チップの表面に平行な方向に並べて配置されている(例えば、特許文献1参照)。
特許第2839088号公報
上記したように、従来の半導体装置では、複数の半導体素子領域が半導体チップにおいて平面的にレイアウトされているため、半導体チップ全体の面積(半導体基板表面の面積)の縮小化を図った場合、各半導体素子領域を縮小させても、各半導体素子領域の面積の合計が半導体チップの面積に関与するため、縮小化に限度がある。
本発明は、上記点に鑑み、半導体チップに複数の半導体素子が形成されている半導体装置において、従来の半導体装置と比較して、半導体チップの面積を縮小できる半導体装置を提供することを目的とする。
上記目的を達成するため、本発明は、半導体チップ(1)の内部に、第1の半導体素子が形成されている第1の素子領域(a)および第1の素子領域を絶縁分離する第1の絶縁手段(3、8)を有する第1の半導体層(4)と、第2の半導体素子が形成されている第2の素子領域(b)および第2の素子領域を絶縁分離する第2の絶縁手段(6、11)を有する第2の半導体層(7)とが、半導体チップ(1)の表面に平行な面方向で、第1の素子領域(a)と第2の素子領域(b)が重複するように、半導体チップ(1)の表面(1a)に垂直な方向に並んで配置されていることを第1の特徴としている。
本発明では、第1の素子領域と第2の素子領域とを、半導体チップの内部に、半導体チップの表面に平行な面方向で、重複させているので、これらを重複させずに配置する場合と比較して、半導体チップの面積を小さくできる。
また、本発明では、第1の特徴に加えて、第1の半導体層(4)は、半導体チップ(1)の裏面側に配置され、第2の半導体層(7)は、半導体チップ(1)の表面側に配置されており、第1の半導体素子は、第1の半導体層(4)に形成されたゲート電極(28)を有する構造の半導体素子であり、第2の半導体素子は、ゲート電極(28)に印加する電圧を制御する制御回路素子であり、第2の半導体層(7)内のうちの第2の素子領域(b)と異なる領域および第2の半導体層(7)の表面上に設けられており、ゲート電極(28)と制御回路素子とを電気的に接続するゲート配線(33、34)を有することを第2の特徴としている。
これにより、第1の素子領域と第2の素子領域とが、半導体チップの内部に、半導体チップの表面に平行な面方向で、重複させずに配置されている場合と比較して、第2の半導体層の表面上に設けられているゲート配線の長さを短くできるため、ゲート配線の全体の長さを短くでき、ゲート配線抵抗を小さくできる。
本発明では、第1の半導体素子として、例えば、パワー素子を用いることができる。半導体素子のスイッチング損失を低減できることから、特に、パワー素子のように、高いスイッチング速度が要求されている場合に、本発明は有効である。
また、本発明では、第1の半導体層(4)と第2の半導体層(7)との間に配置されており、第1の素子領域(a)から第2の素子領域(b)への熱の伝導を抑制する熱伝導抑制手段(71)を備えることを第3の特徴としている。
この場合、熱伝導抑制手段としては、例えば、閉じられた空間を構成するパッシベーション膜の表面に形成された凹部や、半導体領域を構成する半導体材料よりも低熱伝導率の材料で構成された断熱部を用いることができる。
これにより、パワー素子が形成された第1の素子領域と制御回路素子が形成された第2の素子領域との間の熱伝導を抑制でき、制御回路に対するパワー素子の発熱の影響を低減できる。
また、本発明では、第1の半導体層(4)と第2の半導体層(7)との間であって、第1の素子領域(a)に対向する位置に設けられた空間を構成する空間構成部(71)と、第2の半導体層(7)のうちの第2の素子領域(b)とは異なる領域に形成されており、第2の半導体層(7)の表面から空間構成部(71)に到達する深さの穴(72)とを備えることを第4の特徴としている。
これにより、第1の半導体素子から発せられた熱を、第1の半導体層と第2の半導体層との間に設けられた空間を介して、第2の半導体層(7)の表面から放出することができる。
また、本発明では、第1の半導体層(4)と第2の半導体層(7)の間であって、第1の素子領域に対向する領域から第2の半導体層(7)のうちの第2の素子領域とは異なる領域に至って配置されており、一部が第2の半導体層(7)の表面に位置する形状の金属層(73)を備えていることを第5の特徴としている。
これにより、第1の半導体層と第2の半導体層との間に空間が設けられた場合と比較して、放熱効果を高めることができる。
また、本発明では、第1の半導体層(4)の裏面側に、第1の半導体層(4)に接する第1の絶縁膜(3)と、第1の絶縁膜(3)に接する第3の半導体層(1)とが順に積層されている場合、第2の半導体層(7)の表面から、第2の半導体層(7)、第1の半導体層(4)および第1の絶縁膜(3)を貫通して、第3の半導体層(2)と接続された形状であって、導電性材料により構成された導電部(9)を設けることができる。これにより、半導体チップの裏面電位を半導体チップの表面側からとることができる。
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
(第1実施形態)
図1に、本発明の第1実施形態における半導体装置の平面図を示し、図2に図1中のA−A線断面図を示す。なお、図2では、図1に示されていない部分も示している。また、図2では、半導体領域については、断面を示す斜線を省略している。
図1に、本発明の第1実施形態における半導体装置の平面図を示し、図2に図1中のA−A線断面図を示す。なお、図2では、図1に示されていない部分も示している。また、図2では、半導体領域については、断面を示す斜線を省略している。
本実施形態の半導体装置は、図示しないが、半導体チップがパッケージに収納された状態のものである。そして、図2に示すように、この半導体チップ1は、半導体チップ1の裏面側(図中下側)から順に、Si単結晶層2と、第1の絶縁膜3と、第1の半導体層としてのSi単結晶で構成された第1のSOI層4と、電極配線層5と、第2の絶縁膜6と、第2の半導体層としてのSi単結晶で構成された第2のSOI層7とが積層された構造であり、第1、第2のSOI層4、7が半導体チップの表面に垂直な方向(半導体チップの厚さ方向)に、第2の絶縁膜6等を介して、積層されたSOIの2重構造となっている。
Si単結晶層2は、例えば、図示しないリードフレームと接触しており、GND電位となっている。また、第1の絶縁膜3および第2の絶縁膜6は、例えば、SiO2により構成されている。
また、第1のSOI層4は、第2の絶縁膜6よりも半導体チップ1の裏面側(図2中下側)に位置し、第2のSOI層7は、第2の絶縁膜6よりも半導体チップ1の表面側(図2中上側)に位置している。そして、下地である第1のSOI層4に第1の素子領域としてのパワー素子領域aが形成されており、上地である第2のSOI層7に第2の素子領域としての制御回路素子領域bが形成されている。
なお、半導体チップ全体の厚さは、例えば、400μm程度であり、制御回路素子領域bが形成されている第2のSOI層7の厚さは、例えば、10〜20μmである。
ここで、パワー素子領域aは、第1の半導体素子としてのパワー素子が形成されている領域であり、詳細については後述するが、パワー素子として機能するように、P型もしくはN型の不純物半導体部が複数形成されている領域である。
このパワー素子領域aは、第1のSOI層4の下側(裏面側)に位置する第1の絶縁膜3と、第1のSOI層4中であって、パワー素子領域aの周囲に形成されている絶縁膜8、PolySi層9および絶縁膜10により、第1のSOI層4における他の領域と絶縁分離されている。なお、絶縁膜8、PolySi層9、絶縁膜10は、第2のSOI層7の表面(半導体チップ1の表面1a)から第1の絶縁膜3に至って形成されている。絶縁膜8、絶縁膜10は、例えば、SiO2により構成されている。また、第1の絶縁膜3および絶縁膜8が特許請求の範囲に記載の第1の絶縁手段に相当する。
一方、制御回路素子領域bは、パワー素子の動作を制御するための制御回路を構成する第2の半導体素子としての制御回路素子が形成されている領域であり、パワー素子領域aと同様に、制御回路素子として機能するように、制御回路素子を構成するP型もしくはN型の不純物半導体部が複数形成されている領域である。
この制御回路素子領域bは、第2のSOI層7の下側に位置する第2の絶縁膜6と、第2のSOI層7中であって、制御回路素子領域bの周囲に形成されている絶縁膜11により、第2のSOI層7中の他の領域や、パワー素子領域aと絶縁分離されている。なお、図2に示すように、制御回路素子領域bと制御回路素子領域bとの間には、絶縁膜11、PolySi層12および絶縁膜11が配置されている。絶縁膜11は、例えば、SiO2により構成されている。第2の絶縁膜6および絶縁膜11が特許請求の範囲に記載の第2の絶縁手段に相当する。
また、図1に示すように、半導体チップ1の表面に平行な面方向における制御回路素子領域bの大きさは、パワー素子領域aよりも小さく、図1、2に示すように、制御回路素子領域bは、パワー素子領域aの真上に位置しており、半導体チップ1の表面(1a)に平行な面方向で、パワー素子領域aと完全に重複している。
次に、各素子領域a、bの構成について、より詳細に説明する。
パワー素子領域aには、図2に示すように、例えば、パワーLDMOSトランジスタが形成されており、すなわち、不純物半導体部としてのN−型層21と、N−型層21上のN型ウェル22と、N−型層21上のP型ボディ領域23と、N+型ソース領域24と、P+型コンタクト領域25と、N+型ドレイン領域26とが形成されている。また、パワー素子領域aの表面上には、電極配線層5としてのN+型ソース領域24とN+型ドレイン領域26とを分離しているフィールド絶縁膜27と、P型ボディ領域23上に位置するゲート電極28と、層間絶縁膜29と、層間絶縁膜29上に位置し、N+型ソース領域24とN+型ドレイン領域26にそれぞれ導通しているAl配線30と、Al配線30上のパッシベーション膜31とが形成されている。
なお、N+型ソース領域24は、P型ボディ領域23内の表面側に形成されており、N+型ドレイン領域26は、P型ボディ領域23から横方向に離間してN−型ウェル22内の表面側に形成されている。そして、P型ボディ領域23のうち、ゲート電極28の下側の部分がチャネルとなり、横方向(半導体チップ1の表面に対して平行な方向)に電流が流れるようになっている。
また、第2のSOI層7のうち、制御回路素子領域bとは異なる領域に、第2のSOI層7の表面からパワー素子のAl配線30に到達する形状であって、それぞれ、Al配線30を介して、パワー素子領域aのN+型ソース領域24とN+型ドレイン領域26と電気的に接続されたPolySi層32が形成されている。これらのPolySi層32によって、N+型ソース領域24とN+型ドレイン領域26の配線が、半導体チップの表面から引き出されるようになっている。また、同様に、図1に示すように、第2のSOI層7のうち、制御回路素子領域bとは異なる領域(図1中のA−A線上から離れた他の領域)に、ゲート電極28と接続されたゲート配線としてのPolySi層33が形成されている。
そして、図2では示していないが、パワー素子のソース、ドレイン、ゲートの各電極の配線が、半導体チップ1の表面上に形成されている。なお、図1では、これらの配線のうち、PolySi層33と制御回路素子とを電気的に接続するゲート配線34のみを代表して示している。
図2中の左側の制御回路素子領域bには、例えば、NPN型バイポーラトランジスタが形成されており、すなわち、不純物半導体部としてのN−型層41と、N−型層41上のN型層42とN−型層42内の表面側に位置するP+型ベース領域43と、P+型ベース領域43内の表面側に位置するN+型エミッタ領域44と、N型層42内の表面側であって、P+型ベース領域43から離間して位置するN+型コレクタ領域45と、N+型コレクタ領域45とN−型層41に導通しているN+型領域46とが形成されている。
一方、図2中の右側の制御回路素子領域bには、例えば、PNP型バイポーラトランジスタが形成されており、すなわち、不純物半導体部としてのN−型層41と、N−型層41上のN型層42とN−型層42内の表面側に位置し、互いに離間しているP+型エミッタ領域47、P+型コレクタ領域48およびN型ベース領域49とが形成されている。
なお、本実施形態では、制御回路素子領域bにバイポーラトランジスタが形成されているが、バイポーラトランジスタの代わりにCMOSを形成しても良い。
次に、上記した構造の半導体装置の製造方法を説明する。図3(a)〜(c)、図4(a)〜(c)に、半導体装置の製造方法を説明するための断面図を示す。
まず、図3(a)に示すように、Si単結晶層2、第1の絶縁膜3および第1のSOI層4が積層された構造の第1の半導体基板51と、単結晶Si層52、第2の絶縁膜6および第2のSOI層7が積層された構造の第2の半導体基板53を用意する。
このとき、第1の半導体基板51には、第1のSOI層4に、図2に示す構成のパワー素子領域aと、パワー素子領域aの周囲に配置され、パワー素子領域aを他の領域と絶縁分離するための絶縁膜54およびPolySi層55が形成されており、第1のSOI層4の表面上に電極配線層5が形成されている。
一方、第2の半導体基板53には、第2のSOI層7に、図2に示す構成の制御回路素子領域bと、各制御回路素子領域bの周囲に配置され、各制御回路素子領域bを他の領域と絶縁分離するための絶縁膜11およびPolySi層12、56が形成されている。
続いて、図3(b)に示すように、第2の半導体基板53の単結晶Si層52を削除した後、第1の半導体基板51を下側にし、第2の半導体基板53を上側にして、第1、第2の半導体基板51、53を貼り合わせる。
続いて、図3(c)に示すように、パワー素子領域aの周囲に、第2のSOI層7の表面から第1の絶縁膜3に到達する深さのトレンチ57を形成する。
続いて、図4(a)に示すように、トレンチ57の内部に例えばSiO2を埋め込み、その後、酸化膜に対して、再び、トレンチ58を形成し、そのトレンチの内部にPolySiを埋め込むことで、第2のSOI層7の表面から第1の絶縁膜3に至る形状の絶縁膜8、PolySi層9、絶縁膜10を形成する。
続いて、図4(b)に示すように、第2のSOI層7にパワー素子の各電極の配線部を形成するため、第2のSOI層7のうち、制御回路素子領域bとは異なる領域、すなわち、PolySi層56に対してトレンチ59を形成する。このとき、トレンチ59の深さを、パッシベーション膜31も貫通し、パワー素子のAl配線30に到達する深さとする(図2参照)。なお、2つの半導体基板51、53を貼り合わせる前に、パッシベーション膜31にホールを形成しておいても良い。
続いて、図4(c)に示すように、トレンチ59の内部にPolySiを埋め込むことで、第2のSOI層7の表面からパワー素子のAl配線30に到達する形状のPolySi層32を形成する。
その後、図示しないが、第2のSOI層7の表面上に電極配線、保護膜等を形成し、ダイシング工程、パッケージング工程等を経ることで、本実施形態の半導体装置が製造される。
次に、本実施形態の主な効果について説明する。
(1)本実施形態では、半導体チップの内部に、絶縁分離されたパワー素子領域aを有する第1のSOI層4と、絶縁分離された制御回路素子領域bを有する第2のSOI層7とが、半導体チップの表面に垂直な方向に並んで配置されている。そして、図1に示すように、制御回路素子領域bは、半導体チップ1の表面1a上での大きさが、パワー素子領域aよりも小さく、半導体チップ1の表面1aに平行な面方向において、パワー素子領域aと完全に重複している。すなわち、パワー素子領域aと制御回路素子領域bが立体的に配置されている。
ここで、図5(a)、(b)に、比較例として、パワー素子領域aと制御回路素子領域bとが平面的に配置されている場合の半導体チップ1の平面図とB−B線断面図を示す。なお、図6では、図1、2に対応する構成部に、図1、2と同一の符号を付している。
図5(a)、(b)に示す半導体装置は、単結晶Si層62、絶縁膜63、SOI層64からなるSOI構造の半導体基板61において、SOI層64に、パワー素子領域aと制御回路素子領域bとが離間して形成されている。なお、パワー素子領域aは、その周囲に設けられた絶縁膜8、PolySi層9およびSOI層64の下側の絶縁膜63によって、絶縁分離されており、一方、制御回路素子領域bは、その周囲に設けられた絶縁膜11、PolySi層12、65およびSOI層64の下側の絶縁膜63によって、絶縁分離されている。
このように、本実施形態とは異なり、パワー素子領域aと制御回路素子領域bとが半導体チップの表面に平行な面方向で重複していない場合では、パワー素子領域aと制御回路素子領域bの両方が、半導体チップの面積に影響する。このため、半導体チップ全体の面積を縮小するためには、パワー素子領域aと制御回路素子領域bの両方を縮小する必要があるが、パワー素子領域aを縮小しすぎるとパワー素子の耐圧が低下するため、パワー素子領域aを過度に縮小できないことから、半導体チップ全体の面積を縮小することに限界があった。
これに対して、本実施形態では、パワー素子領域aと制御回路素子領域bとが、半導体チップ1の表面1aに平行な面方向において、完全に重複していることから、パワー素子領域aと制御回路素子領域bのうち、パワー素子領域aの大きさのみが半導体チップの面積に影響する。すなわち、本実施形態によれば、図1と図5(a)とを比較してわかるように、 パワー素子領域aが同じ大きさの場合、パワー素子領域aと制御回路素子領域bとが平面的に配置されている場合と比較して、制御回路素子領域bの大きさ分、半導体チップの面積を縮小できる。
(2)さらに、本実施形態では、図2に示すように、パワー素子領域aを有する第1のSOI層4が、半導体チップ1の裏面側に配置され、制御回路素子領域bを有する第2のSOI層7が、半導体チップの表面側に配置されている。また、第1のSOI層4の表面上にパワー素子のゲート電極28が形成されている。また、第2のSOI層7のうち、制御回路素子領域bとは異なる領域に、ゲート電極28と接続されたPolySi層33が形成されており、第2のSOI層7の表面上に、PolySi層33(図1参照)と制御回路素子とを電気的に接続するAl配線34が形成されている。
ところで、比較例としての図5(a)、(b)に示す半導体装置では、パワー素子領域aと制御回路素子領域bとが平面的に配置されていたため、半導体基板61の表面上に形成されていたゲート配線(Al配線)66が長くなり、その配線抵抗(ゲート抵抗)により、ゲートの電圧波形がなまり、パワー素子のスイッチング速度が遅くなり、スイッチング損失が大きくなるという問題があった。
これに対して、本実施形態では、パワー素子領域aの上に制御回路素子領域bを配置しているので、図5(a)に示す半導体装置と比較して、Al配線34を短くできる。また、ゲート電極28と接続されたPolySi層33の半導体チップ1の厚さ方向での長さは、第2のSOI層7の厚さと同程度であり、半導体チップの厚さよりも短いことから、Al配線34よりも、かなり短いものである。
したがって、本実施形態によれば、PolySi層33の長さを考慮しても、図5(a)に示す半導体装置と比較して、PolySi層33とAl配線34から構成されるゲート配線を短くすることができる。これにより、ゲート抵抗を小さくできるので、スイッチング速度をはやくでき、スイッチング損失を低減することができる。
(第2実施形態)
図6に、本発明の第2実施形態における半導体装置の断面図を示す。なお、図6は、図2に対応する図であり、図6では、図2と同様の構成部に図2と同一の符号を付している。
図6に、本発明の第2実施形態における半導体装置の断面図を示す。なお、図6は、図2に対応する図であり、図6では、図2と同様の構成部に図2と同一の符号を付している。
本実施形態の半導体装置は、図2に示す半導体装置に対して、第1のSOI層4と第2のSOI層7との間に位置するパッシベーション膜31に凹部71が設けられた構造となっている。
この凹部71は、パワー素子領域aに対向する領域であって、制御回路素子領域bの真下の領域に位置している。また、凹部71は、パッシベーション膜31に形成された側面71aと、Al配線30等の表面からなる底面71bとによって構成されている。
また、この凹部71は、第1実施形態で説明した製造工程において、例えば、図3(a)に示す工程と、図3(b)に示す工程との間で、第2の半導体基板53と貼り合わせる前の第1の半導体基板51に対して、パッシベーション膜31の一部を選択的に除去することで形成される。
本実施形態の半導体装置では、この凹部71と第2の絶縁膜6によって閉じられた空間が構成されている。このように、第1のSOI層4と第2のSOI層7との間に、凹部71で構成された空間を設けることで、パワー素子領域aから制御回路素子領域bへの熱の伝導を抑えることができ、制御回路に対するパワー素子の発熱の影響を低減できる。
なお、本実施形態では、熱の伝導を抑制する熱伝導抑制手段として、第1のSOI層4と第2のSOI層7との間に位置するパッシベーション膜21に、空間を構成する凹部71を設ける場合を例として説明したが、パッシベーション膜や半導体層を介しての熱の移動を抑制できる手段であれば、他の手段を採用してもよい。例えば、パッシベーション膜や半導体基板よりも熱伝導率が低い材料(断熱材)で構成された断熱部を、第1のSOI層4と第2のSOI層7との間に配置することもできる。すなわち、上記した凹部71を断熱材で充填することもできる。
(第3実施形態)
図7に、本発明の第3実施形態における半導体装置の断面図を示す。なお、図7は、図2、6に対応する図であり、図7では、図2、6と同様の構成部に図2、6と同一の符号を付している。
図7に、本発明の第3実施形態における半導体装置の断面図を示す。なお、図7は、図2、6に対応する図であり、図7では、図2、6と同様の構成部に図2、6と同一の符号を付している。
本実施形態の半導体装置は、図6に示す半導体装置に対して、第2のSOI層7のうちの制御回路素子領域bとは異なる領域に、第2のSOI層の表面から空間部に到達する深さの穴72が設けられた構造となっている。
この穴72は、図1、2に示されている2つの制御回路素子領域bの間に位置するPolySi層12と、第2のSOI層7の下側に位置する第2の絶縁膜6に対して設けられている。また、この穴72は、例えば、第1実施形態で説明した製造工程において、図4(b)に示すように、PolySi層56に対してトレンチ59を形成すると同時に形成可能であり、2つの制御回路素子領域bの間に位置するPolySi層12の全部もしくは一部を除去することで、穴72が形成される。
本実施形態では、この穴72を構成する側面72aと、パッシベーション膜31に形成された空間構成部としての凹部71と、第2の絶縁膜6によって、第2のSOI層7の表面に設けられた開口部72bに通じる空間が構成されている。
これにより、パワー素子から発せられた熱を、空間を介して、第2のSOI層7の表面に設けられた開口部72bから放熱することができる。
(第4実施形態)
図8に、本発明の第4実施形態における半導体装置の断面図を示す。なお、図8は、図7に対応する図であり、図8では、図7と同様の構成部に図7と同一の符号を付している。
図8に、本発明の第4実施形態における半導体装置の断面図を示す。なお、図8は、図7に対応する図であり、図8では、図7と同様の構成部に図7と同一の符号を付している。
本実施形態の半導体装置は、第3実施形態で説明した図7に示す半導体装置が有する空間部に、Cu等の熱伝導率が高い金属材料が充填された構造である。言い換えると、図2に示す半導体装置に対して、第1のSOI層4と第2のSOI層7の間であって、パワー素子領域aに対向する領域から、第2のSOI層7のうちの制御回路素子領域bとは異なる領域に至って配置されており、一部が第2のSOI層7の表面に位置する形状の金属層73が追加された構造となっている。
そして、この金属層73は、例えば、以下の方法により、形成可能である。第1実施形態で説明した製造工程において、例えば、図3(a)に示す工程と、図3(b)に示す工程との間で、第2の半導体基板53と貼り合わせる前の第1の半導体基板51に対して、パッシベーション膜31の一部を選択的に除去することで凹部71を形成する。なお、この凹部71は、Al配線30に到達しない深さであり、パッシベーション膜31に設けられた側面71aと底面71bによって構成される。続いて、この凹部71に金属材料を充填することで、金属層73のうち、第1のSOI層4と第2のSOI層7の間に位置する部分73aを形成する。
また、図4(b)に示す工程で、2つの制御回路素子領域bの間に位置するPolySi層12(図1、2参照)の全部もしくは一部を除去することで、穴72を形成した後、穴72の内部に金属材料を充填することで、金属層73のうち、第2のSOI層7のうちの制御回路素子領域bとは異なる領域に位置する部分73bを形成する。このようにして、金属層73が形成される。
本実施形態によれば、パワー素子から発せられた熱を、上記した構造の金属層73を介して、第2のSOI層7の表面から放熱することができ、第3実施形態で説明した半導体装置よりも、パワー素子の放熱効果を高めることができる。
(第5実施形態)
図9に、本発明の第5実施形態における半導体装置の断面図を示す。なお、図9は、図2に対応する図であり、図9では、図2と同様の構成部に図2と同一の符号を付している。
図9に、本発明の第5実施形態における半導体装置の断面図を示す。なお、図9は、図2に対応する図であり、図9では、図2と同様の構成部に図2と同一の符号を付している。
本実施形態の半導体装置は、図2に示す半導体装置に対して、パワー素子領域aの側面を取り囲むように配置されたPolySi層9を、半導体チップ1の裏面に位置するSi単結晶層2と電気的に接続させた構造に変更したものである。なお、このPolySi層9は、導電性不純物が導入されており、導電性を有している。
このPolySi層9は、第1実施形態で説明した製造工程において、例えば、図3(c)に示す工程で形成するトレンチ57の深さを、第2のSOI層7の表面から第2のSOI層7、第1のSOI層4および第1の絶縁膜3を貫通して、単結晶層2に到達する深さに変更することで、形成可能である。
ここで、第1実施形態で説明したように、図2に示す半導体装置は、Si単結晶層2を図示しないリードフレームと接触させることにより、半導体チップ1の裏面電位をGND電位としていた。
これに対して、本実施形態では、第2のSOI層7の表面から第2のSOI層7、第1のSOI層4および第1の絶縁膜3を貫通して、単結晶層2と接続された形状の導電部としてのPolySi層9を設けることにより、このPolySi層9を介して、半導体チップの裏面電位を半導体チップの表面から取ることができる。これにより、リードフレームと接触させることで、半導体チップの裏面側からGND電位をとる場合と比較して、接触抵抗を低減でき、ノイズに対する誤動作を防ぐことができる。
なお、本実施形態では、導電部としてPolySi層9を用いる場合を例として説明したが、PolySi層9の代わりに、他の導電性材料で構成された導電部を用いることもできる。
(第6実施形態)
図10、11に、本発明の第6実施形態の第1、第2の例における半導体装置の断面図を示す。なお、図10、11は、図2に対応する図であり、図10、11では、図2と同様の構成部に図2と同一の符号を付している。
図10、11に、本発明の第6実施形態の第1、第2の例における半導体装置の断面図を示す。なお、図10、11は、図2に対応する図であり、図10、11では、図2と同様の構成部に図2と同一の符号を付している。
上記した各実施形態で説明した半導体装置では、パワー素子領域aにパワーLDMOSトランジスタが形成されていたのに対して、本実施形態では、パワー素子領域aに、パワーVDMOSトランジスタを形成している。
具体的には、図10に示す第1の例の半導体装置では、パワー素子領域aに、不純物半導体部としてのN+型ドレイン層81と、N+型ドレイン層81の上のN型ウェル82とN−型ウェル82内の表面側に位置するP+型ボディ領域83と、P+型ボディ領域83内の表面側に位置するN+型ソース領域84と、N型ウェル82内のP+型ボディ領域83と離間した位置に形成されており、N+型ドレイン層81に到達する深さのN+型領域85とが形成されている。
また、パワー素子領域aの表面上には、P+型ボディ領域83の真上に位置するゲート電極86が形成されており、P型ボディ領域83のうち、ゲート電極86の下側の部分がチャネルとなり、縦方向(すなわち、半導体チップ1の表面に対して垂直な方向、半導体チップ1の厚さ方向)に電流が流れるようになっている。
また、パワー素子領域aの表面上には、層間絶縁膜87aと、層間絶縁膜87aの上に位置し、N+型領域85と電気的に接続されたAl配線88と、これらを覆っている層間絶縁膜87bと、N+型ソース領域84と電気的に接続されたAl配線89と、パッシベーション膜90とが形成されている。
また、本実施形態では、図1に示す半導体装置に対して、パワー素子領域aと、その周囲に位置する絶縁膜8、PolySi層9、絶縁膜10との間に、第2のSOI層7の表面から第1の絶縁膜3に到達する形状の絶縁膜91と、導電性不純物が添加されているPolySi層92とが追加されている。なお、絶縁膜91は、例えば、SiO2により構成されている。
このPolySi層92は、絶縁膜91に設けられた穴91aを介して、N+型領域85と電気的に接続されたAl配線88と電気的に接続されている。このPolySi層92により、半導体チップ1の表面からドレイン電極をとることができるようになっている。なお、PolySi層92とAl配線88との接続については、例えば、第2のSOI層7の表面から第1の絶縁膜3に到達するトレンチを形成した後、このトレンチ内に、絶縁膜91のうちの穴91aよりも下側の部分91bを形成し、続いて、Al配線88のうちの穴91aの内部に位置する部分88aを形成した後、絶縁膜91のうちの穴91aよりも上側の部分91cを形成することで、可能となる。
また、N+型ソース領域84と電気的に接続されたAl配線89は、図2に示す半導体装置と同様に、第2のSOI層7に形成されたPolySi層32と電気的に接続されている。
一方、図11に示す半導体装置は、図10に示す半導体装置に対して、N+型ドレイン層81と電気的に接続されていたN+型領域85およびAl配線88が省略されており、N+型ドレイン層81が、絶縁膜91の穴91dの内部に設けられた接続部93を介して、PolySi層92と電気的に接続された構造となっている。なお、この接続部93は、例えば、トレンチ内に絶縁膜91を形成する前に、PolySi等の導電性材料を埋め込むことで形成される。
(他の実施形態)
(1)上記した各実施形態では、ゲート電極28、86がプレーナ構造である場合を例として説明したが、ゲート電極を他の構造とすることもできる。例えば、第1のSOI層4に形成されたトレンチに電極材を埋め込んだトレンチゲート構造とすることもできる。
(1)上記した各実施形態では、ゲート電極28、86がプレーナ構造である場合を例として説明したが、ゲート電極を他の構造とすることもできる。例えば、第1のSOI層4に形成されたトレンチに電極材を埋め込んだトレンチゲート構造とすることもできる。
(2)上記した各実施形態では、パワー素子領域a、制御回路素子領域bを絶縁分離する手段として、絶縁膜を用いた絶縁物分離を採用した場合を例として説明したが、PN接合分離を採用することもできる。例えば、パワー素子領域a、制御回路素子領域bをそれぞれ取り囲んでいる絶縁膜をP型領域に変更することもできる。
(3)上記した各実施形態では、半導体チップの下地にパワー素子領域aを形成し、上地に制御回路素子領域bを形成する場合を例として説明したが、パワー素子領域aと制御回路素子領域bを上下逆に配置することも可能である。
(4)上記した各実施形態では、第1のSOI層4と第2のSOI層7とを有するSOIの2重構造とする場合を例として説明したが、3重以上の多重構造としても良い。すなわち、絶縁分離された素子領域を3重以上積層しても良い。
(5)上記した各実施形態では、制御回路素子領域bとパワー素子領域aとが完全に重複している場合を例として説明したが、例えば、制御回路素子領域bの一部がパワー素子領域aの真上に位置する構造としても良い。このように、制御回路素子領域bとパワー素子領域aとが半導体チップの表面に平行な面方向において、一部でも重複していれば、重複していない場合と比較して、半導体チップの面積を縮小できる。
(6)上記した各実施形態では、第1、第2の半導体素子として、パワー素子と制御回路素子を採用する場合を例として説明したが、パワー素子に限らず、ゲート電極を有する構造の素子であれば他の半導体素子を採用することもできる。このとき、他方の半導体素子が、ゲート電極に印加する電圧を制御する制御回路素子であれば、ゲート配線を短くできるという利点がある。
また、第1、第2の半導体素子を、パワー素子と制御回路素子以外の組み合わせとすることもでき、例えば、ともにパワー素子とすることもできる。また、第1、第2の半導体素子としては、トランジスタに限らず、ダイオード、コンデンサ、抵抗、メモリセル等の半導体素子を採用することもできる。
なお、上記した各実施形態は、実施可能な範囲で種々の組み合わせが可能である。
1…半導体チップ、3…第1の絶縁膜、4…第1のSOI層、6…第2の絶縁膜、
7…第2のSOI層、8、11…絶縁膜、33…PolySi層、34…ゲート配線、
a…パワー素子領域、b…制御回路素子領域。
7…第2のSOI層、8、11…絶縁膜、33…PolySi層、34…ゲート配線、
a…パワー素子領域、b…制御回路素子領域。
Claims (7)
- 半導体チップ(1)の内部に、第1の半導体素子が形成されている第1の素子領域(a)および前記第1の素子領域を絶縁分離する第1の絶縁手段(3、8)を有する第1の半導体層(4)と、第2の半導体素子が形成されている第2の素子領域(b)および前記第2の素子領域を絶縁分離する第2の絶縁手段(6、11)を有する第2の半導体層(7)とが、前記半導体チップ(1)の表面に平行な面方向で、前記第1の素子領域(a)と前記第2の素子領域(b)が重複するように、前記半導体チップ(1)の表面(1a)に垂直な方向に並んで配置されていることを特徴とする半導体装置。
- 前記第1の半導体層(4)は、前記半導体チップ(1)の裏面側に配置され、前記第2の半導体層(7)は、前記半導体チップ(1)の表面側に配置されており、
前記第1の半導体素子は、前記第1の半導体層(4)に形成されたゲート電極(28)を有する構造の半導体素子であり、
前記第2の半導体素子は、前記ゲート電極(28)に印加する電圧を制御する制御回路素子であり、
前記第2の半導体層(7)内のうちの前記第2の素子領域(b)と異なる領域および第前記2の半導体層(7)の表面上に設けられており、前記ゲート電極(28)と前記制御回路素子とを電気的に接続するゲート配線(33、34)を有することを特徴とする請求項1に記載の半導体装置。 - 前記第1の半導体素子は、パワー素子であることを特徴とする請求項2に記載の半導体装置。
- 前記第1の半導体層(4)と前記第2の半導体層(7)との間に配置されており、前記第1の素子領域(a)から前記第2の素子領域(b)への熱の伝導を抑制する熱伝導抑制手段(71)を備えることを特徴とする請求項3に記載の半導体装置。
- 前記第1の半導体層(4)と前記第2の半導体層(7)との間であって、前記第1の素子領域(a)に対向する位置に設けられた空間を構成する空間構成部(71)と、
前記第2の半導体層(7)のうちの前記第2の素子領域(b)とは異なる領域に形成されており、前記第2の半導体層(7)の表面から前記空間構成部(71)に到達する深さの穴(72)とを備えることを特徴とする請求項3に記載の半導体装置。 - 前記第1の半導体層(4)と前記第2の半導体層(7)の間であって、前記第1の素子領域に対向する領域から前記第2の半導体層(7)のうちの前記第2の素子領域とは異なる領域に至って配置されており、一部が前記第2の半導体層(7)の表面に位置する形状の金属層(73)を備えていることを特徴とする請求項3に記載の半導体装置。
- 前記第1の半導体層(4)の裏面側に、前記第1の半導体層(4)に接する第1の絶縁膜(3)と、前記第1の絶縁膜(3)に接する第3の半導体層(1)とが順に積層されており、
前記第2の半導体層(7)の表面から、前記第2の半導体層(7)、前記第1の半導体層(4)および前記第1の絶縁膜(3)を貫通して、前記第3の半導体層(2)と接続された形状であって、導電性材料により構成された導電部(9)を備えることを特徴とする請求項2ないし6のいずれか1つに記載の半導体装置。
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