JP2007165693A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device whose semiconductor chip area can be further reduced in comparison with conventional semiconductor devices in mounting a number of semiconductor elements in a single semiconductor chip. <P>SOLUTION: To ensure that a control circuit element area (b) smaller than a power element area (a) completely overlaps the power element area (a) in a surface direction parallel to the surface of a semiconductor chip, a first SOI layer 4 having a discrete insulating control circuit element area (a) and a second SOI layer 7 having a discrete insulating control circuit element area (b) are vertically arranged on the semiconductor chip surface within the semiconductor chip. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体チップに複数の半導体素子が形成されている半導体装置に関するものである。   The present invention relates to a semiconductor device in which a plurality of semiconductor elements are formed on a semiconductor chip.

半導体チップに複数の半導体素子が形成されている従来の半導体装置では、１つの半導体チップにおいて、半導体素子が形成されている複数の半導体素子領域が、半導体チップの表面に平行な方向に並べて配置されている（例えば、特許文献１参照）。
特許第２８３９０８８号公報 In a conventional semiconductor device in which a plurality of semiconductor elements are formed on a semiconductor chip, in one semiconductor chip, a plurality of semiconductor element regions in which semiconductor elements are formed are arranged side by side in a direction parallel to the surface of the semiconductor chip. (For example, refer to Patent Document 1).
Japanese Patent No. 2839088

上記したように、従来の半導体装置では、複数の半導体素子領域が半導体チップにおいて平面的にレイアウトされているため、半導体チップ全体の面積（半導体基板表面の面積）の縮小化を図った場合、各半導体素子領域を縮小させても、各半導体素子領域の面積の合計が半導体チップの面積に関与するため、縮小化に限度がある。   As described above, in the conventional semiconductor device, since a plurality of semiconductor element regions are laid out in a plane on the semiconductor chip, each area of the entire semiconductor chip (area of the semiconductor substrate surface) is reduced. Even if the semiconductor element region is reduced, the total area of each semiconductor element region is related to the area of the semiconductor chip, so that there is a limit to reduction.

本発明は、上記点に鑑み、半導体チップに複数の半導体素子が形成されている半導体装置において、従来の半導体装置と比較して、半導体チップの面積を縮小できる半導体装置を提供することを目的とする。   In view of the above points, an object of the present invention is to provide a semiconductor device in which a semiconductor chip can be reduced in area compared to a conventional semiconductor device in a semiconductor device in which a plurality of semiconductor elements are formed on a semiconductor chip. To do.

上記目的を達成するため、本発明は、半導体チップ（１）の内部に、第１の半導体素子が形成されている第１の素子領域（ａ）および第１の素子領域を絶縁分離する第１の絶縁手段（３、８）を有する第１の半導体層（４）と、第２の半導体素子が形成されている第２の素子領域（ｂ）および第２の素子領域を絶縁分離する第２の絶縁手段（６、１１）を有する第２の半導体層（７）とが、半導体チップ（１）の表面に平行な面方向で、第１の素子領域（ａ）と第２の素子領域（ｂ）が重複するように、半導体チップ（１）の表面（１ａ）に垂直な方向に並んで配置されていることを第１の特徴としている。   In order to achieve the above object, the present invention provides a first element region (a) in which a first semiconductor element is formed in a semiconductor chip (1) and a first element region that is insulated and separated. The first semiconductor layer (4) having the insulating means (3, 8), the second element region (b) in which the second semiconductor element is formed, and the second element region for isolating the second element region. And the second semiconductor layer (7) having the insulating means (6, 11) in the plane direction parallel to the surface of the semiconductor chip (1), the first element region (a) and the second element region ( The first feature is that they are arranged in a direction perpendicular to the surface (1a) of the semiconductor chip (1) so that b) overlap.

本発明では、第１の素子領域と第２の素子領域とを、半導体チップの内部に、半導体チップの表面に平行な面方向で、重複させているので、これらを重複させずに配置する場合と比較して、半導体チップの面積を小さくできる。   In the present invention, the first element region and the second element region are overlapped in the semiconductor chip in a plane direction parallel to the surface of the semiconductor chip, so that they are arranged without overlapping. Compared with, the area of the semiconductor chip can be reduced.

また、本発明では、第１の特徴に加えて、第１の半導体層（４）は、半導体チップ（１）の裏面側に配置され、第２の半導体層（７）は、半導体チップ（１）の表面側に配置されており、第１の半導体素子は、第１の半導体層（４）に形成されたゲート電極（２８）を有する構造の半導体素子であり、第２の半導体素子は、ゲート電極（２８）に印加する電圧を制御する制御回路素子であり、第２の半導体層（７）内のうちの第２の素子領域（ｂ）と異なる領域および第２の半導体層（７）の表面上に設けられており、ゲート電極（２８）と制御回路素子とを電気的に接続するゲート配線（３３、３４）を有することを第２の特徴としている。   In the present invention, in addition to the first feature, the first semiconductor layer (4) is disposed on the back side of the semiconductor chip (1), and the second semiconductor layer (7) is formed on the semiconductor chip (1). The first semiconductor element is a semiconductor element having a structure having a gate electrode (28) formed in the first semiconductor layer (4), and the second semiconductor element is A control circuit element for controlling a voltage applied to the gate electrode (28), a region different from the second element region (b) in the second semiconductor layer (7) and the second semiconductor layer (7) The second feature is that it has a gate wiring (33, 34) that is electrically connected to the gate electrode (28) and the control circuit element.

これにより、第１の素子領域と第２の素子領域とが、半導体チップの内部に、半導体チップの表面に平行な面方向で、重複させずに配置されている場合と比較して、第２の半導体層の表面上に設けられているゲート配線の長さを短くできるため、ゲート配線の全体の長さを短くでき、ゲート配線抵抗を小さくできる。   As a result, the first element region and the second element region are second in comparison with the case where the first element region and the second element region are arranged in the semiconductor chip without overlapping in the plane direction parallel to the surface of the semiconductor chip. Since the length of the gate wiring provided on the surface of the semiconductor layer can be shortened, the entire length of the gate wiring can be shortened and the gate wiring resistance can be reduced.

本発明では、第１の半導体素子として、例えば、パワー素子を用いることができる。半導体素子のスイッチング損失を低減できることから、特に、パワー素子のように、高いスイッチング速度が要求されている場合に、本発明は有効である。   In the present invention, for example, a power element can be used as the first semiconductor element. Since the switching loss of the semiconductor element can be reduced, the present invention is effective particularly when a high switching speed is required as in a power element.

また、本発明では、第１の半導体層（４）と第２の半導体層（７）との間に配置されており、第１の素子領域（ａ）から第２の素子領域（ｂ）への熱の伝導を抑制する熱伝導抑制手段（７１）を備えることを第３の特徴としている。   In the present invention, the first semiconductor layer (4) and the second semiconductor layer (7) are disposed between the first element region (a) and the second element region (b). A third feature is that a heat conduction suppressing means (71) for suppressing the heat conduction is provided.

この場合、熱伝導抑制手段としては、例えば、閉じられた空間を構成するパッシベーション膜の表面に形成された凹部や、半導体領域を構成する半導体材料よりも低熱伝導率の材料で構成された断熱部を用いることができる。   In this case, as the heat conduction suppressing means, for example, a recessed portion formed on the surface of the passivation film constituting the closed space, or a heat insulating portion made of a material having a lower thermal conductivity than the semiconductor material constituting the semiconductor region Can be used.

これにより、パワー素子が形成された第１の素子領域と制御回路素子が形成された第２の素子領域との間の熱伝導を抑制でき、制御回路に対するパワー素子の発熱の影響を低減できる。   Thereby, the heat conduction between the first element region where the power element is formed and the second element region where the control circuit element is formed can be suppressed, and the influence of heat generation of the power element on the control circuit can be reduced.

また、本発明では、第１の半導体層（４）と第２の半導体層（７）との間であって、第１の素子領域（ａ）に対向する位置に設けられた空間を構成する空間構成部（７１）と、第２の半導体層（７）のうちの第２の素子領域（ｂ）とは異なる領域に形成されており、第２の半導体層（７）の表面から空間構成部（７１）に到達する深さの穴（７２）とを備えることを第４の特徴としている。   In the present invention, a space provided between the first semiconductor layer (4) and the second semiconductor layer (7) and at a position facing the first element region (a) is formed. The space component (71) is formed in a region different from the second element region (b) in the second semiconductor layer (7), and the space configuration is formed from the surface of the second semiconductor layer (7). It has a fourth feature that it is provided with a hole (72) having a depth reaching the portion (71).

これにより、第１の半導体素子から発せられた熱を、第１の半導体層と第２の半導体層との間に設けられた空間を介して、第２の半導体層（７）の表面から放出することができる。   Thereby, the heat generated from the first semiconductor element is released from the surface of the second semiconductor layer (7) through the space provided between the first semiconductor layer and the second semiconductor layer. can do.

また、本発明では、第１の半導体層（４）と第２の半導体層（７）の間であって、第１の素子領域に対向する領域から第２の半導体層（７）のうちの第２の素子領域とは異なる領域に至って配置されており、一部が第２の半導体層（７）の表面に位置する形状の金属層（７３）を備えていることを第５の特徴としている。   In the present invention, the region between the first semiconductor layer (4) and the second semiconductor layer (7), the region facing the first element region, from the second semiconductor layer (7) A fifth feature is that the metal layer (73) is arranged to reach a region different from the second element region, and a part of the metal layer (73) is located on the surface of the second semiconductor layer (7). Yes.

これにより、第１の半導体層と第２の半導体層との間に空間が設けられた場合と比較して、放熱効果を高めることができる。   Thereby, compared with the case where a space is provided between the first semiconductor layer and the second semiconductor layer, the heat dissipation effect can be enhanced.

また、本発明では、第１の半導体層（４）の裏面側に、第１の半導体層（４）に接する第１の絶縁膜（３）と、第１の絶縁膜（３）に接する第３の半導体層（１）とが順に積層されている場合、第２の半導体層（７）の表面から、第２の半導体層（７）、第１の半導体層（４）および第１の絶縁膜（３）を貫通して、第３の半導体層（２）と接続された形状であって、導電性材料により構成された導電部（９）を設けることができる。これにより、半導体チップの裏面電位を半導体チップの表面側からとることができる。   In the present invention, the first insulating film (3) in contact with the first semiconductor layer (4) and the first insulating film (3) in contact with the first semiconductor layer (4) are provided on the back surface side of the first semiconductor layer (4). When the three semiconductor layers (1) are sequentially stacked, the second semiconductor layer (7), the first semiconductor layer (4), and the first insulation are formed from the surface of the second semiconductor layer (7). A conductive portion (9) that penetrates the film (3) and is connected to the third semiconductor layer (2) and is made of a conductive material can be provided. Thereby, the back surface potential of the semiconductor chip can be taken from the front surface side of the semiconductor chip.

なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。   In addition, the code | symbol in the parenthesis of each means described in a claim and this column is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.

（第１実施形態）
図１に、本発明の第１実施形態における半導体装置の平面図を示し、図２に図１中のＡ−Ａ線断面図を示す。なお、図２では、図１に示されていない部分も示している。また、図２では、半導体領域については、断面を示す斜線を省略している。 (First embodiment)
FIG. 1 is a plan view of the semiconductor device according to the first embodiment of the present invention, and FIG. 2 is a sectional view taken along line AA in FIG. In FIG. 2, parts not shown in FIG. 1 are also shown. In FIG. 2, oblique lines indicating a cross section are omitted for the semiconductor region.

本実施形態の半導体装置は、図示しないが、半導体チップがパッケージに収納された状態のものである。そして、図２に示すように、この半導体チップ１は、半導体チップ１の裏面側（図中下側）から順に、Ｓｉ単結晶層２と、第１の絶縁膜３と、第１の半導体層としてのＳｉ単結晶で構成された第１のＳＯＩ層４と、電極配線層５と、第２の絶縁膜６と、第２の半導体層としてのＳｉ単結晶で構成された第２のＳＯＩ層７とが積層された構造であり、第１、第２のＳＯＩ層４、７が半導体チップの表面に垂直な方向（半導体チップの厚さ方向）に、第２の絶縁膜６等を介して、積層されたＳＯＩの２重構造となっている。   Although not shown, the semiconductor device of the present embodiment is in a state where a semiconductor chip is housed in a package. As shown in FIG. 2, the semiconductor chip 1 includes a Si single crystal layer 2, a first insulating film 3, and a first semiconductor layer in order from the back surface side (lower side in the figure) of the semiconductor chip 1. The first SOI layer 4 made of Si single crystal as, the electrode wiring layer 5, the second insulating film 6, and the second SOI layer made of Si single crystal as the second semiconductor layer 7 in which the first and second SOI layers 4 and 7 are perpendicular to the surface of the semiconductor chip (in the thickness direction of the semiconductor chip) via the second insulating film 6 and the like. A double structure of stacked SOI is formed.

Ｓｉ単結晶層２は、例えば、図示しないリードフレームと接触しており、ＧＮＤ電位となっている。また、第１の絶縁膜３および第２の絶縁膜６は、例えば、ＳｉＯ２により構成されている。 For example, the Si single crystal layer 2 is in contact with a lead frame (not shown) and is at a GND potential. The first insulating film 3 and the second insulating film 6 are made of, for example, SiO 2 .

また、第１のＳＯＩ層４は、第２の絶縁膜６よりも半導体チップ１の裏面側（図２中下側）に位置し、第２のＳＯＩ層７は、第２の絶縁膜６よりも半導体チップ１の表面側（図２中上側）に位置している。そして、下地である第１のＳＯＩ層４に第１の素子領域としてのパワー素子領域ａが形成されており、上地である第２のＳＯＩ層７に第２の素子領域としての制御回路素子領域ｂが形成されている。   The first SOI layer 4 is located on the back side (lower side in FIG. 2) of the semiconductor chip 1 with respect to the second insulating film 6, and the second SOI layer 7 is formed with the second insulating film 6. Is also located on the front surface side of semiconductor chip 1 (upper side in FIG. 2). A power element region a as a first element region is formed in the first SOI layer 4 as a base, and a control circuit element as a second element region in the second SOI layer 7 as a base Region b is formed.

なお、半導体チップ全体の厚さは、例えば、４００μｍ程度であり、制御回路素子領域ｂが形成されている第２のＳＯＩ層７の厚さは、例えば、１０〜２０μｍである。   The total thickness of the semiconductor chip is, for example, about 400 μm, and the thickness of the second SOI layer 7 in which the control circuit element region b is formed is, for example, 10-20 μm.

ここで、パワー素子領域ａは、第１の半導体素子としてのパワー素子が形成されている領域であり、詳細については後述するが、パワー素子として機能するように、Ｐ型もしくはＮ型の不純物半導体部が複数形成されている領域である。   Here, the power element region a is a region in which a power element as a first semiconductor element is formed. Although details will be described later, a P-type or N-type impurity semiconductor is used so as to function as a power element. This is a region where a plurality of parts are formed.

このパワー素子領域ａは、第１のＳＯＩ層４の下側（裏面側）に位置する第１の絶縁膜３と、第１のＳＯＩ層４中であって、パワー素子領域ａの周囲に形成されている絶縁膜８、ＰｏｌｙＳｉ層９および絶縁膜１０により、第１のＳＯＩ層４における他の領域と絶縁分離されている。なお、絶縁膜８、ＰｏｌｙＳｉ層９、絶縁膜１０は、第２のＳＯＩ層７の表面（半導体チップ１の表面１ａ）から第１の絶縁膜３に至って形成されている。絶縁膜８、絶縁膜１０は、例えば、ＳｉＯ２により構成されている。また、第１の絶縁膜３および絶縁膜８が特許請求の範囲に記載の第１の絶縁手段に相当する。 The power element region a is formed around the power element region a in the first insulating film 3 located on the lower side (back side) of the first SOI layer 4 and in the first SOI layer 4. The insulating film 8, the PolySi layer 9, and the insulating film 10 are insulated and separated from other regions in the first SOI layer 4. The insulating film 8, the PolySi layer 9, and the insulating film 10 are formed from the surface of the second SOI layer 7 (the surface 1a of the semiconductor chip 1) to the first insulating film 3. The insulating film 8 and the insulating film 10 are made of, for example, SiO 2 . The first insulating film 3 and the insulating film 8 correspond to the first insulating means described in the claims.

一方、制御回路素子領域ｂは、パワー素子の動作を制御するための制御回路を構成する第２の半導体素子としての制御回路素子が形成されている領域であり、パワー素子領域ａと同様に、制御回路素子として機能するように、制御回路素子を構成するＰ型もしくはＮ型の不純物半導体部が複数形成されている領域である。   On the other hand, the control circuit element region b is a region where a control circuit element as a second semiconductor element constituting a control circuit for controlling the operation of the power element is formed, and similarly to the power element region a, This is a region where a plurality of P-type or N-type impurity semiconductor portions constituting the control circuit element are formed so as to function as the control circuit element.

この制御回路素子領域ｂは、第２のＳＯＩ層７の下側に位置する第２の絶縁膜６と、第２のＳＯＩ層７中であって、制御回路素子領域ｂの周囲に形成されている絶縁膜１１により、第２のＳＯＩ層７中の他の領域や、パワー素子領域ａと絶縁分離されている。なお、図２に示すように、制御回路素子領域ｂと制御回路素子領域ｂとの間には、絶縁膜１１、ＰｏｌｙＳｉ層１２および絶縁膜１１が配置されている。絶縁膜１１は、例えば、ＳｉＯ２により構成されている。第２の絶縁膜６および絶縁膜１１が特許請求の範囲に記載の第２の絶縁手段に相当する。 This control circuit element region b is formed in the second insulating film 6 located below the second SOI layer 7 and the second SOI layer 7 and around the control circuit element region b. The insulating film 11 is isolated from other regions in the second SOI layer 7 and the power element region a. As shown in FIG. 2, the insulating film 11, the PolySi layer 12, and the insulating film 11 are disposed between the control circuit element region b and the control circuit element region b. The insulating film 11 is made of, for example, SiO 2 . The second insulating film 6 and the insulating film 11 correspond to the second insulating means described in the claims.

また、図１に示すように、半導体チップ１の表面に平行な面方向における制御回路素子領域ｂの大きさは、パワー素子領域ａよりも小さく、図１、２に示すように、制御回路素子領域ｂは、パワー素子領域ａの真上に位置しており、半導体チップ１の表面（１ａ）に平行な面方向で、パワー素子領域ａと完全に重複している。   Further, as shown in FIG. 1, the size of the control circuit element region b in the plane direction parallel to the surface of the semiconductor chip 1 is smaller than that of the power element region a, and as shown in FIGS. The region b is located immediately above the power element region a, and completely overlaps the power element region a in a plane direction parallel to the surface (1a) of the semiconductor chip 1.

次に、各素子領域ａ、ｂの構成について、より詳細に説明する。   Next, the configuration of the element regions a and b will be described in more detail.

パワー素子領域ａには、図２に示すように、例えば、パワーＬＤＭＯＳトランジスタが形成されており、すなわち、不純物半導体部としてのＮ−型層２１と、Ｎ−型層２１上のＮ型ウェル２２と、Ｎ−型層２１上のＰ型ボディ領域２３と、Ｎ＋型ソース領域２４と、Ｐ＋型コンタクト領域２５と、Ｎ＋型ドレイン領域２６とが形成されている。また、パワー素子領域ａの表面上には、電極配線層５としてのＮ＋型ソース領域２４とＮ＋型ドレイン領域２６とを分離しているフィールド絶縁膜２７と、Ｐ型ボディ領域２３上に位置するゲート電極２８と、層間絶縁膜２９と、層間絶縁膜２９上に位置し、Ｎ＋型ソース領域２４とＮ＋型ドレイン領域２６にそれぞれ導通しているＡｌ配線３０と、Ａｌ配線３０上のパッシベーション膜３１とが形成されている。 As shown in FIG. 2, for example, a power LDMOS transistor is formed in the power element region a, that is, an N − type layer 21 as an impurity semiconductor portion and an N type well 22 on the N − type layer 21. Then, a P-type body region 23, an N + -type source region 24, a P + -type contact region 25, and an N + -type drain region 26 on the N − -type layer 21 are formed. Further, on the surface of the power element region a, a field insulating film 27 that separates the N + -type source region 24 and the N + -type drain region 26 as the electrode wiring layer 5 and the P-type body region 23 are formed. On the Al wiring 30, which is located on the gate electrode 28, the interlayer insulating film 29, and the interlayer insulating film 29, and is electrically connected to the N + -type source region 24 and the N + -type drain region 26, respectively. The passivation film 31 is formed.

なお、Ｎ＋型ソース領域２４は、Ｐ型ボディ領域２３内の表面側に形成されており、Ｎ＋型ドレイン領域２６は、Ｐ型ボディ領域２３から横方向に離間してＮ−型ウェル２２内の表面側に形成されている。そして、Ｐ型ボディ領域２３のうち、ゲート電極２８の下側の部分がチャネルとなり、横方向（半導体チップ１の表面に対して平行な方向）に電流が流れるようになっている。 The N + -type source region 24 is formed on the surface side in the P-type body region 23, and the N + -type drain region 26 is separated from the P-type body region 23 in the lateral direction and the N − -type well 22. It is formed on the inner surface side. In the P-type body region 23, the lower part of the gate electrode 28 becomes a channel, and current flows in the lateral direction (direction parallel to the surface of the semiconductor chip 1).

また、第２のＳＯＩ層７のうち、制御回路素子領域ｂとは異なる領域に、第２のＳＯＩ層７の表面からパワー素子のＡｌ配線３０に到達する形状であって、それぞれ、Ａｌ配線３０を介して、パワー素子領域ａのＮ＋型ソース領域２４とＮ＋型ドレイン領域２６と電気的に接続されたＰｏｌｙＳｉ層３２が形成されている。これらのＰｏｌｙＳｉ層３２によって、Ｎ＋型ソース領域２４とＮ＋型ドレイン領域２６の配線が、半導体チップの表面から引き出されるようになっている。また、同様に、図１に示すように、第２のＳＯＩ層７のうち、制御回路素子領域ｂとは異なる領域（図１中のＡ−Ａ線上から離れた他の領域）に、ゲート電極２８と接続されたゲート配線としてのＰｏｌｙＳｉ層３３が形成されている。 Further, the second SOI layer 7 has a shape that reaches the Al wiring 30 of the power element from the surface of the second SOI layer 7 in a region different from the control circuit element region b, and the Al wiring 30 Thus, a PolySi layer 32 electrically connected to the N + type source region 24 and the N + type drain region 26 in the power element region a is formed. By these PolySi layers 32, the wirings of the N + type source region 24 and the N + type drain region 26 are drawn from the surface of the semiconductor chip. Similarly, as shown in FIG. 1, in the second SOI layer 7, a gate electrode is formed in a region different from the control circuit element region b (other region away from the AA line in FIG. 1). A PolySi layer 33 is formed as a gate wiring connected to 28.

そして、図２では示していないが、パワー素子のソース、ドレイン、ゲートの各電極の配線が、半導体チップ１の表面上に形成されている。なお、図１では、これらの配線のうち、ＰｏｌｙＳｉ層３３と制御回路素子とを電気的に接続するゲート配線３４のみを代表して示している。   Although not shown in FIG. 2, the wiring of the source, drain and gate electrodes of the power element is formed on the surface of the semiconductor chip 1. In FIG. 1, only the gate wiring 34 that electrically connects the PolySi layer 33 and the control circuit element is representatively shown.

図２中の左側の制御回路素子領域ｂには、例えば、ＮＰＮ型バイポーラトランジスタが形成されており、すなわち、不純物半導体部としてのＮ−型層４１と、Ｎ−型層４１上のＮ型層４２とＮ−型層４２内の表面側に位置するＰ＋型ベース領域４３と、Ｐ＋型ベース領域４３内の表面側に位置するＮ＋型エミッタ領域４４と、Ｎ型層４２内の表面側であって、Ｐ＋型ベース領域４３から離間して位置するＮ＋型コレクタ領域４５と、Ｎ＋型コレクタ領域４５とＮ−型層４１に導通しているＮ＋型領域４６とが形成されている。 In the left control circuit element region b in FIG. 2, for example, an NPN bipolar transistor is formed, that is, an N − type layer 41 as an impurity semiconductor portion and an N type layer on the N − type layer 41. 42, a P + -type base region 43 located on the surface side in the N − -type layer 42, an N + -type emitter region 44 located on the surface side in the P + -type base region 43, and a surface in the N-type layer 42 N + type collector region 45 located on the side and spaced apart from P + type base region 43, and N + type collector region 45 and N + type region 46 conducting to N − type layer 41 are formed. Has been.

一方、図２中の右側の制御回路素子領域ｂには、例えば、ＰＮＰ型バイポーラトランジスタが形成されており、すなわち、不純物半導体部としてのＮ−型層４１と、Ｎ−型層４１上のＮ型層４２とＮ−型層４２内の表面側に位置し、互いに離間しているＰ＋型エミッタ領域４７、Ｐ＋型コレクタ領域４８およびＮ型ベース領域４９とが形成されている。 On the other hand, in the control circuit element region b on the right side in FIG. 2, for example, a PNP bipolar transistor is formed, that is, an N − type layer 41 as an impurity semiconductor portion and an N − type layer 41 on the N − type layer 41. A P + -type emitter region 47, a P + -type collector region 48 and an N-type base region 49 which are located on the surface side in the mold layer 42 and the N − -type layer 42 and are separated from each other are formed.

なお、本実施形態では、制御回路素子領域ｂにバイポーラトランジスタが形成されているが、バイポーラトランジスタの代わりにＣＭＯＳを形成しても良い。   In this embodiment, a bipolar transistor is formed in the control circuit element region b. However, a CMOS may be formed instead of the bipolar transistor.

次に、上記した構造の半導体装置の製造方法を説明する。図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）に、半導体装置の製造方法を説明するための断面図を示す。   Next, a method for manufacturing the semiconductor device having the above structure will be described. 3A to 3C and 4A to 4C are cross-sectional views for explaining a method for manufacturing a semiconductor device.

まず、図３（ａ）に示すように、Ｓｉ単結晶層２、第１の絶縁膜３および第１のＳＯＩ層４が積層された構造の第１の半導体基板５１と、単結晶Ｓｉ層５２、第２の絶縁膜６および第２のＳＯＩ層７が積層された構造の第２の半導体基板５３を用意する。   First, as shown in FIG. 3A, a first semiconductor substrate 51 having a structure in which a Si single crystal layer 2, a first insulating film 3, and a first SOI layer 4 are stacked, and a single crystal Si layer 52 are formed. A second semiconductor substrate 53 having a structure in which the second insulating film 6 and the second SOI layer 7 are laminated is prepared.

このとき、第１の半導体基板５１には、第１のＳＯＩ層４に、図２に示す構成のパワー素子領域ａと、パワー素子領域ａの周囲に配置され、パワー素子領域ａを他の領域と絶縁分離するための絶縁膜５４およびＰｏｌｙＳｉ層５５が形成されており、第１のＳＯＩ層４の表面上に電極配線層５が形成されている。   At this time, the first semiconductor substrate 51 is disposed on the first SOI layer 4 around the power element region a having the configuration shown in FIG. 2 and the power element region a. An insulating film 54 and a PolySi layer 55 for insulating isolation from each other are formed, and an electrode wiring layer 5 is formed on the surface of the first SOI layer 4.

一方、第２の半導体基板５３には、第２のＳＯＩ層７に、図２に示す構成の制御回路素子領域ｂと、各制御回路素子領域ｂの周囲に配置され、各制御回路素子領域ｂを他の領域と絶縁分離するための絶縁膜１１およびＰｏｌｙＳｉ層１２、５６が形成されている。   On the other hand, in the second semiconductor substrate 53, the control circuit element region b having the configuration shown in FIG. 2 and the periphery of each control circuit element region b are arranged in the second SOI layer 7, and each control circuit element region b is arranged. An insulating film 11 and PolySi layers 12 and 56 for insulating and isolating from the other regions are formed.

続いて、図３（ｂ）に示すように、第２の半導体基板５３の単結晶Ｓｉ層５２を削除した後、第１の半導体基板５１を下側にし、第２の半導体基板５３を上側にして、第１、第２の半導体基板５１、５３を貼り合わせる。   Subsequently, as shown in FIG. 3B, after the single crystal Si layer 52 of the second semiconductor substrate 53 is deleted, the first semiconductor substrate 51 is set to the lower side, and the second semiconductor substrate 53 is set to the upper side. Then, the first and second semiconductor substrates 51 and 53 are bonded together.

続いて、図３（ｃ）に示すように、パワー素子領域ａの周囲に、第２のＳＯＩ層７の表面から第１の絶縁膜３に到達する深さのトレンチ５７を形成する。   Subsequently, as shown in FIG. 3C, a trench 57 having a depth reaching the first insulating film 3 from the surface of the second SOI layer 7 is formed around the power element region a.

続いて、図４（ａ）に示すように、トレンチ５７の内部に例えばＳｉＯ２を埋め込み、その後、酸化膜に対して、再び、トレンチ５８を形成し、そのトレンチの内部にＰｏｌｙＳｉを埋め込むことで、第２のＳＯＩ層７の表面から第１の絶縁膜３に至る形状の絶縁膜８、ＰｏｌｙＳｉ層９、絶縁膜１０を形成する。 Subsequently, as shown in FIG. 4A, for example, SiO 2 is embedded in the trench 57, and then a trench 58 is formed again in the oxide film, and PolySi is embedded in the trench. Then, an insulating film 8, a PolySi layer 9, and an insulating film 10 having a shape extending from the surface of the second SOI layer 7 to the first insulating film 3 are formed.

続いて、図４（ｂ）に示すように、第２のＳＯＩ層７にパワー素子の各電極の配線部を形成するため、第２のＳＯＩ層７のうち、制御回路素子領域ｂとは異なる領域、すなわち、ＰｏｌｙＳｉ層５６に対してトレンチ５９を形成する。このとき、トレンチ５９の深さを、パッシベーション膜３１も貫通し、パワー素子のＡｌ配線３０に到達する深さとする（図２参照）。なお、２つの半導体基板５１、５３を貼り合わせる前に、パッシベーション膜３１にホールを形成しておいても良い。   Subsequently, as shown in FIG. 4B, the wiring portion of each electrode of the power element is formed in the second SOI layer 7, so that the control circuit element region b of the second SOI layer 7 is different from that of the control circuit element region b. A trench 59 is formed in the region, that is, the PolySi layer 56. At this time, the depth of the trench 59 is set to a depth that penetrates the passivation film 31 and reaches the Al wiring 30 of the power element (see FIG. 2). Note that holes may be formed in the passivation film 31 before the two semiconductor substrates 51 and 53 are bonded together.

続いて、図４（ｃ）に示すように、トレンチ５９の内部にＰｏｌｙＳｉを埋め込むことで、第２のＳＯＩ層７の表面からパワー素子のＡｌ配線３０に到達する形状のＰｏｌｙＳｉ層３２を形成する。   Subsequently, as shown in FIG. 4C, a PolySi layer 32 having a shape reaching the Al wiring 30 of the power element from the surface of the second SOI layer 7 is formed by embedding PolySi in the trench 59. .

その後、図示しないが、第２のＳＯＩ層７の表面上に電極配線、保護膜等を形成し、ダイシング工程、パッケージング工程等を経ることで、本実施形態の半導体装置が製造される。   Thereafter, although not shown, electrode wiring, a protective film, and the like are formed on the surface of the second SOI layer 7, and the semiconductor device of this embodiment is manufactured through a dicing process, a packaging process, and the like.

次に、本実施形態の主な効果について説明する。   Next, main effects of this embodiment will be described.

（１）本実施形態では、半導体チップの内部に、絶縁分離されたパワー素子領域ａを有する第１のＳＯＩ層４と、絶縁分離された制御回路素子領域ｂを有する第２のＳＯＩ層７とが、半導体チップの表面に垂直な方向に並んで配置されている。そして、図１に示すように、制御回路素子領域ｂは、半導体チップ１の表面１ａ上での大きさが、パワー素子領域ａよりも小さく、半導体チップ１の表面１ａに平行な面方向において、パワー素子領域ａと完全に重複している。すなわち、パワー素子領域ａと制御回路素子領域ｂが立体的に配置されている。   (1) In the present embodiment, a first SOI layer 4 having a power element region a isolated and a second SOI layer 7 having a control circuit element region b isolated from each other inside the semiconductor chip. Are arranged in a direction perpendicular to the surface of the semiconductor chip. As shown in FIG. 1, the control circuit element region b is smaller in size on the surface 1 a of the semiconductor chip 1 than the power element region a and is in a plane direction parallel to the surface 1 a of the semiconductor chip 1. It completely overlaps with the power element region a. That is, the power element region a and the control circuit element region b are arranged three-dimensionally.

ここで、図５（ａ）、（ｂ）に、比較例として、パワー素子領域ａと制御回路素子領域ｂとが平面的に配置されている場合の半導体チップ１の平面図とＢ−Ｂ線断面図を示す。なお、図６では、図１、２に対応する構成部に、図１、２と同一の符号を付している。   Here, in FIGS. 5A and 5B, as a comparative example, a plan view and a BB line of the semiconductor chip 1 when the power element region a and the control circuit element region b are arranged in a plane. A cross-sectional view is shown. In FIG. 6, the same reference numerals as those in FIGS.

図５（ａ）、（ｂ）に示す半導体装置は、単結晶Ｓｉ層６２、絶縁膜６３、ＳＯＩ層６４からなるＳＯＩ構造の半導体基板６１において、ＳＯＩ層６４に、パワー素子領域ａと制御回路素子領域ｂとが離間して形成されている。なお、パワー素子領域ａは、その周囲に設けられた絶縁膜８、ＰｏｌｙＳｉ層９およびＳＯＩ層６４の下側の絶縁膜６３によって、絶縁分離されており、一方、制御回路素子領域ｂは、その周囲に設けられた絶縁膜１１、ＰｏｌｙＳｉ層１２、６５およびＳＯＩ層６４の下側の絶縁膜６３によって、絶縁分離されている。   5A and 5B includes an SOI structure semiconductor substrate 61 including a single-crystal Si layer 62, an insulating film 63, and an SOI layer 64. The SOI layer 64 includes a power element region a and a control circuit. The element region b is formed apart from the element region b. The power element region a is insulated and isolated by the insulating film 8 provided around the power element region a, the PolySi layer 9 and the insulating film 63 below the SOI layer 64, while the control circuit element region b is The insulating film 11, the PolySi layers 12 and 65, and the insulating film 63 below the SOI layer 64 provided around are insulated and separated.

このように、本実施形態とは異なり、パワー素子領域ａと制御回路素子領域ｂとが半導体チップの表面に平行な面方向で重複していない場合では、パワー素子領域ａと制御回路素子領域ｂの両方が、半導体チップの面積に影響する。このため、半導体チップ全体の面積を縮小するためには、パワー素子領域ａと制御回路素子領域ｂの両方を縮小する必要があるが、パワー素子領域ａを縮小しすぎるとパワー素子の耐圧が低下するため、パワー素子領域ａを過度に縮小できないことから、半導体チップ全体の面積を縮小することに限界があった。   Thus, unlike the present embodiment, when the power element region a and the control circuit element region b do not overlap in the plane direction parallel to the surface of the semiconductor chip, the power element region a and the control circuit element region b. Both affect the area of the semiconductor chip. For this reason, in order to reduce the area of the entire semiconductor chip, it is necessary to reduce both the power element region a and the control circuit element region b. However, if the power element region a is excessively reduced, the breakdown voltage of the power element is reduced. Therefore, since the power element region a cannot be excessively reduced, there is a limit to reducing the area of the entire semiconductor chip.

これに対して、本実施形態では、パワー素子領域ａと制御回路素子領域ｂとが、半導体チップ１の表面１ａに平行な面方向において、完全に重複していることから、パワー素子領域ａと制御回路素子領域ｂのうち、パワー素子領域ａの大きさのみが半導体チップの面積に影響する。すなわち、本実施形態によれば、図１と図５（ａ）とを比較してわかるように、 パワー素子領域ａが同じ大きさの場合、パワー素子領域ａと制御回路素子領域ｂとが平面的に配置されている場合と比較して、制御回路素子領域ｂの大きさ分、半導体チップの面積を縮小できる。   On the other hand, in the present embodiment, the power element region a and the control circuit element region b are completely overlapped in the plane direction parallel to the surface 1a of the semiconductor chip 1. Of the control circuit element region b, only the size of the power element region a affects the area of the semiconductor chip. That is, according to the present embodiment, as can be seen by comparing FIG. 1 and FIG. 5A, when the power element region a is the same size, the power element region a and the control circuit element region b are planar. As compared with the case where the control circuit elements are arranged, the area of the semiconductor chip can be reduced by the size of the control circuit element region b.

（２）さらに、本実施形態では、図２に示すように、パワー素子領域ａを有する第１のＳＯＩ層４が、半導体チップ１の裏面側に配置され、制御回路素子領域ｂを有する第２のＳＯＩ層７が、半導体チップの表面側に配置されている。また、第１のＳＯＩ層４の表面上にパワー素子のゲート電極２８が形成されている。また、第２のＳＯＩ層７のうち、制御回路素子領域ｂとは異なる領域に、ゲート電極２８と接続されたＰｏｌｙＳｉ層３３が形成されており、第２のＳＯＩ層７の表面上に、ＰｏｌｙＳｉ層３３（図１参照）と制御回路素子とを電気的に接続するＡｌ配線３４が形成されている。   (2) Further, in the present embodiment, as shown in FIG. 2, the first SOI layer 4 having the power element region a is disposed on the back side of the semiconductor chip 1 and has the second control circuit element region b. The SOI layer 7 is disposed on the surface side of the semiconductor chip. A gate electrode 28 of the power element is formed on the surface of the first SOI layer 4. In addition, a PolySi layer 33 connected to the gate electrode 28 is formed in a region different from the control circuit element region b in the second SOI layer 7, and the PolySi layer 33 is formed on the surface of the second SOI layer 7. An Al wiring 34 for electrically connecting the layer 33 (see FIG. 1) and the control circuit element is formed.

ところで、比較例としての図５（ａ）、（ｂ）に示す半導体装置では、パワー素子領域ａと制御回路素子領域ｂとが平面的に配置されていたため、半導体基板６１の表面上に形成されていたゲート配線（Ａｌ配線）６６が長くなり、その配線抵抗（ゲート抵抗）により、ゲートの電圧波形がなまり、パワー素子のスイッチング速度が遅くなり、スイッチング損失が大きくなるという問題があった。   By the way, in the semiconductor device shown in FIGS. 5A and 5B as a comparative example, the power element region a and the control circuit element region b are arranged in a plane, and thus formed on the surface of the semiconductor substrate 61. The gate wiring (Al wiring) 66 that has been used becomes long, and due to the wiring resistance (gate resistance), there is a problem that the voltage waveform of the gate is lost, the switching speed of the power element is slowed, and the switching loss is increased.

これに対して、本実施形態では、パワー素子領域ａの上に制御回路素子領域ｂを配置しているので、図５（ａ）に示す半導体装置と比較して、Ａｌ配線３４を短くできる。また、ゲート電極２８と接続されたＰｏｌｙＳｉ層３３の半導体チップ１の厚さ方向での長さは、第２のＳＯＩ層７の厚さと同程度であり、半導体チップの厚さよりも短いことから、Ａｌ配線３４よりも、かなり短いものである。   In contrast, in the present embodiment, since the control circuit element region b is disposed on the power element region a, the Al wiring 34 can be shortened as compared with the semiconductor device shown in FIG. Further, since the length of the PolySi layer 33 connected to the gate electrode 28 in the thickness direction of the semiconductor chip 1 is approximately the same as the thickness of the second SOI layer 7 and is shorter than the thickness of the semiconductor chip, It is considerably shorter than the Al wiring 34.

したがって、本実施形態によれば、ＰｏｌｙＳｉ層３３の長さを考慮しても、図５（ａ）に示す半導体装置と比較して、ＰｏｌｙＳｉ層３３とＡｌ配線３４から構成されるゲート配線を短くすることができる。これにより、ゲート抵抗を小さくできるので、スイッチング速度をはやくでき、スイッチング損失を低減することができる。   Therefore, according to the present embodiment, even when the length of the PolySi layer 33 is taken into consideration, the gate wiring composed of the PolySi layer 33 and the Al wiring 34 is shortened as compared with the semiconductor device shown in FIG. can do. Thereby, since gate resistance can be made small, switching speed can be made quick and switching loss can be reduced.

（第２実施形態）
図６に、本発明の第２実施形態における半導体装置の断面図を示す。なお、図６は、図２に対応する図であり、図６では、図２と同様の構成部に図２と同一の符号を付している。 (Second Embodiment)
FIG. 6 is a sectional view of a semiconductor device according to the second embodiment of the present invention. 6 corresponds to FIG. 2. In FIG. 6, the same reference numerals as those in FIG.

本実施形態の半導体装置は、図２に示す半導体装置に対して、第１のＳＯＩ層４と第２のＳＯＩ層７との間に位置するパッシベーション膜３１に凹部７１が設けられた構造となっている。   The semiconductor device of this embodiment has a structure in which a recess 71 is provided in the passivation film 31 located between the first SOI layer 4 and the second SOI layer 7 as compared with the semiconductor device shown in FIG. ing.

この凹部７１は、パワー素子領域ａに対向する領域であって、制御回路素子領域ｂの真下の領域に位置している。また、凹部７１は、パッシベーション膜３１に形成された側面７１ａと、Ａｌ配線３０等の表面からなる底面７１ｂとによって構成されている。   The recess 71 is located in a region facing the power element region a and directly below the control circuit element region b. The recess 71 is constituted by a side surface 71 a formed in the passivation film 31 and a bottom surface 71 b made of the surface of the Al wiring 30 or the like.

また、この凹部７１は、第１実施形態で説明した製造工程において、例えば、図３（ａ）に示す工程と、図３（ｂ）に示す工程との間で、第２の半導体基板５３と貼り合わせる前の第１の半導体基板５１に対して、パッシベーション膜３１の一部を選択的に除去することで形成される。   Further, the recess 71 is formed between the second semiconductor substrate 53 and the step shown in FIG. 3A and the step shown in FIG. 3B in the manufacturing process described in the first embodiment, for example. It forms by selectively removing a part of passivation film 31 with respect to the 1st semiconductor substrate 51 before bonding.

本実施形態の半導体装置では、この凹部７１と第２の絶縁膜６によって閉じられた空間が構成されている。このように、第１のＳＯＩ層４と第２のＳＯＩ層７との間に、凹部７１で構成された空間を設けることで、パワー素子領域ａから制御回路素子領域ｂへの熱の伝導を抑えることができ、制御回路に対するパワー素子の発熱の影響を低減できる。   In the semiconductor device of this embodiment, a space closed by the recess 71 and the second insulating film 6 is formed. In this way, by providing the space constituted by the recess 71 between the first SOI layer 4 and the second SOI layer 7, heat conduction from the power element region a to the control circuit element region b can be achieved. This can suppress the influence of heat generated by the power element on the control circuit.

なお、本実施形態では、熱の伝導を抑制する熱伝導抑制手段として、第１のＳＯＩ層４と第２のＳＯＩ層７との間に位置するパッシベーション膜２１に、空間を構成する凹部７１を設ける場合を例として説明したが、パッシベーション膜や半導体層を介しての熱の移動を抑制できる手段であれば、他の手段を採用してもよい。例えば、パッシベーション膜や半導体基板よりも熱伝導率が低い材料（断熱材）で構成された断熱部を、第１のＳＯＩ層４と第２のＳＯＩ層７との間に配置することもできる。すなわち、上記した凹部７１を断熱材で充填することもできる。   In this embodiment, as a heat conduction suppressing means for suppressing heat conduction, a recess 71 that constitutes a space is formed in the passivation film 21 positioned between the first SOI layer 4 and the second SOI layer 7. Although the case where it is provided has been described as an example, other means may be employed as long as it is a means capable of suppressing the movement of heat through the passivation film or the semiconductor layer. For example, a heat insulating portion made of a material (heat insulating material) having a lower thermal conductivity than that of the passivation film or the semiconductor substrate can be disposed between the first SOI layer 4 and the second SOI layer 7. That is, the above-described recess 71 can be filled with a heat insulating material.

（第３実施形態）
図７に、本発明の第３実施形態における半導体装置の断面図を示す。なお、図７は、図２、６に対応する図であり、図７では、図２、６と同様の構成部に図２、６と同一の符号を付している。 (Third embodiment)
FIG. 7 is a sectional view of a semiconductor device according to the third embodiment of the present invention. 7 corresponds to FIGS. 2 and 6. In FIG. 7, the same reference numerals as those in FIGS. 2 and 6 are given to the same components as those in FIGS.

本実施形態の半導体装置は、図６に示す半導体装置に対して、第２のＳＯＩ層７のうちの制御回路素子領域ｂとは異なる領域に、第２のＳＯＩ層の表面から空間部に到達する深さの穴７２が設けられた構造となっている。   The semiconductor device of the present embodiment reaches the space from the surface of the second SOI layer in a region different from the control circuit element region b in the second SOI layer 7 with respect to the semiconductor device shown in FIG. It has a structure in which a hole 72 having a depth to be formed is provided.

この穴７２は、図１、２に示されている２つの制御回路素子領域ｂの間に位置するＰｏｌｙＳｉ層１２と、第２のＳＯＩ層７の下側に位置する第２の絶縁膜６に対して設けられている。また、この穴７２は、例えば、第１実施形態で説明した製造工程において、図４（ｂ）に示すように、ＰｏｌｙＳｉ層５６に対してトレンチ５９を形成すると同時に形成可能であり、２つの制御回路素子領域ｂの間に位置するＰｏｌｙＳｉ層１２の全部もしくは一部を除去することで、穴７２が形成される。   The holes 72 are formed in the PolySi layer 12 located between the two control circuit element regions b shown in FIGS. 1 and 2 and the second insulating film 6 located below the second SOI layer 7. It is provided for. Further, for example, in the manufacturing process described in the first embodiment, this hole 72 can be formed simultaneously with the formation of the trench 59 in the PolySi layer 56 as shown in FIG. The hole 72 is formed by removing all or part of the PolySi layer 12 located between the circuit element regions b.

本実施形態では、この穴７２を構成する側面７２ａと、パッシベーション膜３１に形成された空間構成部としての凹部７１と、第２の絶縁膜６によって、第２のＳＯＩ層７の表面に設けられた開口部７２ｂに通じる空間が構成されている。   In the present embodiment, the surface is provided on the surface of the second SOI layer 7 by the side surface 72 a constituting the hole 72, the concave portion 71 as a space component formed in the passivation film 31, and the second insulating film 6. A space that communicates with the opening 72b is formed.

これにより、パワー素子から発せられた熱を、空間を介して、第２のＳＯＩ層７の表面に設けられた開口部７２ｂから放熱することができる。   Thereby, the heat generated from the power element can be radiated from the opening 72b provided on the surface of the second SOI layer 7 through the space.

（第４実施形態）
図８に、本発明の第４実施形態における半導体装置の断面図を示す。なお、図８は、図７に対応する図であり、図８では、図７と同様の構成部に図７と同一の符号を付している。 (Fourth embodiment)
FIG. 8 is a sectional view of a semiconductor device according to the fourth embodiment of the present invention. 8 is a diagram corresponding to FIG. 7. In FIG. 8, the same components as those in FIG. 7 are denoted by the same reference numerals as those in FIG.

本実施形態の半導体装置は、第３実施形態で説明した図７に示す半導体装置が有する空間部に、Ｃｕ等の熱伝導率が高い金属材料が充填された構造である。言い換えると、図２に示す半導体装置に対して、第１のＳＯＩ層４と第２のＳＯＩ層７の間であって、パワー素子領域ａに対向する領域から、第２のＳＯＩ層７のうちの制御回路素子領域ｂとは異なる領域に至って配置されており、一部が第２のＳＯＩ層７の表面に位置する形状の金属層７３が追加された構造となっている。   The semiconductor device of the present embodiment has a structure in which a metal part having a high thermal conductivity such as Cu is filled in the space portion of the semiconductor device shown in FIG. 7 described in the third embodiment. In other words, with respect to the semiconductor device shown in FIG. 2, from the region between the first SOI layer 4 and the second SOI layer 7 and facing the power element region a, The control circuit element region b is arranged so as to reach a region different from the control circuit element region b, and a metal layer 73 having a shape partially located on the surface of the second SOI layer 7 is added.

そして、この金属層７３は、例えば、以下の方法により、形成可能である。第１実施形態で説明した製造工程において、例えば、図３（ａ）に示す工程と、図３（ｂ）に示す工程との間で、第２の半導体基板５３と貼り合わせる前の第１の半導体基板５１に対して、パッシベーション膜３１の一部を選択的に除去することで凹部７１を形成する。なお、この凹部７１は、Ａｌ配線３０に到達しない深さであり、パッシベーション膜３１に設けられた側面７１ａと底面７１ｂによって構成される。続いて、この凹部７１に金属材料を充填することで、金属層７３のうち、第１のＳＯＩ層４と第２のＳＯＩ層７の間に位置する部分７３ａを形成する。   The metal layer 73 can be formed by, for example, the following method. In the manufacturing process described in the first embodiment, for example, the first before being bonded to the second semiconductor substrate 53 between the process shown in FIG. 3A and the process shown in FIG. A recess 71 is formed by selectively removing a part of the passivation film 31 from the semiconductor substrate 51. The recess 71 has a depth that does not reach the Al wiring 30, and is constituted by a side surface 71 a and a bottom surface 71 b provided on the passivation film 31. Subsequently, by filling the recess 71 with a metal material, a portion 73 a of the metal layer 73 located between the first SOI layer 4 and the second SOI layer 7 is formed.

また、図４（ｂ）に示す工程で、２つの制御回路素子領域ｂの間に位置するＰｏｌｙＳｉ層１２（図１、２参照）の全部もしくは一部を除去することで、穴７２を形成した後、穴７２の内部に金属材料を充填することで、金属層７３のうち、第２のＳＯＩ層７のうちの制御回路素子領域ｂとは異なる領域に位置する部分７３ｂを形成する。このようにして、金属層７３が形成される。   4B, the hole 72 is formed by removing all or part of the PolySi layer 12 (see FIGS. 1 and 2) located between the two control circuit element regions b. Thereafter, the hole 72 is filled with a metal material to form a portion 73b of the metal layer 73 located in a region different from the control circuit element region b in the second SOI layer 7. In this way, the metal layer 73 is formed.

本実施形態によれば、パワー素子から発せられた熱を、上記した構造の金属層７３を介して、第２のＳＯＩ層７の表面から放熱することができ、第３実施形態で説明した半導体装置よりも、パワー素子の放熱効果を高めることができる。   According to the present embodiment, the heat generated from the power element can be dissipated from the surface of the second SOI layer 7 through the metal layer 73 having the structure described above, and the semiconductor described in the third embodiment. The heat dissipation effect of the power element can be enhanced as compared with the device.

（第５実施形態）
図９に、本発明の第５実施形態における半導体装置の断面図を示す。なお、図９は、図２に対応する図であり、図９では、図２と同様の構成部に図２と同一の符号を付している。 (Fifth embodiment)
FIG. 9 is a sectional view of a semiconductor device according to the fifth embodiment of the present invention. 9 is a diagram corresponding to FIG. 2. In FIG. 9, the same reference numerals as those in FIG.

本実施形態の半導体装置は、図２に示す半導体装置に対して、パワー素子領域ａの側面を取り囲むように配置されたＰｏｌｙＳｉ層９を、半導体チップ１の裏面に位置するＳｉ単結晶層２と電気的に接続させた構造に変更したものである。なお、このＰｏｌｙＳｉ層９は、導電性不純物が導入されており、導電性を有している。   The semiconductor device of the present embodiment is different from the semiconductor device shown in FIG. 2 in that a PolySi layer 9 disposed so as to surround the side surface of the power element region a is formed with a Si single crystal layer 2 positioned on the back surface of the semiconductor chip 1 The structure is changed to an electrically connected structure. The PolySi layer 9 has conductivity introduced therein and has conductivity.

このＰｏｌｙＳｉ層９は、第１実施形態で説明した製造工程において、例えば、図３（ｃ）に示す工程で形成するトレンチ５７の深さを、第２のＳＯＩ層７の表面から第２のＳＯＩ層７、第１のＳＯＩ層４および第１の絶縁膜３を貫通して、単結晶層２に到達する深さに変更することで、形成可能である。   In the manufacturing process described in the first embodiment, the PolySi layer 9 is formed by, for example, changing the depth of the trench 57 formed in the process shown in FIG. 3C from the surface of the second SOI layer 7 to the second SOI. It can be formed by changing the depth to reach the single crystal layer 2 through the layer 7, the first SOI layer 4, and the first insulating film 3.

ここで、第１実施形態で説明したように、図２に示す半導体装置は、Ｓｉ単結晶層２を図示しないリードフレームと接触させることにより、半導体チップ１の裏面電位をＧＮＤ電位としていた。   Here, as described in the first embodiment, in the semiconductor device shown in FIG. 2, the back surface potential of the semiconductor chip 1 is set to the GND potential by bringing the Si single crystal layer 2 into contact with a lead frame (not shown).

これに対して、本実施形態では、第２のＳＯＩ層７の表面から第２のＳＯＩ層７、第１のＳＯＩ層４および第１の絶縁膜３を貫通して、単結晶層２と接続された形状の導電部としてのＰｏｌｙＳｉ層９を設けることにより、このＰｏｌｙＳｉ層９を介して、半導体チップの裏面電位を半導体チップの表面から取ることができる。これにより、リードフレームと接触させることで、半導体チップの裏面側からＧＮＤ電位をとる場合と比較して、接触抵抗を低減でき、ノイズに対する誤動作を防ぐことができる。   In contrast, in the present embodiment, the second SOI layer 7, the first SOI layer 4, and the first insulating film 3 are penetrated from the surface of the second SOI layer 7 to be connected to the single crystal layer 2. By providing the PolySi layer 9 as the conductive part having the shape, the back surface potential of the semiconductor chip can be taken from the surface of the semiconductor chip through the PolySi layer 9. Thereby, by making contact with the lead frame, contact resistance can be reduced and malfunction due to noise can be prevented as compared with the case where the GND potential is taken from the back side of the semiconductor chip.

なお、本実施形態では、導電部としてＰｏｌｙＳｉ層９を用いる場合を例として説明したが、ＰｏｌｙＳｉ層９の代わりに、他の導電性材料で構成された導電部を用いることもできる。   In the present embodiment, the case where the PolySi layer 9 is used as the conductive portion has been described as an example. However, instead of the PolySi layer 9, a conductive portion made of another conductive material can also be used.

（第６実施形態）
図１０、１１に、本発明の第６実施形態の第１、第２の例における半導体装置の断面図を示す。なお、図１０、１１は、図２に対応する図であり、図１０、１１では、図２と同様の構成部に図２と同一の符号を付している。 (Sixth embodiment)
10 and 11 are sectional views of the semiconductor devices in the first and second examples of the sixth embodiment of the present invention. 10 and 11 are diagrams corresponding to FIG. 2. In FIGS. 10 and 11, the same reference numerals as those in FIG.

上記した各実施形態で説明した半導体装置では、パワー素子領域ａにパワーＬＤＭＯＳトランジスタが形成されていたのに対して、本実施形態では、パワー素子領域ａに、パワーＶＤＭＯＳトランジスタを形成している。   In the semiconductor device described in each of the above embodiments, the power LDMOS transistor is formed in the power element region a, whereas in the present embodiment, the power VDMOS transistor is formed in the power element region a.

具体的には、図１０に示す第１の例の半導体装置では、パワー素子領域ａに、不純物半導体部としてのＮ＋型ドレイン層８１と、Ｎ＋型ドレイン層８１の上のＮ型ウェル８２とＮ−型ウェル８２内の表面側に位置するＰ＋型ボディ領域８３と、Ｐ＋型ボディ領域８３内の表面側に位置するＮ＋型ソース領域８４と、Ｎ型ウェル８２内のＰ＋型ボディ領域８３と離間した位置に形成されており、Ｎ＋型ドレイン層８１に到達する深さのＮ＋型領域８５とが形成されている。 Specifically, in the semiconductor device of the first example shown in FIG. 10, an N + type drain layer 81 as an impurity semiconductor portion and an N type well 82 on the N + type drain layer 81 are provided in the power element region a. and N - and P + -type body region 83 located on the surface side of the mold well 82, the N + -type source region 84 located on the surface side of the P + -type body region 83, in the N-type well 82 P + An N + type region 85 having a depth reaching the N + type drain layer 81 is formed at a position separated from the type body region 83.

また、パワー素子領域ａの表面上には、Ｐ＋型ボディ領域８３の真上に位置するゲート電極８６が形成されており、Ｐ型ボディ領域８３のうち、ゲート電極８６の下側の部分がチャネルとなり、縦方向（すなわち、半導体チップ１の表面に対して垂直な方向、半導体チップ１の厚さ方向）に電流が流れるようになっている。 A gate electrode 86 is formed on the surface of the power element region a. The gate electrode 86 is located immediately above the P + -type body region 83. The lower portion of the P-type body region 83 is the gate electrode 86. A channel is formed, and current flows in the vertical direction (that is, the direction perpendicular to the surface of the semiconductor chip 1 and the thickness direction of the semiconductor chip 1).

また、パワー素子領域ａの表面上には、層間絶縁膜８７ａと、層間絶縁膜８７ａの上に位置し、Ｎ＋型領域８５と電気的に接続されたＡｌ配線８８と、これらを覆っている層間絶縁膜８７ｂと、Ｎ＋型ソース領域８４と電気的に接続されたＡｌ配線８９と、パッシベーション膜９０とが形成されている。 Further, on the surface of the power element region a, an interlayer insulating film 87a, an Al wiring 88 which is located on the interlayer insulating film 87a and electrically connected to the N + type region 85, and these are covered. Interlayer insulating film 87b, Al wiring 89 electrically connected to N + type source region 84, and passivation film 90 are formed.

また、本実施形態では、図１に示す半導体装置に対して、パワー素子領域ａと、その周囲に位置する絶縁膜８、ＰｏｌｙＳｉ層９、絶縁膜１０との間に、第２のＳＯＩ層７の表面から第１の絶縁膜３に到達する形状の絶縁膜９１と、導電性不純物が添加されているＰｏｌｙＳｉ層９２とが追加されている。なお、絶縁膜９１は、例えば、ＳｉＯ２により構成されている。 In the present embodiment, the second SOI layer 7 is provided between the power element region a and the insulating film 8, the PolySi layer 9, and the insulating film 10 located around the power element region a in the semiconductor device shown in FIG. An insulating film 91 having a shape reaching the first insulating film 3 from the surface and a PolySi layer 92 to which conductive impurities are added are added. Note that the insulating film 91 is made of, for example, SiO 2 .

このＰｏｌｙＳｉ層９２は、絶縁膜９１に設けられた穴９１ａを介して、Ｎ＋型領域８５と電気的に接続されたＡｌ配線８８と電気的に接続されている。このＰｏｌｙＳｉ層９２により、半導体チップ１の表面からドレイン電極をとることができるようになっている。なお、ＰｏｌｙＳｉ層９２とＡｌ配線８８との接続については、例えば、第２のＳＯＩ層７の表面から第１の絶縁膜３に到達するトレンチを形成した後、このトレンチ内に、絶縁膜９１のうちの穴９１ａよりも下側の部分９１ｂを形成し、続いて、Ａｌ配線８８のうちの穴９１ａの内部に位置する部分８８ａを形成した後、絶縁膜９１のうちの穴９１ａよりも上側の部分９１ｃを形成することで、可能となる。 The PolySi layer 92 is electrically connected to an Al wiring 88 electrically connected to the N + type region 85 through a hole 91 a provided in the insulating film 91. With this PolySi layer 92, the drain electrode can be taken from the surface of the semiconductor chip 1. As for the connection between the PolySi layer 92 and the Al wiring 88, for example, after forming a trench reaching the first insulating film 3 from the surface of the second SOI layer 7, the insulating film 91 is formed in the trench. The lower portion 91b of the hole 91a is formed, and then the portion 88a of the Al wiring 88 positioned inside the hole 91a is formed, and then the upper portion of the insulating film 91 above the hole 91a. This is possible by forming the portion 91c.

また、Ｎ＋型ソース領域８４と電気的に接続されたＡｌ配線８９は、図２に示す半導体装置と同様に、第２のＳＯＩ層７に形成されたＰｏｌｙＳｉ層３２と電気的に接続されている。 Further, the Al wiring 89 electrically connected to the N + type source region 84 is electrically connected to the PolySi layer 32 formed in the second SOI layer 7 as in the semiconductor device shown in FIG. Yes.

一方、図１１に示す半導体装置は、図１０に示す半導体装置に対して、Ｎ＋型ドレイン層８１と電気的に接続されていたＮ＋型領域８５およびＡｌ配線８８が省略されており、Ｎ＋型ドレイン層８１が、絶縁膜９１の穴９１ｄの内部に設けられた接続部９３を介して、ＰｏｌｙＳｉ層９２と電気的に接続された構造となっている。なお、この接続部９３は、例えば、トレンチ内に絶縁膜９１を形成する前に、ＰｏｌｙＳｉ等の導電性材料を埋め込むことで形成される。 On the other hand, in the semiconductor device shown in FIG. 11, the N + type region 85 and the Al wiring 88 that are electrically connected to the N + type drain layer 81 are omitted from the semiconductor device shown in FIG. The + -type drain layer 81 is electrically connected to the PolySi layer 92 through a connection portion 93 provided inside the hole 91 d of the insulating film 91. The connecting portion 93 is formed by, for example, embedding a conductive material such as PolySi before forming the insulating film 91 in the trench.

（他の実施形態）
（１）上記した各実施形態では、ゲート電極２８、８６がプレーナ構造である場合を例として説明したが、ゲート電極を他の構造とすることもできる。例えば、第１のＳＯＩ層４に形成されたトレンチに電極材を埋め込んだトレンチゲート構造とすることもできる。 (Other embodiments)
(1) In each of the above-described embodiments, the case where the gate electrodes 28 and 86 have a planar structure has been described as an example. However, the gate electrode may have another structure. For example, a trench gate structure in which an electrode material is embedded in a trench formed in the first SOI layer 4 may be used.

（２）上記した各実施形態では、パワー素子領域ａ、制御回路素子領域ｂを絶縁分離する手段として、絶縁膜を用いた絶縁物分離を採用した場合を例として説明したが、ＰＮ接合分離を採用することもできる。例えば、パワー素子領域ａ、制御回路素子領域ｂをそれぞれ取り囲んでいる絶縁膜をＰ型領域に変更することもできる。   (2) In each of the above-described embodiments, the case where the insulator separation using the insulating film is employed as the means for insulating the power element region a and the control circuit element region b has been described as an example. It can also be adopted. For example, the insulating film surrounding each of the power element region a and the control circuit element region b can be changed to a P-type region.

（３）上記した各実施形態では、半導体チップの下地にパワー素子領域ａを形成し、上地に制御回路素子領域ｂを形成する場合を例として説明したが、パワー素子領域ａと制御回路素子領域ｂを上下逆に配置することも可能である。   (3) In each of the above-described embodiments, the case where the power element region a is formed on the base of the semiconductor chip and the control circuit element region b is formed on the top is described as an example. However, the power element region a and the control circuit element are described. It is also possible to arrange the region b upside down.

（４）上記した各実施形態では、第１のＳＯＩ層４と第２のＳＯＩ層７とを有するＳＯＩの２重構造とする場合を例として説明したが、３重以上の多重構造としても良い。すなわち、絶縁分離された素子領域を３重以上積層しても良い。   (4) In each of the above-described embodiments, the case where an SOI double structure having the first SOI layer 4 and the second SOI layer 7 is described as an example. However, a triple or more multiple structure may be used. . That is, three or more element regions that are insulated and separated may be stacked.

（５）上記した各実施形態では、制御回路素子領域ｂとパワー素子領域ａとが完全に重複している場合を例として説明したが、例えば、制御回路素子領域ｂの一部がパワー素子領域ａの真上に位置する構造としても良い。このように、制御回路素子領域ｂとパワー素子領域ａとが半導体チップの表面に平行な面方向において、一部でも重複していれば、重複していない場合と比較して、半導体チップの面積を縮小できる。   (5) In each of the above embodiments, the case where the control circuit element region b and the power element region a completely overlap has been described as an example. For example, a part of the control circuit element region b is a power element region. A structure located directly above a may be used. As described above, if the control circuit element region b and the power element region a partially overlap in the plane direction parallel to the surface of the semiconductor chip, the area of the semiconductor chip compared to the case where they do not overlap. Can be reduced.

（６）上記した各実施形態では、第１、第２の半導体素子として、パワー素子と制御回路素子を採用する場合を例として説明したが、パワー素子に限らず、ゲート電極を有する構造の素子であれば他の半導体素子を採用することもできる。このとき、他方の半導体素子が、ゲート電極に印加する電圧を制御する制御回路素子であれば、ゲート配線を短くできるという利点がある。   (6) In each of the above-described embodiments, the case where the power element and the control circuit element are employed as the first and second semiconductor elements has been described as an example. If so, other semiconductor elements may be employed. At this time, if the other semiconductor element is a control circuit element that controls the voltage applied to the gate electrode, there is an advantage that the gate wiring can be shortened.

また、第１、第２の半導体素子を、パワー素子と制御回路素子以外の組み合わせとすることもでき、例えば、ともにパワー素子とすることもできる。また、第１、第２の半導体素子としては、トランジスタに限らず、ダイオード、コンデンサ、抵抗、メモリセル等の半導体素子を採用することもできる。   Further, the first and second semiconductor elements may be a combination other than the power element and the control circuit element. For example, both may be power elements. Further, the first and second semiconductor elements are not limited to transistors, and semiconductor elements such as diodes, capacitors, resistors, and memory cells can also be employed.

なお、上記した各実施形態は、実施可能な範囲で種々の組み合わせが可能である。   In addition, various combinations are possible for each above-mentioned embodiment in the range which can be implemented.

本発明の第１実施形態における半導体装置の平面図である。1 is a plan view of a semiconductor device according to a first embodiment of the present invention. 図１中のＡ−Ａ線断面図である。It is the sectional view on the AA line in FIG. 第１実施形態における半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device in 1st Embodiment. 第１実施形態における半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device in 1st Embodiment. （ａ）は、比較例としてのパワー素子領域ａと制御回路素子領域ｂとが平面的に配置されている場合の半導体装置の平面図であり、（ｂ）は、（ａ）中のＢ−Ｂ線断面図である。(A) is a top view of a semiconductor device in case the power element area | region a and the control circuit element area | region b as a comparative example are arrange | positioned planarly, (b) is B- in (a). It is B line sectional drawing. 本発明の第２実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 2nd Embodiment of this invention. 本発明の第３実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 3rd Embodiment of this invention. 本発明の第４実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 4th Embodiment of this invention. 本発明の第５実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 5th Embodiment of this invention. 本発明の第６実施形態の第１の例における半導体装置の断面図である。It is sectional drawing of the semiconductor device in the 1st example of 6th Embodiment of this invention. 本発明の第６実施形態の第２の例における半導体装置の断面図である。It is sectional drawing of the semiconductor device in the 2nd example of 6th Embodiment of this invention.

符号の説明Explanation of symbols

１…半導体チップ、３…第１の絶縁膜、４…第１のＳＯＩ層、６…第２の絶縁膜、
７…第２のＳＯＩ層、８、１１…絶縁膜、３３…ＰｏｌｙＳｉ層、３４…ゲート配線、
ａ…パワー素子領域、ｂ…制御回路素子領域。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip, 3 ... 1st insulating film, 4 ... 1st SOI layer, 6 ... 2nd insulating film,
7 ... Second SOI layer, 8, 11 ... Insulating film, 33 ... PolySi layer, 34 ... Gate wiring,
a: power element region, b: control circuit element region.

Claims (7)

半導体チップ（１）の内部に、第１の半導体素子が形成されている第１の素子領域（ａ）および前記第１の素子領域を絶縁分離する第１の絶縁手段（３、８）を有する第１の半導体層（４）と、第２の半導体素子が形成されている第２の素子領域（ｂ）および前記第２の素子領域を絶縁分離する第２の絶縁手段（６、１１）を有する第２の半導体層（７）とが、前記半導体チップ（１）の表面に平行な面方向で、前記第１の素子領域（ａ）と前記第２の素子領域（ｂ）が重複するように、前記半導体チップ（１）の表面（１ａ）に垂直な方向に並んで配置されていることを特徴とする半導体装置。 The semiconductor chip (1) has a first element region (a) in which a first semiconductor element is formed and a first insulating means (3, 8) for insulating and separating the first element region. A first semiconductor layer (4), a second element region (b) in which a second semiconductor element is formed, and second insulating means (6, 11) for insulating and separating the second element region; The first element region (a) and the second element region (b) overlap with each other in a plane direction parallel to the surface of the semiconductor chip (1) with the second semiconductor layer (7). In addition, the semiconductor device is arranged side by side in a direction perpendicular to the surface (1a) of the semiconductor chip (1). 前記第１の半導体層（４）は、前記半導体チップ（１）の裏面側に配置され、前記第２の半導体層（７）は、前記半導体チップ（１）の表面側に配置されており、
前記第１の半導体素子は、前記第１の半導体層（４）に形成されたゲート電極（２８）を有する構造の半導体素子であり、
前記第２の半導体素子は、前記ゲート電極（２８）に印加する電圧を制御する制御回路素子であり、
前記第２の半導体層（７）内のうちの前記第２の素子領域（ｂ）と異なる領域および第前記２の半導体層（７）の表面上に設けられており、前記ゲート電極（２８）と前記制御回路素子とを電気的に接続するゲート配線（３３、３４）を有することを特徴とする請求項１に記載の半導体装置。 The first semiconductor layer (4) is disposed on the back surface side of the semiconductor chip (1), and the second semiconductor layer (7) is disposed on the front surface side of the semiconductor chip (1).
The first semiconductor element is a semiconductor element having a structure having a gate electrode (28) formed in the first semiconductor layer (4),
The second semiconductor element is a control circuit element that controls a voltage applied to the gate electrode (28);
The gate electrode (28) is provided in a region different from the second element region (b) in the second semiconductor layer (7) and on the surface of the second semiconductor layer (7). 2. The semiconductor device according to claim 1, further comprising a gate wiring (33, 34) for electrically connecting the control circuit element and the control circuit element. 前記第１の半導体素子は、パワー素子であることを特徴とする請求項２に記載の半導体装置。 The semiconductor device according to claim 2, wherein the first semiconductor element is a power element. 前記第１の半導体層（４）と前記第２の半導体層（７）との間に配置されており、前記第１の素子領域（ａ）から前記第２の素子領域（ｂ）への熱の伝導を抑制する熱伝導抑制手段（７１）を備えることを特徴とする請求項３に記載の半導体装置。 Heat is disposed between the first semiconductor layer (4) and the second semiconductor layer (7), and heat from the first element region (a) to the second element region (b). The semiconductor device according to claim 3, further comprising heat conduction suppressing means (71) for suppressing the conduction of the semiconductor. 前記第１の半導体層（４）と前記第２の半導体層（７）との間であって、前記第１の素子領域（ａ）に対向する位置に設けられた空間を構成する空間構成部（７１）と、
前記第２の半導体層（７）のうちの前記第２の素子領域（ｂ）とは異なる領域に形成されており、前記第２の半導体層（７）の表面から前記空間構成部（７１）に到達する深さの穴（７２）とを備えることを特徴とする請求項３に記載の半導体装置。 A space constituting part constituting a space provided between the first semiconductor layer (4) and the second semiconductor layer (7) and facing the first element region (a). (71),
The second semiconductor layer (7) is formed in a region different from the second element region (b), and the space component (71) is formed from the surface of the second semiconductor layer (7). 4. The semiconductor device according to claim 3, further comprising a hole (72) having a depth that reaches the depth. 前記第１の半導体層（４）と前記第２の半導体層（７）の間であって、前記第１の素子領域に対向する領域から前記第２の半導体層（７）のうちの前記第２の素子領域とは異なる領域に至って配置されており、一部が前記第２の半導体層（７）の表面に位置する形状の金属層（７３）を備えていることを特徴とする請求項３に記載の半導体装置。 Between the first semiconductor layer (4) and the second semiconductor layer (7), the region of the second semiconductor layer (7) from the region facing the first element region. 2. A metal layer (73) having a shape located partly on a surface of the second semiconductor layer (7), which is arranged to reach a region different from the element region of 2. 3. The semiconductor device according to 3. 前記第１の半導体層（４）の裏面側に、前記第１の半導体層（４）に接する第１の絶縁膜（３）と、前記第１の絶縁膜（３）に接する第３の半導体層（１）とが順に積層されており、
前記第２の半導体層（７）の表面から、前記第２の半導体層（７）、前記第１の半導体層（４）および前記第１の絶縁膜（３）を貫通して、前記第３の半導体層（２）と接続された形状であって、導電性材料により構成された導電部（９）を備えることを特徴とする請求項２ないし６のいずれか１つに記載の半導体装置。



A first insulating film (3) in contact with the first semiconductor layer (4) and a third semiconductor in contact with the first insulating film (3) on the back surface side of the first semiconductor layer (4). Layer (1) is laminated in order,
From the surface of the second semiconductor layer (7), the second semiconductor layer (7), the first semiconductor layer (4), and the first insulating film (3) penetrate through the third semiconductor layer (7). The semiconductor device according to claim 2, further comprising a conductive portion (9) having a shape connected to the semiconductor layer (2) and made of a conductive material.



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