JP2007096017A - トリミング方法、半導体装置、及びトリミング用チップ部品 - Google Patents

Abstract

【課題】 その目的は、その目的は、基板に受動素子を設ける場合でも受動素子の特性の悪化を抑制すると共に、基板に設けた受動素子のトリミングを容易とするトリミング方法、半導体装置、及びトリミング用チップ部品を提供することにある。
【解決手段】 本発明は、基板の能動面に設けられた能動素子と、基板の厚さ方向に貫通する貫通電極１２と、基板の能動面とは反対側の面１０ｂに設けられると共に、貫通電極１２を介して能動素子と電気的に接続された受動素子２８と、を有し、基板をモジュール化した後、受動素子２８の電気的特性を測定し、測定した電気的特性に基づいて、受動素子２８の配線を切断若しくは接続、又は配線の一部を除去することにより、受動素子２８の電気的特性のトリミングを行う。
【選択図】 図３

Description

本発明は、トリミング方法、半導体装置、及びトリミング用チップ部品に関する。

近年、携帯電話等の電子機器の普及が著しい。このような電子機器においては、携帯性の向上や高機能化が強く求められる技術傾向にあることから、電子機器に実装される半導体装置においても、一層の小型、軽量、薄型化が要望されている。さらには、電子機器の小型化に伴い、インダクタ、キャパシタ、及び抵抗など、基板上に実装されるチップ部品の実装面積削減が求められている。

このような傾向、要望に対応するための半導体装置のパッケージ構造（封止構造）として、パッケージの外形寸法を集積回路が形成された半導体基板（半導体チップ）の寸法とほぼ等しくすることができるウエハレベルパッケージ（Chip Size Package）が知られている。
また、特許文献１〜３には、基板の能動面（主面）にインダクタ等の受動素子を形成することにより、半導体装置（電子基板）としての小型化及び高機能化を実現する技術が開示されている。
特開２００４−２６０２１７号公報 特開２００２−１６４４６８号公報 特開２００２−５７２９２号公報

しかしながら、上記特許文献１〜３に開示の発明では、以下の問題を有していた。
（１）基板の能動面に例えばインダクタを内蔵する場合、インダクタンス値には作製上のばらつきがあり、このインダクタンス値のばらつきを考慮して基板の能動面にインダクタを内蔵する必要があった。また、内蔵したインダクタの電気的特性に基づいてトリミングを行う場合でも、基板をパッケージングする前にトリミングを行わなければならず、パッケージングされた最終段階の半導体装置の電気的特性を確認しながらトリミングを行うことはできなかった。
（２）また、従来のトリミング方法では、基板の能動面に内蔵したインダクタを測定した後にインダクタンス値をトリミングするため、インダクタを人為的に取替える作業が必要となり、コスト及び時間を要するという問題があった。
（３）さらに、基板の能動面に受動素子を内蔵する場合、受動素子が能動素子の近傍に配置されるため、能動素子との電気的なカップリングが起こり、能動素子の特性やこの基板を用いた半導体装置全体の特性が悪化するおそれがあった。具体的には、インダクタ素子から漏れた電流によりトランジスタ等の特性が変動するという問題があった。

本発明は、上記課題に鑑みてなされたものであり、その目的は、基板に受動素子を設ける場合でも受動素子の特性の悪化を抑制すると共に、基板に設けた受動素子のトリミングを容易とするトリミング方法、半導体装置、及びトリミング用チップ部品を提供することにある。

本発明は、上記課題を解決するために、基板に設けられた受動素子をトリミングする方法であって、前記基板の能動面に設けられた能動素子と、前記基板の厚さ方向に貫通する貫通電極と、前記基板の前記能動面とは反対側の面に設けられると共に、前記貫通電極を介して前記能動素子と電気的に接続された受動素子と、を有し、前記基板をモジュール化した後、前記受動素子の電気的特性を測定し、測定した電気的特性に基づいて、前記受動素子の配線を切断若しくは接続、又は配線の一部を除去することにより、前記受動素子の電気的特性のトリミングを行うことを特徴とする。

この方法では、貫通電極を介して基板の能動面とは反対側の裏面に受動素子を形成するため、基板の下方に配置された他の基板に基板の能動面を下向きにしてフリップチップ実装（モジュール化）すると、受動素子が形成された裏面側が上向きとなる。これにより、フリップチップ実装後に受動素子を基板の上向きとした状態で、モジュール（最終段階）としての電気的特性を確認しながら、裏面側の受動素子に対してトリミングすることが可能となる。
また、本発明によれば、基板の裏面に形成された受動素子を切断又は接続することにより、受動素子のトリミングを行う。そのため、インダクタンス値を調整するために異なるインダクタンス値のインダクタを人為的に取替える作業が必要となり、低コスト化及び時間短縮を図ることができる。
また、受動素子を基板の裏面に形成するため、基板の能動面のスペースがあき、その分、他の能動素子等を基板の能動面に形成することができ、モジュールの更なる小型化が可能となる。
さらに、基板の裏面に受動素子を形成するため、基板の能動面に形成される能動素子への電磁気的な影響を抑制することができる。

また本発明のトリミング方法は、前記受動素子を複数形成し、前記複数の受動素子を直列又は並列に接続することも好ましい。

この構成によれば、基板の裏面に直列又は並列に受動素子を複数形成することで、高精度にインダクタンス値を調整することができる。

また本発明のトリミング方法は、前記受動素子の配線の切断若しくは接続、又は配線の一部の除去を、レーザーを用いて行うことも好ましい。

この構成によれば、レーザーにより受動素子の配線の切断若しくは接続、又は配線の一部の除去を行うため、高精度に受動素子の電気的特性をトリミングすることができる。

また本発明のトリミング方法は、前記受動素子はインダクタ、抵抗、及びコンデンサの少なくともいずれかであることが好ましい。

この構成によれば、インダクタンス値、抵抗値、及びキャパシタ値の少なくともいずれかを高精度にトリミングすることができ、装置全体の電気的特性をトリミングすることができる。

本発明の半導体装置は、基板の能動面に設けられた能動素子と、前記基板の厚さ方向に貫通する貫通電極と、前記基板の前記能動面とは反対側の裏面に設けられると共に前記貫通電極を介して前記能動素子と電気的に接続された受動素子と、を備え、前記基板の前記裏面には、前記受動素子が複数設けられ、前記複数の受動素子が直列又は並列に接続されたことを特徴とする。

この構成によれば、上述したように、基板の能動面とは反対側の裏面に受動素子を形成するため、フリップチップ実装後に受動素子を基板の上向きとした状態で、モジュール（最終段階）としての電気的特性を確認しながら裏面側の受動素子に対してトリミングすることが可能となる。
また、受動素子を基板の裏面に形成するため、基板の能動面のスペースがあき、その分、他の能動素子等を基板の能動面に形成することができ、モジュールの更なる小型化が可能となる。
さらに、基板の裏面に受動素子を形成するため、基板の能動面に形成された能動素子への電磁気的な影響を抑制した半導体装置を提供することができる。

本発明のトリミング用チップ部品は、半導体基板と、前記半導体基板の厚み方向に貫通する一対の貫通電極と、前記半導体基板の一方の面に形成されると共に、一端部が一方の前記貫通電極に接続され、他端部が他方の前記貫通電極に接続された受動素子と、
を備えることを特徴とする。

この構成によれば、トリミング専用のチップ部品として種々の電子部品等に実装して用いることができ、汎用性の高いトリミング用チップ部品を提供することができる。

以下、本発明の実施形態につき、図面を参照して説明する。
図１は半導体装置の概略構成を示す断面図であり、図２は図１に示す半導体装置の能動面を模式的に示す平面図である。また、図３（ａ）は図１に示す半導体装置の裏面を模式的に示す断面図であり、（ｂ）は半導体装置の裏面に形成されるトリミング用インダクタの拡大平面図である。
なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。

半導体装置は、図１に示すように、シリコン基板（基板）１０と、シリコン基板１０の能動面に形成された接続部２０と、シリコン基板２０の裏面に形成されたトリミング用インダクタ２８とを備えている。

シリコン基板１０には、図１に示すように、厚さ方向に貫通する貫通孔１１が形成され、この貫通孔１１の内部には導電性材料が充填された導電部（貫通導電部）１２が形成されている。また、貫通孔１１の側壁には絶縁膜１３が形成され、導電部１２とシリコン基板１０とが電気的に絶縁されている。

（半導体装置の能動面）
次に、半導体装置１６の能動面１０ａ側について図１，図２を参照して説明する。
本実施形態において、半導体装置１６の能動面１０ａには、例えばトランジスタ，メモリ素子を有する集積回路等の半導体素子（能動素子）が形成されている。

また、半導体装置の能動面１０ａの接続部２０は、シリコン基板１０の能動面１０ａ上に設けられた下地層（パッシベーション）２１と、下地層２１上の複数の所定領域のそれぞれに設けられた第１電極２２及び第２電極２３と、これら電極２２，２３が設けられた領域以外の領域に設けられた第１絶縁層２４と、この第１絶縁層２４上に形成された配線部３０とを備えている。この下地層２１は、例えば酸化珪素（ＳｉＯ_２）、窒化珪素（Ｓｉ_３Ｎ_４）等の絶縁性材料によって形成されている。また、第１，第２電極２２，２３の材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、あるいは、これらを含む合金等が挙げられる。
なお、シリコン基板１０には、図２の平面図に示すように、複数の電極が形成されていても構わないが、本実施形態では、第１電極２２及び第２電極２３のみについて説明する。また、第２電極２３は、第１絶縁層２４に覆われていても構わない。
そして、これら第１電極２２及び第２電極２３が上述した集積回路等の半導体素子と電気的に接続されている。

配線部３０は、図１及び図２に示すように、第１絶縁層２４上に設けられた第１電極２２と電気的に接続された第１配線３１と、第２電極２３の表面に設けられた金属膜３２と、この第１配線３１及び金属膜３２上に設けられた第２絶縁層（応力緩和層）３３と、第２絶縁層３３上に形成されると共に、第１配線３１と電気的に接続された第２配線３４と、第２配線３４上に形成された第３絶縁層３５とを備えている。また、第１配線３１の一部が第２絶縁層３３から露出してランド部３６を形成しており、このランド部３６と第２配線３４とが電気的に接続されている。さらに、第２配線３４上にはバンプ（外部接続端子）３７が設けられ、半導体装置１６はこのバンプ３７を介してプリント配線板等の外部機器Ｐに電気的に接続されている。また、第３絶縁層３５は、第２絶縁層３３上及び第２配線３４上のバンプ３７が形成される領域以外の領域を覆うように設けられている。

また、第１電極２２は、第１配線３１及び第２配線３４を介してバンプ３７と電気的に接続されている。また、第２電極２３は、シリコン基板１０の能動面１０ａ上に設けられた下地層２１上に形成されと共に、貫通孔１１において一部（裏面側）が露出されている。これにより、この第２電極２３は、第２電極２３の裏面２３ａで貫通孔１１の内部の導電部１２の一端部１２ａと電気的に接続されている。また、導電部１２の他端部１２ｂは、シリコン基板１０の裏面１０ｂに設けられた配線４２と電気的に接続されている。すなわち、第２電極２３はシリコン基板１０の裏面１０ｂに設けられる電子素子と電気的に接続可能になっている。

第１，第２配線３１，３４の材料としては、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等が挙げられる。この第１，第２配線３１，３４としては、上述した材料の単層構造であっても良いし、複数組み合わせて積層構造にしても良い。

また、第１，第２，第３絶縁層２４，３３，３５は、樹脂（合成樹脂）によって形成されている。これら第１，第２，第３絶縁層２４，３３，３５を形成するための形成材料としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）及びＰＢＯ（polybenzoxazole）等、絶縁性がある材料であれば良い。
なお、第１絶縁層２４は、酸化珪素（ＳｉＯ_２）、窒化珪素（Ｓｉ_３Ｎ_４）等の絶縁性材料によって形成されていても良い。

また、金属膜３２の材料は、第１，第２配線３１，３４と同一の材料であることが好ましい。金属膜３２の材料としては、Ａｕ、ＴｉＷ、Ｃｕ、Ｃｒ、Ｎｉ、Ｔｉ、Ｗ、ＮｉＶ、Ａｌ等の金属を使用することができる。また、金属膜３２は、これらの金属を積層して形成することも可能である。なお、金属膜（積層構造の場合、少なくとも１層）３２は、電極よりも耐腐食性の高い材料、例えばＡｕ、ＴｉＷ、Ｃｒを用いて形成することが好ましい。これにより、電極の腐食を阻止して、電気的不良の発生を防止することが可能になるからである。

（半導体装置の裏面）
次に、半導体装置１６の裏面１０ｂ側について図１，３を参照して詳細に説明する。
半導体装置１６の裏面１０ｂには、図３（ａ）に示すように、半導体装置１６の図３中左辺及び右辺のそれぞれに沿って複数の貫通電極１２が形成されている。各辺に沿って形成される複数の貫通電極１２のそれぞれは一定の間隔をあけて配置されている。また、貫通電極１２ａから裏面１０ｂの中央方向にずれた位置には、貫通電極１２ａと対となる貫通電極１２ｂが形成されている。この貫通電極１２ａ，１２ｂ間には後述するトリミング用インダクタ（受動素子）が形成される。

図１に示す半導体装置１６の裏面１０ｂの断面を見ると、半導体装置１６の貫通孔１１の壁面を含む裏面１０ｂ上には下地層１４が形成されている。下地層１４上には、貫通電極１２の表面を露出させるようにして所定の厚みを有する絶縁層４４が形成されている。この絶縁層４４は絶縁層４４上に形成されるインダクタ２８のトリミングの際の応力等を緩衝させるための層である。絶縁層４４の材料としては、誘電体であるポリイミド樹脂、又はエポキシ樹脂等が用いられる。また、絶縁層４４の側面４４ａはシリコン基板１０の裏面１０ｂに対して所定の傾斜角度（０度＜θ＜９０度）で形成されている。これにより、貫通電極１２から絶縁層４４上にインダクタ２８の配線を延在させて形成する際の断線等を防止することができる。

各インダクタ２８の中心部、及びインダクタ２８，２８間には、絶縁層４４の厚み方向に貫通するビア２１が形成されている。各ビア２１には、インダクタ２８の配線材料と同じ材料が充填され、ビア２１の上部及び下部に形成される配線が電気的に接続される。

次に、本実施形態のトリミング用のインダクタの構造について説明する。
絶縁層４４上の貫通電極１２ａ，１２ｂ間には、図１及び図３（ａ），（ｂ）に示すように、インダクタ２８ａ，２８ｂ，２８ｃが形成されている。インダクタ２８ａ，２８ｂ，２８ｃは、配線を周回させてスパイラル（螺旋）状に形成され、本実施形態ではインダクタ２８ａ，２８ｂ，２８ｃが直列に接続されている。このとき、インダクタ２８ａの配線の一端部は貫通電極１２ａに電気的に接続されると共に、インダクタ２８ａの内側方向に周回する配線の他端部（中心部）はビア２１ｏの上面に電気的に接続されている。インダクタ２８の配線材料としては、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等の単層材料、又はこれらを複数組み合わせた積層構造の材料により形成される。

ビア２１ｏ，２１ａ間の絶縁層４４と下地層１４との層間には、図１，３に示すように、中継配線５０ａが延設され、ビア２１ｏとインダクタ２８ａ，２８ｂ間のビア２１ａとが中継配線５０ａを介して電気的に接続されている。これにより、インダクタ２８ａとインダクタ２８ｂとが直列に電気的に接続される。
同様にして、インダクタ２８ｂとインダクタ２８ｃとが中継配線５０ｂを介して直列に電気的に接続される。このようにして、３個のインダクタ２８ａとインダクタ２８ｂとインダクタ２８ｃとが直列に電気的に接続される。

また、インダクタ２８ａ，２８ｂ間のビア２１ａ、インダクタ２８ｂ，２８ｃ間のビア２１ｂ、及びインダクタ２８ｃの図２（ｂ）中右側のビア２１ｏと、貫通電極１２ｂとの間には、引き廻し配線５２（５２ａ，５２ｂ，５２ｃ）が形成されている。これにより、トリミングの際に引き廻し配線５２を切断又は接合することで、貫通電極１２ａ，１２ｂ間に接続されるインダクタ２８の個数を調整することができるようになっている。

また、インダクタ２８の形成方法としては、例えば、周知のスパッタ法、フォトリソグラフィー法及び電解めっき法や、フォトリソグラフィー法及びエッチング法により絶縁層４４上にスパイラル状の開口パターンを形成した後、この開口パターンに液滴吐出法（インクジェット法）により導電性の液体を塗布して形成する方法が挙げられる。その他の中継配線５０、及び引き廻し配線５２もインダクタ２８と同様の方法により形成することができる。

（トリミング装置）
次に、上述したトリミング構造を有する半導体装置１６をトリミングするトリミング装置について説明する。
図４は、トリミング装置７２の機能ブロック図である。
トリミング装置７２は、図４に示すように、計測装置６０と、制御装置６２と、レーザー装置６４とを備えている。

計測装置６０は、インダクタンス値の電気的特性を測定するための導体からなる一対のプローブを有している。インダクタンス値の測定の際には、一対のプローブを貫通電極１２ａ，１２ｂに当設させて、複数のインダクタ２８のインダクタンス値を計測する。

制御装置６２は、コンピュータを備えており、一対のプローブと電気的に接続されている。制御装置６２は、プローブから供給されたインダクタンス値と、予め設定した設定値と計測値（電気的特性）とを比較し、測定値が許容値の範囲外の場合には、設定値の許容値の範囲内に収まるような補正値を算出する。また、制御装置６２にはメモリ（図示省略）が内蔵されており、このメモリには上記補正値に対応した「配線位置」及び「命令」のデータが格納されている。ここで、「配線位置」とは半導体装置１６の裏面１０ｂに設定したＸ軸，Ｙ軸からなる平面上の「配線位置Ｌ１〜Ｌ５」（図５参照）であり、「命令」とはインダクタ２８の「配線位置Ｌ１〜Ｌ５」の配線及び引き廻し配線５２を「接続」するか、又は「切断」するかである。

レーザー装置６４は、制御装置６２と電気的に接続され、計測装置６０から供給された補正値に基づいて半導体装置１６のトリミング用のインダクタ２８にレーザーＬを照射し、インダクタンス値をトリミングする。レーザーＬの種類としては、ＣＯ_２レーザー、ＹＡＧレーザー等の固体レーザー光や、超短パルスレーザーであるフェムト秒レーザーが好適に用いられる。トリミングの際には、インダクタ２８の配線の材料、又は配線の切断面の品質等によって、上記レーザー光の種類の中から最適なものを選択することが好ましい。

（トリミング方法）
次に、フリップチップ実装された半導体装置１６を上記トリミング装置７２を用いてトリミングする方法について図５を参照して説明する。
図５は、半導体装置１６の裏面１０ｂに形成されたトリミング用インダクタ２８を拡大した図である。なお、図５中に示す破線Ｌ１〜Ｌ５は、トリミングのためにレーザーＬにより切断又は接続する配線の位置を示す。

本実施形態では、例えば３個のインダクタ２８が直列接続（インダクタ２８ａ＋インダクタ２８ｂ＋インダクタ２８ｃ）された状態におけるインダクタ２８のインダクタンス値を基準とする。そのため、予め、引き廻し配線５２ａの配線位置Ｌ１及び引き廻し配線５２ｂの配線位置Ｌ２を切断する。インダクタ２８の配線の切断は、インダクタ２８の形成の際に配線に切断部をパターニングすることにより形成しても良いし、インダクタ２８を形成した後にレーザー光等により切断部を形成しても良い。

まず、半導体装置１６の能動面１０ａを下側に向けて、半導体装置１６の能動面１０ａをフレーム（支持部材，図示省略）に対向させてフリップチップ実装する。フリップチップ実装後、半導体装置１６の裏面１０ｂを上側に向けた状態で、半導体装置１６の裏面１０ｂに形成されたインダクタ２８ａ，２８ｂ，２８ｃのインダクタンス値を計測する。インダクタ２８の計測は、計測装置６０の一対のプローブを貫通電極１２ａ，１２ｂ間に当接させて行う。

制御装置６２は、計測装置６０から供給された計測値（インダクタンス値）を、予め設定されたインダクタ２８の設定値（インダクタンス値）と比較する。そして、計測した計測値が予め設定した設定値よりも大きい場合には、インダクタンス値を小さくすることにより、インダクタンス値を設定値に近接させる。つまり、直列接続された３個のインダクタ２８を、２個の直列接続されたインダクタ２８又は１個のインダクタ２８に減らすことによりインダクタンス値を設定値に近接させる。

そこで、制御装置６２は、測定値のインダクタンス値と設定値のインダクタンス値との差からインダクタ単位の補正値を算出し、メモリに格納された補正値に対応する「配線位置」及び「命令」を読み出す。例えば、２個のインダクタ２８対応したインダクタンス値を減らす場合には、「配線位置」及び「命令」としては「配線位置Ｌ１」が「接続」、及び「配線位置Ｌ４」が「切断」となる。

次に、制御装置６２は、算出した「配線位置」と「命令」とをレーザー装置６４に供給する。レーザー装置６４は、供給された「配線位置」と「命令」とに基づいて、インダクタ２８ｂの配線位置Ｌ４に移動し、レーザーＬを照射する。このレーザーＬの照射により、インダクタ２８ｂの配線位置Ｌ４においてインダクタ２８ｂの配線が切断される。続けて、レーザー装置６４は引き廻し配線５２ａの配線位置Ｌ１に移動する。ここでは、引き廻し配線５２ａの配線位置Ｌ１は予め切断されているため、引き廻し配線５２ａの切断部を電気的に接続する必要がある。

引き廻し配線５２ａの切断部を接続する方法としては、熱ＣＶＤ法、光ＣＶＤ法による接続方法を適用することができる。具体的には、まず、配線材料の原料ガス中に半導体装置１６を設置し、引き廻し配線５２ａの配線位置Ｌ１（切断部）にレーザーＬを照射する。すると、熱分解や光分解によって、引き廻し配線５２ａの配線位置Ｌ１に膜が堆積し、引き廻し配線５２ａの配線位置Ｌ１の切断部が電気的に接続される。これにより、貫通電極１２ａ，１２ｂ間に直列接続された３個のインダクタ２８ａ，２８ｂ，２８ｃを、貫通電極１２ａ，１２ｂ間に１個のインダクタ２８ａのみを接続させることができる。

また、引き廻し配線５２の切断部を接続する方法としては、他の方法を採用することも可能である。具体的には、切断された引き廻し配線５２の切断部に、配線材料となる例えば金コロイドを混入した液体を塗布し、塗布した液体にレーザーＬを配線形状に合わせて照射する。これにより、金コロイドが配線に合わせて凝集することで、切断された引き廻し配線の切断部が電気的に接続する。

次に、レーザーＬによるトリミング終了後、再度、計測装置６０のプローブにより計測を行う。この測定により、インダクタ２８の計測値（インダクタンス値）が設定値の許容範囲の場合には、トリミングを終了する。一方、計測値が設定値の許容範囲外の場合には、上述したようなトリミング動作を繰り返し行い、再度、インダクタンス値をトリミングする。
以上の工程を繰り返すことにより、半導体装置１６のインダクタンス値をトリミングする。なお、上記実施形態では、３個のインダクタ２８を直列に接続した場合について説明したが、インダクタ２８の個数は３個のインダクタ２８に限定されることはない。また、トリミング用のインダクタ２８を貫通電極１２ａ，１２ｂ間にのみ形成した例を説明したが、他の複数の貫通電極１２，１２間にトリミング用のインダクタ２８を形成することも可能である。

また、１個のインダクタ２８ｃを減らして２つのインダクタ２８ａ，２８ｂを残す場合には、上述した方法により、図５に示すように、インダクタ２８ｂの配線位置Ｌ５を切断し、引き廻し配線５２ａの配線位置Ｌ１の切断部を接続する。これにより、２個のインダクタ２８ａとインダクタ２８ｂとが直列接続された状態となり、インダクタ単位でのトリミングをすることができる。

本実施形態によれば、貫通電極１２を介して半導体装置１６の裏面にインダクタ２８を形成する。そのため、半導体装置１６の下方に配置されたフレーム等の基板に、半導体装置１６の能動面１０ａを下向きにしてフリップチップ実装すると、インダクタ２８が形成された裏面１０ｂ側が上向きとなる。これにより、フリップチップ実装後に、インダクタ２８が形成された裏面１０ｂを上向きとした状態で、モジュール（最終段階）としての電気的特性を確認しながら、裏面１０ｂ側のインダクタ２８に対してトリミングすることが可能となる。
また、本実施形態によれば、半導体装置１６の裏面１０ｂに形成されたインダクタ２８を切断又は接続することにより、インダクタ２８のトリミングを行う。そのため、インダクタンス値を調整するために異なるインダクタンス値のインダクタ２８を人為的に取替える作業が必要となり、低コスト化及び時間短縮を図ることができる。
また、インダクタ２８を半導体装置１６の裏面１０ｂに形成するため、半導体装置１６の能動面１０ａのスペースがあき、その分、他のインダクタ２８等を半導体装置１６の能動面１０ａに形成することができ、モジュールの更なる小型化が可能となる。
さらに、半導体装置１６の裏面１０ｂにインダクタ２８を形成するため、半導体装置１６の能動面１０ａに形成される半導体素子への電磁気的な影響を抑制することができる。

［第２の実施の形態］
次に、本実施形態について図１，図３，図６を参照して説明する。
上記実施形態では、半導体装置１６の裏面１０ｂに貫通電極１２を介してトリミング用のインダクタ２８を形成していた。これに対し、本実施形態では、半導体装置１６の裏面１０ｂに貫通電極１２を介してトリミング用のインダクタに加えて、トリミング用の抵抗を形成する点において異なる。なお、半導体装置１６の基本構成、トリミング装置７２、及びトリミング方法は、上記第１実施形態と同様であるため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。

図６は、半導体装置１６の概略構成を示す断面図である。
図６に示すように、半導体装置１６の裏面１０ｂには、応力緩衝層として機能する絶縁層４４が形成され、絶縁層４４上には上述したように、スパイラル状のＡｕ等の金属からなる配線２７が形成されている。そして、本実施形態において絶縁層４４と配線２７との間には、配線２７と同じスパイラル状のパターンを有する抵抗層２６が、配線２７に重畳して形成されている。つまり、本実施形態においてインダクタ２８は、Ａｕからなる配線２７と、チタンタングステンからなる抵抗層２６との２層構造から構成されている。抵抗層２６は例えばチタンタングステンからなり、配線よりも抵抗値の高い材料が用いられる。なお、抵抗層２６の材料は、チタンタングステンに限定されることはなく、配線２７の抵抗値よりも高くなるような材料であれば良い。

次に、半導体装置１６の抵抗のトリミングを行う方法について説明する。
まず、フリップチップ実装した上記半導体装置１６をトリミング装置７２に設置する。そして、半導体装置１６の裏面１０ｂを上側に向けた状態で、半導体装置１６の裏面１０ｂの抵抗値（Ｑ値）を計測する。測定した測定値と、予め設定した設定値とを比較した結果、半導体装置１６の抵抗値を大きくする場合には、配線２７の一部をフォトリソグラフィー処理、エッチング処理して除去する。このとき、エッチング時間及びエッチング領域等を制御することにより、配線２７のエッチング量を調整する。このエッチング処理により、インダクタ２８の上層の配線２７の一部を切断すると共に、配線２７の切断した切断部の下層に形成された抵抗層２６を露出させる。

本実施形態によれば、配線２７の切断部においては、電流が抵抗層２６のみを通過するため、インダクタ２８の配線２７の切断部における抵抗値を上げることができる。このように、インダクタ２８の配線２７の切断部のエッチング量、又は切断部を複数形成することにより、半導体装置１６のインダクタ２８の抵抗値をトリミングすることができる。

［第３の実施の形態］
次に、本実施形態について図１，図３，図７を参照して説明する。
上記実施形態では、半導体装置１６の裏面１０ｂに貫通電極１２を介してトリミング用の複数のインダクタ２８を形成し、パッケージ化後にインダクタ２８のトリミングを行っていた。これに対し、本実施形態では、半導体装置１６の裏面１０ｂに貫通電極１２を介してトリミング用のコンデンサを形成する点において異なる。なお、半導体装置１６の基本構成、トリミング装置７２、及びトリミング方法は、上記第１実施形態と同様であるため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。

図７は、半導体装置１６の概略構成を示す断面図である。
図７に示すように、下地層１４上には、インダクタ２８の配線２８ｄに対向して平行板２９が形成されている。この平行板２９は、インダクタ２８の配線２８ｄと同じ銅等の材料から形成される。このように、本実施形態では、インダクタ２８の配線２８ｄと、絶縁層４４を介して配線２８ｄに対向配置された平行板２９とによりコンデンサ４６が構成されている。なお、絶縁層４４としては、上記実施形態において説明したようにポリイミド樹脂等の誘電体が用いられる。

次に、半導体装置１６のコンデンサ４６のトリミングを行う方法について説明する。
まず、フリップチップ実装した上記半導体装置１６をトリミング装置７２に設置する。そして、半導体装置１６の裏面１０ｂを上側に向けた状態で、半導体装置１６の裏面１０ｂのコンデンサ４６を計測する。測定した測定値と、予め設定した設定値とを比較した結果、半導体装置１６の静電容量（キャパシタ値）を小さくする場合には、配線２７の一部をフォトリソグラフィー処理、エッチング処理する。このとき、エッチング時間及びエッチング領域等を制御することにより、配線２７のエッチング量を調整することができる。このエッチング処理により、インダクタ２８の配線２８ａの一部を除去することで配線２８ａの面積が小さくなり、これに比例してコンデンサ４６の静電容量が小さくなる。

本実施形態によれば、インダクタ２８の配線２８ａの面積をトリミングすることにより、コンデンサ４６の静電容量（キャパシタ値）を制御することができる。
なお、インダクタ２８の配線に対向する平行板２９の面積を調整することにより、コンデンサ４６の静電容量を制御することも可能である。

［第４の実施の形態］
次に、本実施形態について図１，図８を参照して説明する。
上記実施形態では、トリミングをインダクタ単位で行っていた。これに対し、本実施形態では、インダクタ２８を形成する配線の途中に引き廻し配線５２を形成し、より細かい単位でトリミングを行う点において異なる。なお、半導体装置１６の基本構成は、上記第１実施形態と同様であるため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。

図８は、半導体装置１６の裏面１０ｂに形成されたトリミング用の複数のインダクタ２８の拡大模式図である。
図８に示すように、半導体装置１６の裏面１０ｂには、複数のインダクタ２８が形成されている（一部省略）。各インダクタ２８は、配線を周回させてスパイラル（螺旋）状に形成されている。インダクタ２８の配線位置Ｌ６の直下の絶縁層４４には、絶縁層４４の厚さ方向に貫通するビア２１ｄが形成されている。絶縁層４４と下地層１４との間には、ビア２１ｄから貫通電極１２ｂに延在する引き廻し配線５２が形成されている。ビア２１ｄにはインダクタ２８と同じ材料の金属材料が充填されており、インダクタ２８と引き廻し配線５２とがビア２１ｄを介して電気的に接続されている。

半導体装置１６のインダクタ２８のトリミングの際には、インダクタ２８の配線位置Ｌ７をレーザーＬ等により切断する。これにより、インダクタ２８の周回する配線の途中からインダクタ２８の配線を貫通電極１２ｂに接続するため、インダクタ２８の周回数を減らすことができる。従って、本実施形態によれば、１個のインダクタ単位よりも小さい単位で、インダクタンス値をトリミングすることができる。なお、インダクタ２８の周回する配線の途中に複数のビア２１を形成し、それぞれのビア２１と貫通電極１２ｂと引き廻し配線５２で接続することにより、さらにインダクタンス値の微調整をすることも可能である。

［第５の実施の形態］
次に、本実施形態について図９（ａ）〜（ｃ）を参照して説明する。
上記実施形態では、半導体装置１６にトリミング用の複数のインダクタ２８を形成することで、半導体装置１６にトリミング用の機能を付加した。これに対し、本実施形態では、半導体装置の機能を有しないトリミング専用のチップ部品である点において異なる。なお、トリミング用チップ部品は、上記実施形態の半導体装置の裏面１０ｂの構成、貫通電極１２の構成は同じあるため、説明を省略する。

図９（ａ）はトリミング用の複数のインダクタ２８が形成された半導体ウエハ１０を模式的に示す平面図、（ｂ）はトリミング用チップ部品８０の概略構成を示す斜視図、（ｃ）は（ｂ）のトリミング用チップ部品８０のＡ−Ａ’線に沿った断面図である。

半導体ウエハ１０はシリコン材料からなり、図９（ａ），（ｂ）に示すように、半導体ウエハ１０の一方の面にはダイシング前の複数のトリミング用チップ部品８０が形成されている。本実施形態において、半導体ウエハ１０の他方の面１０ｂには半導体素子は形成されていない。

トリミング用チップ部品８０は、図９（ａ）に示すように、半導体ウエハ１０上のダイシングラインＤ（破線）に沿って平面視矩形状にダイシングすることにより形成されたものである。また、トリミング用チップ部品８０には、厚さ方向に貫通する一対の貫通電極１２ａ，１２ｂが形成されている。

トリミング用チップ部品８０の一方の面１０ａには、トリミング用の複数のインダクタ２８（受動素子）が形成されている。インダクタ２８は、上記実施形態と同様に、配線を周回させてスパイラル（螺旋）状に形成されたものであり、３個のインダクタ２８ａ，２８ｂ，２８ｃが直列接続されている。このインダクタ２８ａの一端部は貫通電極１２ａに電気的に接続されると共に、インダクタ２８ｃの他端部（中心部）は中継配線（図示省略）を介して貫通電極１２ｂに電気的に接続されている。なお、中継配線とインダクタの配線とは絶縁層（図示省略）を介して形成されている。

一方、トリミング用チップ部品８０の他方の面１０ｂの貫通電極１２上には、他の電子部品に実装する際に用いられる電極８２が形成されている。電極８２は、樹脂等からなるバンプから構成されていても良い。

本実施形態によれば、トリミング用機能を備えた専用のチップ部品であるため、種々の電子部品等に実装して用いることができ、汎用性の高いトリミング機能を有する部品を提供することができる。なお、トリミング用チップ部品に形成する受動素子としては、上記実施形態で説明したように、抵抗、又はコンデンサであっても良い。

なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。
例えば、上記実施形態の半導体装置１６及びトリミング用チップ部品８０では、トリミング用の複数のインダクタを直列に接続したが、複数のインダクタを、図１０に示すように、並列に接続することも可能である。トリミングは、「配線位置Ｌ７」及び／又は「配線位置Ｌ８」をレーザーＬにより切断することにより、２個のインダクタ２８の並列接続、１個の単体のインダクタ２８にトリミングすることが可能である。
また、直列接続のインダクタ、並列接続のインダクタ、及び単体のインダクタのいずれかを組み合わせることによって、トリミング用インダクタ２８を形成することも可能である。

半導体装置の概略構成を示す断面図である。 半導体装置の能動面側を模式的に示す平面図である。 半導体装置の裏面側を模式的に示す平面図である。 トリミング装置の機能ブロック図である。 図２の破線部に示す直列接続したトリミング用インダクタの平面図である。 第２実施形態に係るトリミング用抵抗の概略構成を示す断面図である。 第３実施形態に係るトリミング用コンデンサの概略構成を示す断面図である。 第４実施形態に係るトリミング用インダクタの概略構成を示す平面図である。 第５実施形態に係るトリミング用チップ部品の概略構成を示す図である。 並列接続したトリミング用インダクタを模式的に示す平面図である。

符号の説明

１０…シリコン基板（基板）、 １０ａ…能動面、 １０ｂ…裏面、 １２…貫通電極、 ８０…トリミング用チップ部品

Claims (6)

1. 基板に設けられた受動素子をトリミングする方法であって、
   前記基板の能動面に設けられた能動素子と、前記基板の厚さ方向に貫通する貫通電極と、前記基板の前記能動面とは反対側の裏面に設けられると共に、前記貫通電極を介して前記能動素子と電気的に接続された受動素子と、を有し、
   前記基板をモジュール化した後、前記受動素子の電気的特性を測定し、測定した電気的特性に基づいて、前記受動素子の配線を切断若しくは接続、又は配線の一部を除去することにより、前記受動素子の電気的特性のトリミングを行うことを特徴とするトリミング方法。
2. 前記受動素子を複数形成し、前記複数の受動素子を直列又は並列に接続することを特徴とする請求項１に記載のトリミング方法。
3. 前記受動素子の前記配線の切断若しくは接続、又は前記配線の一部の除去を、レーザーを用いて行うことを特徴とする請求項１又は請求項２に記載のトリミング方法。
4. 前記受動素子はインダクタ、抵抗、及びコンデンサの少なくともいずれかであることを特徴とする請求項１乃至請求項３のいずれか１項に記載のトリミング方法。
5. 基板の能動面に設けられた能動素子と、前記基板の厚さ方向に貫通する貫通電極と、前記基板の前記能動面とは反対側の裏面に設けられると共に前記貫通電極を介して前記能動素子と電気的に接続された受動素子と、を備え、
   前記基板の前記裏面には、前記受動素子が複数設けられ、前記複数の受動素子が直列又は並列に接続されたことを特徴とする半導体装置。
6. 半導体基板と、
   前記半導体基板の厚み方向に貫通する一対の貫通電極と、
   前記半導体基板の一方の面に形成されると共に、一端部が一方の前記貫通電極に接続され、他端部が他方の前記貫通電極に接続された受動素子と、
   を備えることを特徴とするトリミング用チップ部品。

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