TWI503933B - 半導體封裝件及其製法 - Google Patents

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Description

半導體封裝件及其製法
本發明係有關一種半導體封裝件及其製法，尤指一種能提高產品良率之半導體封裝件及其製法。
隨著半導體技術的演進，半導體產品已開發出不同封裝產品型態，而為追求半導體封裝件之輕薄短小，因而發展出一種晶片尺寸封裝件(chip scale package,CSP)，其特徵在於此種晶片尺寸封裝件僅具有與晶片尺寸相等或略大的尺寸。
然而，上述CSP結構之缺點在於重佈線技術之施用或佈設於晶片上的導電跡線往往受限於晶片之尺寸或其作用面之面積大小，尤其當晶片之積集度提昇且晶片尺寸日趨縮小的情況下，晶片甚至無法提供足夠表面以安置更多數量的銲球來與外界電性連接。鑑此，發展出一種具有扇出結構之封裝件，此種封裝件係於晶片上形成增層，得提供較為充足的表面區域以承載較多的輸入/輸出端或銲球。
第1A至1F圖係為習知具有扇出結構之半導體封裝件1之製法的剖面示意圖。
如第1A、1A’及1A”圖所示，提供一承載件10及一半導體基材11’。該承載件10上依序具有結合層100與黏著層101，且該半導體基材11’係具有複數半導體元件11，該半導體元件11係具有相對之作用面11a與非作用面11b，該作用面11a上具有複數電極墊110及外露出該電極墊110之鈍化層111。
如第1B圖所示，沿切割路徑L(如第1A’及1A”圖所示)切割該半導體基材11’以取得複數半導體元件11。之後，將該些半導體元件11以其作用面11a之側結合於該黏著層101上，再固化該黏著層101。
如第1C圖所示，利用一基板13壓合封裝膠體12於該黏著層101上以包覆該些半導體元件11。
如第1D圖所示，移除該承載件10及該結合層100，以外露出該黏著層101。
如第1E圖所示，移除該承載件10及該結合層100之後，部分該黏著層101會殘留於該半導體元件11與封裝膠體12上，且無法以溶劑移除，故需以電漿清理方式移除該黏著層101之殘膠，以外露出該半導體元件11之電極墊110，且該半導體元件11表面(即鈍化層111表面)係齊平該封裝膠體12表面。
如第1F圖所示，形成一線路重佈層(redistribution layer,RDL)15於該半導體元件11表面與該封裝膠體12表面上，再形成一絕緣保護層16於該線路重佈層15、半導體元件11與封裝膠體12上，且外露該線路重佈層15之 部分表面以結合導電元件17。之後，沿切割路徑S進行切單製程，以取得複數半導體封裝件1。
習知半導體封裝件1係利用線路重佈層15以形成扇出結構，藉以重配該半導體元件11上外接點之位置(由該電極墊110變為該線路重佈層15之外露處)。
然而，該黏著層101之殘膠並非均勻分布於該半導體元件11之表面，如第1D圖所示之波浪狀，故於清理時，有些區域會過度侵蝕，致使該半導體元件11之表面k1(如第1E圖之電極墊110或鈍化層111)受到損害，因而降低產品良率。
因此，如何克服習知技術中之問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明提供一種半導體封裝件，係包括：封裝膠體，係具有相對之第一表面及第二表面；以及半導體元件，係嵌埋於該封裝膠體中，且該半導體元件具有相對之作用面與非作用面，該作用面上具有複數電極墊，該些電極墊係外露於該封裝膠體之第一表面，又該半導體元件之外露表面與該封裝膠體之第一表面之間具有段差。
本發明復提供一種半導體封裝件之製法，係包括：提供一具有黏著層之承載件及至少一具有保護層之半導體元件；該至少一半導體元件藉由該保護層結合於該黏著層上；形成封裝膠體於該承載件之黏著層上以包覆該至少一 半導體元件；移除該承載件及該黏著層，以外露出該保護層；以及移除該保護層，以外露出該至少一半導體元件。
前述之製法中，該承載件係為玻璃，且該黏著層係為紫外光固化膠層，故於形成封裝膠體之前，先照射紫外光固化該黏著層。又該承載件與該黏著層之間具有結合層，且於移除該承載件時，一併移除該結合層。
前述之製法中，形成該保護層之材質係為光阻材、聚醯亞胺或可溶解型高分子聚合物。
前述之製法中，移除該黏著層之製程係利用電漿清理方式，且該電漿清理方式所用之電漿係含有四氟化碳氣體。
前述之製法中，係利用溶劑去除該保護層。
前述之製法中，該半導體元件具有相對之作用面與非作用面，該作用面上具有複數電極墊，且該保護層設於該作用面上以覆蓋該些電極墊，並於移除該保護層後，該半導體元件之電極墊係外露於該封裝膠體表面。
前述之製法中，於移除該保護層之後，該半導體元件之外露表面與該封裝膠體表面之間具有段差。
前述之半導體封裝件及其製法中，復包括設置至少一基板於該封裝膠體上，例如，係藉由該基板與該承載件壓合該封裝膠體，使該封裝膠體形成於該承載件之黏著層上，致使該基板設於該封裝膠體相對外露該半導體元件側之表面上。又該基板係為玻璃。
前述之半導體封裝件及其製法中，該半導體元件之表面與該封裝膠體表面間之段差大致為10um。
另外，前述之半導體封裝件及其製法中，復包括於移除該保護層之後，形成線路層於該封裝膠體上並電性連接該至少一半導體元件。
由上可知，本發明之半導體封裝件及其製法，係藉由先於該半導體元件表面上形成有該保護層，再以該保護層結合於該黏著層上而進行封裝，故當移除該黏著層時，只會破壞該保護層表面，而可避免因過度清潔而使該半導體元件表面受損之問題，進而提高產品良率。
1,2‧‧‧半導體封裝件
10,20‧‧‧承載件
100,200‧‧‧結合層
101,201‧‧‧黏著層
11,21‧‧‧半導體元件
11’,21’‧‧‧半導體基材
11a,21a‧‧‧作用面
11b,21b‧‧‧非作用面
110,210‧‧‧電極墊
111,211‧‧‧鈍化層
12,22‧‧‧封裝膠體
13,23‧‧‧基板
15‧‧‧線路重佈層
16,26‧‧‧絕緣保護層
17,27‧‧‧導電元件
22a‧‧‧第一表面
22b‧‧‧第二表面
24‧‧‧保護層
25‧‧‧線路層
L,S‧‧‧切割路徑
h‧‧‧段差
k1,k2‧‧‧表面
第1A至1F圖係為習知半導體封裝件之製法的剖面示意圖；其中，第1A’圖係為習知半導體元件之前置作業的剖面示意圖，第1A”圖係為第1A’圖之上視平面圖；以及第2A至2H圖係為本發明之半導體封裝件之製法的剖面示意圖；其中，第2A’圖係為本發明之半導體元件之前置作業的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例 關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2G圖係為本發明之半導體封裝件2之製法的剖面示意圖。
如第2A及2A’圖所示，提供一半導體基材21’及一具有一黏著層201之承載件20。
於本實施例中，該承載件20之主體係為玻璃，且該黏著層201係為紫外光(UV)固化膠層，故於該承載件20上先以化學氣相沈積(chemical vapor deposition,CVD)方式形成一結合層200，再於該結合層200上塗佈形成該黏著層201，以藉該結合層200結合玻璃與膠材。
再者，該半導體基材21’係例如晶圓或含矽基板，亦即該半導體基材21’具有複數半導體元件21，該半導體元件21係具有相對之作用面21a與非作用面21b，該作用面21a上具有複數電極墊210及外露出該電極墊210之一鈍化層211，且該電極墊210係為銅墊或鋁墊，而該鈍化層211係為厚度極薄而可忽略之二氧化矽(SiO2 )層或氮化矽(SiN4 )層。
又，有關該半導體元件21之內部結構態樣繁多，並無 特別限制，故不詳述。
另外，形成一保護層24於該半導體基材21’之作用面21a上以覆蓋該些電極墊210與該鈍化層211，且形成該保護層24之材質係為光阻材、聚醯亞胺(Polyimide,PI)或可溶解型高分子聚合物。
如第2B圖所示，沿切割路徑L(如第2A’圖所示)切割該半導體基材21’以取得複數半導體元件21。之後，將該些半導體元件21以該保護層24之側結合於該黏著層201上，再照射紫外光(UV)固化該黏著層201。
如第2C圖所示，形成封裝膠體22於該承載件20之黏著層201上以包覆該些半導體元件21及該保護層24，且一基板23係設於該封裝膠體22上。
於本實施例中，藉由該基板23下壓該封裝膠體22，使該基板23與該承載件20壓合該封裝膠體22，以令該基板23與該封裝膠體22形成於該承載件20上。
再者，形成該封裝膠體22之材質係為環氧樹脂(epoxy)、Ajinomoto Build-up Film(ABF)、聚醯亞胺(Polyimide,PI)或其它封裝材。另外，形成該基板23之主要材質係為玻璃，但有關該基板23之材質與結構並無特別限制。
如第2D圖所示，移除該承載件20及該結合層200，以外露出該黏著層201。
如第2E圖所示，利用電漿清理(Plasma Clean)方式移除該黏著層201，以外露出該保護層24。
於本實施例中，該電漿清理方式所用之電漿係含有四氟化碳(CF4 )氣體與氧氣。
如第2F圖所示，利用溶劑去除該保護層24，以外露出該半導體元件21之作用面21a上之電極墊210，且該鈍化層211表面(或該作用面21a)係低於該封裝膠體22表面，亦即該半導體元件21整體凹陷於該封裝膠體22表面。
於本實施例中，該半導體元件21之表面(該鈍化層211表面)與該封裝膠體22表面間之高度差(即段差h)係為10um。實際地，於產品外觀上，該半導體元件21之表面與該封裝膠體22表面大致為共平面。
如第2G圖所示，形成一線路層(如RDL)25於該半導體元件21表面與該封裝膠體22表面上，再形成一絕緣保護層26於該線路層25、半導體元件21與封裝膠體22上，且外露該線路層25之部分表面以結合導電元件27。
於本實施例中，該絕緣保護層26係為防銲層，但並不限於上述，且該導電元件27係為銲球、凸塊、柱體等，但並不限於上述。
於其它實施例中，可依需求形成多層之線路層25，並不限於一層。
如第2H圖所示，沿切割路徑S(如第2G圖所示)進行切單製程，以取得複數半導體封裝件2。
本發明之製法係先於該半導體元件21表面上形成有該保護層24，再以該保護層24結合於該黏著層201上而進行封裝，故當利用電漿清理方式移除該黏著層201時， 只會破壞該保護層24表面k2，而可避免因過度清潔而使該半導體元件21表面受損之問題。因此，本發明之製法能提高產品良率。
另外，本發明係提供一種半導體封裝件2，其包括：具有相對之第一表面22a(如下表面)與第二表面22b(如上表面)之封裝膠體22、嵌埋於該封裝膠體22之第一表面22a中並外露出該封裝膠體22之一半導體元件21、設於該封裝膠體22之第一表面22a上之線路層25、以及設於該封裝膠體22之第二表面22b上之一基板23。
所述之半導體元件21具有相對之作用面21a與非作用面21b，該作用面21a上具有複數電極墊210，該些電極墊210係外露於該封裝膠體22之第一表面22a，又該半導體元件21之外露表面與該封裝膠體22之第一表面22a之間具有段差h，且該電極墊210表面係低於該封裝膠體22之第一表面22a，而該半導體元件21之表面與該封裝膠體22之第一表面22a間的高度差(即該段差h)大致為10um。
所述之基板23係為玻璃。
所述之線路層25係電性連接該電極墊210。
綜上所述，本發明之半導體封裝件及其製法，主要藉由該半導體元件表面上覆蓋有該保護層，再以該保護層結合該黏著層而進行封裝，故當移除該黏著層時，只會破壞該保護層表面，而能避免該半導體元件表面受損，因而能提高產品良率。
上述實施例係用以例示性說明本發明之原理及其功 效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體封裝件
21‧‧‧半導體元件
22‧‧‧封裝膠體
22a‧‧‧第一表面
22b‧‧‧第二表面
23‧‧‧基板
25‧‧‧線路層
26‧‧‧絕緣保護層
27‧‧‧導電元件
h‧‧‧段差

Claims (23)

  1. 一種半導體封裝件，係包括：封裝膠體，係具有相對之第一表面及第二表面；半導體元件，係嵌埋於該封裝膠體中，且該半導體元件具有相對之作用面與非作用面，該作用面上具有複數電極墊，該些電極墊係外露於該封裝膠體之第一表面，又該半導體元件之外露表面與該封裝膠體之第一表面之間具有段差；以及線路層，係設於該封裝膠體之第一表面上且接觸該封裝膠體並電性連接該電極墊。
  2. 如申請專利範圍，第1項所述之半導體封裝件，復包括基板，係設於該封裝膠體之第二表面上。
  3. 如申請專利範圍第2項所述之半導體封裝件，其中，該基板係為玻璃。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該半導體元件之表面與該封裝膠體之第一表面間之段差大致為10um。
  5. 一種半導體封裝件之製法，係包括：提供一具有黏著層之承載件及至少一具有保護層之半導體元件；將該至少一半導體元件藉由該保護層結合於該黏著層上；形成封裝膠體於該承載件之黏著層上以包覆該至少一半導體元件； 移除該承載件及該黏著層，以外露出該保護層；以及移除該保護層，以外露出該至少一半導體元件。
  6. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，該承載件係為玻璃。
  7. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，該黏著層係為紫外光固化膠層。
  8. 如申請專利範圍第7項所述之半導體封裝件之製法，其中，形成封裝膠體之前，先照射紫外光固化該黏著層。
  9. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，該承載件與該黏著層之間具有結合層。
  10. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，於移除該承載件時，一併移除該結合層。
  11. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，該至少一半導體元件具有相對之作用面與非作用面，該作用面上具有複數電極墊，且該保護層設於該作用面上以覆蓋該些電極墊。
  12. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，於移除該保護層後，外露出該至少一半導體元件之電極墊。
  13. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該電極墊表面係低於該封裝膠體表面。
  14. 如申請專利範圍第5項所述之半導體封裝件之製法， 其中，形成該保護層之材質係為光阻材、聚醯亞胺或可溶解型高分子聚合物。
  15. 如申請專利範圍第5項所述之半導體封裝件之製法，復包括設置至少一基板於該封裝膠體上。
  16. 如申請專利範圍第15項所述之半導體封裝件之製法，其中，該基板係為玻璃。
  17. 如申請專利範圍第15項所述之半導體封裝件之製法，其中，係藉由該基板與該承載件壓合該封裝膠體，使該封裝膠體形成於該承載件之黏著層上。
  18. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，移除該黏著層之製程係利用電漿清理方式。
  19. 如申請專利範圍第18項所述之半導體封裝件之製法，其中，該電漿清理方式所用之電漿係含有四氟化碳氣體。
  20. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，係利用溶劑移除該保護層。
  21. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，於移除該保護層之後，該半導體元件之外露表面與該封裝膠體表面之間具有段差。
  22. 如申請專利範圍第21項所述之半導體封裝件之製法，其中，該至少一半導體元件之表面與該封裝膠體表面間之段差大致為10um。
  23. 如申請專利範圍第5項所述之半導體封裝件之製法，復包括形成線路層於該封裝膠體上並電性連接該至少一半導體元件。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102356792B1 (ko) * 2017-06-28 2022-01-27 엘지디스플레이 주식회사 보호필름 및 이를 이용한 표시장치의 제조방법
CN109326528B (zh) * 2017-08-01 2020-09-29 台虹科技股份有限公司 晶粒封装方法
KR101901712B1 (ko) 2017-10-27 2018-09-27 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102029100B1 (ko) 2018-02-09 2019-11-08 삼성전자주식회사 팬-아웃 반도체 패키지
TWI684769B (zh) * 2019-01-29 2020-02-11 力成科技股份有限公司 電子元件檢測模組及其製造方法及檢測方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070069375A1 (en) * 2005-09-27 2007-03-29 Casio Computer Co., Ltd Semiconductor device having shield structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080191297A1 (en) * 2007-02-12 2008-08-14 Advanced Chip Engineering Technology Inc. Wafer level image sensor package with die receiving cavity and method of the same
US8183095B2 (en) * 2010-03-12 2012-05-22 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation
US9318441B2 (en) * 2007-12-14 2016-04-19 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die
TWI345276B (en) * 2007-12-20 2011-07-11 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
US7842544B2 (en) * 2009-02-20 2010-11-30 National Semiconductor Corporation Integrated circuit micro-module
KR101390628B1 (ko) * 2010-11-15 2014-04-29 유나이티드 테스트 엔드 어셈블리 센터 엘티디 반도체 패키지 및 반도체 소자 패키징 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070069375A1 (en) * 2005-09-27 2007-03-29 Casio Computer Co., Ltd Semiconductor device having shield structure

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