JP2007067369A - 配線基板及びその製造方法、埋め込み用セラミックチップ - Google Patents

Abstract

【課題】ビルドアップ層を構成する層間絶縁層と埋め込み用セラミックチップとの密着強度に優れた配線基板を提供すること。
【解決手段】本発明の配線基板１０は、基板コア１１、埋め込み用セラミックチップ１０１、ビルドアップ層３１を備える。基板コア１１はコア主面１２にて開口する収容穴部９１を有する。埋め込み用セラミックチップ１０１は、チップ主面１０２上に突設されたメタライズ層１１６からなる複数の端子電極１１１，１１２を有する。なお、チップ主面１０２上に存在する複数の端子電極１１１，１１２の占有面積は、チップ主面１０２の面積の約６８％である。埋め込み用セラミックチップ１０１は、コア主面１２とチップ主面１０２とを同じ側に向けた状態で収容穴部９１内に収容される。ビルドアップ層３１は、コア主面１２及びチップ主面１０２の上に形成される。
【選択図】 図１

Description

本発明は、基板コアの収容穴部内に埋め込み用セラミックチップを埋め込み、さらにその表面にビルドアップ層を積層形成した構造の配線基板及びその製造方法、埋め込み用セラミックチップに関するものである。

コンピュータのＣＰＵなどに使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載し、そのＩＣチップ搭載用配線基板をマザーボード上に搭載するという手法が採用される。この種のＩＣチップ搭載用配線基板としては、例えば、高分子材料製のコア基板内にセラミックチップを埋め込んでコア部を構成し、そのコア部の表面及び裏面にビルドアップ層を形成したものが従来提案されている（例えば、特許文献１，２参照）。

上記従来のＩＣチップ搭載用配線基板は、例えば以下のような手順で製造される。まず、コア表面及びコア裏面の両方にて開口する収容穴部を有する高分子材料製の基板コアを準備する。併せて、チップ表面及びチップ裏面にそれぞれ複数の端子電極を突設した埋め込み用セラミックチップを準備する。次に、コア裏面側に粘着テープを貼り付けるテーピング工程を行い、収容穴部のコア裏面側開口をあらかじめシールする。そして、収容穴部内に埋め込み用セラミックチップを収容する収容工程を行い、チップ裏面を粘着テープの粘着面に貼り付けて仮固定する。次に、収容穴部の内面と埋め込み用セラミックチップの側面との隙間を充填剤で埋めた後にそれを硬化させる固定工程を行い、基板コア内にて埋め込み用セラミックチップを固定する。この後、基板コア及び埋め込み用セラミックチップからなるコア部の表面及び裏面に対して、高分子材料を主体とする層間絶縁層の形成及び導体層の形成を交互に行うことで、ビルドアップ層を形成する。その結果、所望のＩＣチップ搭載用配線基板が得られる。
特開２００５−３９２１７号公報 特開２００５−３９２４３号公報

ところで、上記従来技術の場合、コア部の表面においてはセラミックチップのチップ表面が露出し、コア部の裏面においてはセラミックチップのチップ裏面が露出している。そのため、ビルドアップ層を構成する層間絶縁層の一部は、基板コアの上ばかりでなくセラミックチップの上にも形成されることになる。しかしながら、上記従来のＩＣチップ搭載用配線基板の場合、ビルドアップ層を構成する層間絶縁層とセラミックチップとの間に高い密着強度を確保することが困難である。従って、ビルドアップ層の浮きやデラミネーションが発生するおそれがあり、高い信頼性を付与できないという問題があった。特に最近ではＩＣチップの高速化、高機能化に伴ってその発熱量も増大傾向にあり、それゆえビルドアップ層に与える熱応力の影響も増大傾向にあることから、ビルドアップ層の浮きやデラミネーションがいっそう発生しやすい状況にある。

また、上記従来技術の場合、複数の端子電極を突設しているため、セラミックチップの表面及び裏面には凹凸が生じている。しかし、このような凹凸があると、その凹凸の影響がビルドアップ層表面にまで波及して平坦性が低下し、ＩＣチップを搭載しにくくなるという問題もあった。

本発明は上記の課題に鑑みてなされたものであり、その目的は、ビルドアップ層を構成する層間絶縁層と埋め込み用セラミックチップとの密着強度に優れた配線基板及びその製造方法を提供することにある。また、本発明の別の目的は、配線基板に使用するのに好適な埋め込み用セラミックチップを提供することにある。

そして上記課題を解決するための手段（手段１）としては、コア主面及びそのコア主面にて開口する収容穴部を有する基板コアと、チップ主面を有するセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、及び、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極を有し、前記コア主面と前記チップ主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、層間絶縁層及び導体層を前記コア主面及び前記チップ主面の上にて交互に積層したビルドアップ層とを備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする配線基板がある。

従って、手段１の配線基板によると、複数の端子電極の占有面積をチップ主面の面積の４５％以上９０％以下に設定した結果、ビルドアップ層を構成する層間絶縁層との接合界面における金属部分の割合が大きくなり、層間絶縁層との密着強度が向上する。仮に、５０％未満であると、上記接合界面における金属部分の割合がそれほど大きくならないため、密着強度を十分に向上させることができない。一方、９０％よりも大きいと、端子電極間のクリアランスが小さくなり過ぎるため、隣接する端子電極間で短絡する可能性が高くなる。また、チップ主面における凹凸もある程度解消されるため、ビルドアップ層表面の平坦性がよくなり、半導体集積回路素子を搭載しやすくなる。

上記配線基板を構成する基板コアは、配線基板におけるコア部の一部分をなすものであって、例えばコア主面及びその反対側に位置するコア裏面を有する板状に形成される。かかる基板コアは、埋め込み用セラミックチップを収容するための収容穴部を１つまたは２つ以上有している。この収容穴部は、コア主面のみにて開口する非貫通穴であってもよく、あるいはコア主面及びコア裏面の両方にて開口する貫通穴であってもよい。なお、埋め込み用セラミックチップは収容穴部内に完全に埋没するようにして収容されていてもよいが、その一部を突出させた状態で収容されていてもよい。

基板コアを形成する材料は特に限定されないが、好ましい基板コアは高分子材料を主体として形成される。基板コアを形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。

上記配線基板を構成する埋め込み用セラミックチップは、チップ主面を有するセラミック焼結体であって、好ましくはチップ主面及びその反対側面に位置するチップ裏面を有する板状のセラミック焼結体である。埋め込み用セラミックチップは、コア主面とチップ主面とを同じ側に向けた状態で収容穴部内に収容されている。また、このような収容状態で、埋め込み用セラミックチップは例えば高分子材料製の充填剤により固定される。前記セラミック焼結体としては、アルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックの焼結体が好適に使用されるほか、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックの焼結体が好適に使用される。この場合、用途に応じて、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどの誘電体セラミックの焼結体を使用することも好ましい。誘電体セラミックの焼結体を使用した場合、静電容量の大きなセラミックキャパシタを実現しやすくなる。

セラミック焼結体の内部には内部導体が形成されている。このような内部導体を形成する材料としては特に限定されないが、セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、低温焼成セラミックの焼結体を選択した場合、内部導体を形成する材料として、さらに銅や銀などの使用が可能となる。内部導体は、セラミック焼結体の厚さ方向に延びるビア導体であってもよく、セラミック焼結体の面方向に延びる内層導体層であってもよい。

セラミック焼結体のチップ主面上には、内部導体に導通するメタライズ層からなる複数の端子電極が突設されている。同様に、セラミック焼結体のチップ裏面上にも、内部導体に導通するメタライズ層からなる複数の端子電極が突設されていてもよい。これら複数の端子電極は、セラミックと同時に焼結しうるためメタライズに適した金属材料、例えば、ニッケル、モリブデン、タングステン、チタン等を用いて形成されている。

ここで埋め込み用セラミックチップは、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであってもよい。このようにキャパシタとしての機能を付与した埋め込み用セラミックチップを用いた場合、例えば半導体集積回路素子の近傍に配置されることで浮遊インダクタンスを確実に低下させることができるため、半導体集積回路素子を安定的に動作させることが可能となる。ここでいうセラミックキャパシタには、基板（セラミックに限らない基板）上にセラミック材料により薄膜を形成したキャパシタも含まれる。

上記配線基板を構成するビルドアップ層は、高分子材料を主体とする層間絶縁層及び導体層を交互に接続した構造を有している。ビルドアップ層はコア部の片面にのみ（即ちコア主面及び前記チップ主面の上にのみ）形成されていてもよく、コア部の両面に（即ちコア主面及び前記チップ主面の上、コア裏面及び前記チップ裏面の上）形成されていてもよい。なお、コア主面及び前記チップ主面の上に形成されたビルドアップ層については、その表面においてセラミックチップに対応した領域に半導体素子搭載部が設定される。このような半導体素子搭載部に半導体素子が搭載可能であるため、基板コアに半導体素子搭載部を設けた場合に比べて半導体素子との熱膨張係数差を小さくすることができる。従って、半導体素子に作用する熱応力の影響を軽減しやすい構造となっている。

複数の端子電極の厚さは特に限定されないが、例えば１０μｍ以上１００μｍ程度に設定されることがよい。即ち、この厚さが１０μｍ未満であると、セラミックチップの表面及び裏面における凹凸の度合いが小さくなり、本発明の解決すべき課題の１つである「ビルドアップ層表面の平坦性低下」といった問題が生じにくくなる。また、この厚さが１００μｍを超えるような場合には、本発明の構成の採用により層間絶縁層と埋め込み用セラミックチップとの密着強度の向上は達成できるものの、ビルドアップ層表面の平坦性の向上を十分に達成できない可能性がある。

複数の端子電極の表面は、セラミック焼結体のチップ主面よりも粗くなっていることがよい。即ち、本発明の構成を採用した場合、層間絶縁層との接合界面においてセラミックチップ側が有する粗面の割合が大きくなることで、層間絶縁層との密着強度を従来に比べて向上できるからである。

また、前記複数の端子電極は、前記チップ主面方向から見たときの外形が、略矩形状、略円形状、略三角形状などのうちのいずれであってもよいが、例えば略矩形状であることが好ましい。このように構成すれば、複数の端子電極を互いに接近させて配置した際に端子電極間のクリアランスが小さくなるため、複数の端子電極の占有面積をチップ主面の面積に対して大きくしやすくなる。よって、ビルドアップ層を構成する層間絶縁層との接合界面における金属部分の割合がよりいっそう大きくなり、層間絶縁層との密着強度がよりいっそう向上する。

複数の端子電極の表面には、複数の端子電極を構成する金属よりも軟かい金属からなる金属層が形成されることが望ましい。その理由は以下のとおりである。即ち、メタライズ層からなる複数の端子電極は、焼結金属層であって比較的硬質であることから、エッチャント等を使用してその表面を直接粗化することが極めて困難である。従って、軟質金属層を形成しその層を表面粗化するようにすれば、所望の粗面を比較的簡単にかつ確実に得ることができるからである。ここで金属層の表面粗さＲａは０．２μｍ以上であることがよく、特には０．２μｍ以上１．０μｍ以下であることがよい。金属層の表面粗さＲａがこの程度以上でないと、その表面がセラミック焼結体のチップ主面の粗さとあまり変わらなくなり、複数の端子電極の占有面積をチップ主面の面積の４５％以上９０％以下としたとしても、密着強度の向上が十分に図れないからである。

この場合、金属層は複数の端子電極の種類に応じて適宜選択されるが、例えば、複数の端子電極がニッケルからなる場合には、金属層として銅層（特には銅めっき層）を選択することが好適である。このような組み合わせにすると、ニッケルを直接表面粗化するよりも簡単にかつ確実に粗面を形成できるからである。この場合の銅めっき層は、粗化処理による除去分を考慮して安全のために厚さ５μｍ以上に形成されることが好ましい。なお、軟質の金属層を形成する手法としては、上記のようなめっき法が、簡単かつ低コストという理由で好適である。しかし、めっき法以外にも、例えば、スパッタリング、ＣＶＤ、真空蒸着などといった手法を採用することも可能である。

埋め込み用セラミックチップのチップ縁から複数の端子電極までの距離は特に限定されないが、例えば２００μｍ以下であることがよい。この距離が２００μｍを超えるような場合、チップ主面におけるセラミック露出部分の面積が増し、接合界面における粗面の割合が小さくなってしまう。これに対し前記距離が２００μｍ以下であれば、接合界面における粗面の割合がそれほど小さくならないので、セラミックチップと層間絶縁層との密着強度の向上に寄与できる。前記距離は小さければ小さいほどよいため、複数の端子電極はチップ縁まで形成されていてもよい。

また、隣接する複数の端子電極間の距離は特に限定されないが、例えば２００μｍ以下であることが好ましい。この距離が２００μｍを超えるようになると、チップ主面におけるセラミック露出部分の面積が増し、接合界面における粗面の割合が小さくなってしまう。これに対し前記距離が２００μｍ以下であれば、接合界面における粗面の割合がそれほど小さくならないので、セラミックチップと層間絶縁層との密着強度の向上に寄与できる。ただし、隣接する複数の端子電極間には、ショートを未然に防ぐために所定量のクリアランスを設けることが望ましく、具体的には前記距離を１５０μｍ以上に設定することが好ましい。

チップ主面におけるセラミックの露出部分の占有面積（即ちセラミックと層間絶縁層との密着部分）は、チップ主面の面積の１０％以上５５％以下であることが好ましく、２０％以上４５％以下であることが特に好ましい。当該面積をこの範囲内に設定することで、密着性向上が図りやすくなるからである。

チップ主面において複数の端子電極間にできる凹部は、層間絶縁層で埋められていることが好ましい。この構成によると、セラミックチップと層間絶縁層との接触面積が増えるため、セラミックチップと層間絶縁層との密着強度が向上しうるからである。

また、手段１の配線基板を製造するのに好適な方法（手段２）としては、上記手段１に記載の配線基板の製造方法であって、収容穴部を有する基板コアと、占有面積がチップ主面の面積の４５％以上９０％以下となるように設定された複数の端子電極上に金属層を形成した埋め込み用セラミックチップとを準備する準備工程と、前記収容穴部内に前記埋め込み用セラミックチップを収容し、この状態で前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を充填剤で埋めて、前記埋め込み用セラミックチップを固定する固定工程と、前記金属層の表面を粗化する粗化工程と、前記粗化工程の後、前記コア主面及び前記チップ主面の上にビルドアップ層を形成するビルドアップ層形成工程とを含むことを特徴とする配線基板の製造方法がある。

従って、この製造方法によると、基板コア内に固定された埋め込み用セラミックチップに対する粗化処理によって、複数の端子電極の上に設けられた金属層の表面が粗化される。このような粗化の後、ビルドアップ層形成工程を行うことで、粗面となった金属層上にビルドアップ層の層間絶縁層を形成することができ、高い密着強度を得ることが可能となる。また、硬質の金属からなる複数の端子電極を直接粗化するのではなく、別の金属層を形成しその層を表面粗化するようにしているため、所望の粗面を比較的簡単にかつ確実に得ることができる。

以下、配線基板の製造方法について説明する。

準備工程では、収容穴部を有する基板コアと、複数の端子電極の上に金属層を形成した埋め込み用セラミックチップとを、それぞれ従来周知の手法により作製し、あらかじめ準備しておく。

続く固定工程では、収容穴部内に埋め込み用セラミックチップを収容する。この場合において収容穴部が貫通穴部である場合には、収容穴部のコア裏面側開口を剥離可能な粘着テープでシールしてもよい。かかる粘着テープの粘着面には、埋め込み用セラミックチップを貼り付けて仮固定する。この状態で収容穴部の内面と埋め込み用セラミックチップの側面との隙間には、高分子材料製の充填剤が充填される。充填剤としては熱硬化性樹脂が好適であり、これを使用した場合には充填後に加熱処理が行われる。その結果、硬化した充填剤により埋め込み用セラミックチップが収容穴部内に固定される。粘着テープを使用した場合には、この時点でこれを剥離してもよい。

粗化工程では、複数の端子電極の上にある金属層の表面を粗化する。なお、粗化工程は固定工程の前後を問わず実施可能であるが、好ましくは固定工程の後に実施される。また、基板コアのコア主面に導体層が形成されているような場合には、その導体層の粗化とともに金属層の粗化を行うことが好ましい。その理由は、別個に粗化を行う場合に比べて工数が減り、生産性が向上するからである。

また、本発明の課題を解決するための別の手段（手段３）としては、高分子材料を主体として形成された基板コア内に埋め込まれた状態で使用されるセラミックチップであって、チップ主面を有する板状のセラミック焼結体と、前記セラミック焼結体の内部に形成された内部導体と、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極とを備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする埋め込み用セラミックチップがある。

従って、手段３の埋め込み用セラミックチップによると、複数の端子電極の占有面積をチップ主面の４５％以上９０％以下に設定した結果、金属部分の割合が大きくなる。よって、例えばビルドアップ層を構成する層間絶縁層と接合するような場合であっても、層間絶縁層との密着強度が向上する。また、チップ主面における凹凸もある程度解消されるため、ビルドアップ層表面の平坦性がよくなり、半導体集積回路素子を搭載しやすくなる。

上記手段３のセラミックチップにおいて、前記複数の端子電極の表面は、前記セラミック焼結体の前記チップ主面よりも粗くてもよい。前記複数の端子電極の表面には、前記複数の端子電極を構成する金属よりも軟かい金属からなる金属層が形成されるとともに、その金属層の表面粗さＲａが０．２μｍ以上であってもよい。特に前記金属層は銅めっき層であることがよい。また、前記複数の端子電極は、前記チップ主面方向から見たときの外形が略矩形状であってもよい。上記手段３のセラミックチップは、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであってもよい。また、チップ縁から前記複数の端子電極までの距離を２００μｍ以下としてもよく、前記複数の端子電極間の距離を２００μｍ以下としてもよい。前記チップ主面におけるセラミックの露出部分の占有面積を、前記チップ主面の面積の１０％以上５５％以下としてもよい。

［第１実施形態］

以下、本発明の配線基板を具体化した第１実施形態を図面に基づき詳細に説明する。

図１に示されるように、本実施形態の配線基板１０は、ＩＣチップ搭載用の配線基板であって、ガラスエポキシからなる略矩形板状の基板コア１１と、基板コア１１の上面１２（コア主面）上に形成されるビルドアップ層３１と、基板コア１１の下面１３上に形成されるビルドアップ層３２とからなる。基板コア１１における複数箇所にはスルーホール導体１６が形成されている。かかるスルーホール導体１６は、基板コア１１の上面１２側と下面１３側とを接続導通している。なお、スルーホール導体１６の内部は、例えばエポキシ樹脂などの閉塞体１７で埋められている。また、基板コア１１の上面１２及び下面１３には、銅からなる導体層４１がパターン形成されており、各導体層４１は、スルーホール導体１６に電気的に接続されている。

基板コア１１の上面１２上に形成されたビルドアップ層３１は、エポキシ樹脂からなる２層の樹脂絶縁層３３，３５（いわゆる層間絶縁層）と、銅からなる導体層４２とを交互に積層した構造を有している。第２層の樹脂絶縁層３５の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。また、樹脂絶縁層３５の表面は、ソルダーレジスト３７によってほぼ全体的に覆われている。ソルダーレジスト３７の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。端子パッド４４の表面上には、複数のはんだバンプ４５が配設されている。各はんだバンプ４５は、ＩＣチップ２１（半導体集積回路素子）の面接続端子２２に電気的に接続されている。なお、各端子パッド４４及び各はんだバンプ４５は、ビルドアップ層３１においてセラミックキャパシタ１０１の真上の領域内に位置しており、この領域が半導体素子搭載部２３となる。また、樹脂絶縁層３３，３５内には、それぞれビア導体４３，４７が設けられている。これらのビア導体４３，４７のほとんどは同軸上に配置されるとともに、それらを介して導体層４１，４２及び端子パッド４４が相互に電気的に接続されている。

図１に示されるように、基板コア１１の下面１３上に形成されたビルドアップ層３２は、上述したビルドアップ層３１とほぼ同じ構造を有している。即ち、ビルドアップ層３２は、エポキシ樹脂からなる２層の樹脂絶縁層３４，３６と、導体層４２とを交互に積層した構造を有している。第２層の樹脂絶縁層３６の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８が格子状に形成されている。また、樹脂絶縁層３６の下面は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０が形成されている。ＢＧＡ用パッド４８の表面上には、図示しないマザーボードとの電気的な接続を図るための複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、図１に示される配線基板１０は図示しないマザーボード上に実装される。

前記基板コア１１は、上面１２の中央部及び下面１３の中央部にて開口する平面視で矩形状の収容穴部９１を有している。即ち、収容穴部９１は貫通穴部である。収容穴部９１内には、図２，図３等に示すセラミックキャパシタ１０１（埋め込み用セラミックチップ）が、埋め込んだ状態で収容されている。なお、セラミックキャパシタ１０１は、上面１０２（チップ主面）を基板コア１１の上面１２と同じ側に向けた状態で収容されている。本実施形態のセラミックキャパシタ１０１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．８ｍｍの矩形平板状である。なお、セラミックキャパシタ１０１の厚さは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。仮に、０．２ｍｍ未満であると、半導体素子搭載部２３上のＩＣチップ２１をセラミックキャパシタ１０１によって確実に支持できなくなる。一方、１．０ｍｍよりも大きいと、配線基板１０が肉厚になってしまう。

また、収容穴部９１の内面とセラミックキャパシタ１０１の側面１０６との隙間は、高分子材料（本実施形態では熱硬化性樹脂）からなる充填剤９２によって埋められている。この充填剤９２は、セラミックキャパシタ１０１を基板コア１１に固定するとともに、セラミックキャパシタ１０１及び基板コア１１の面方向や厚さ方向への変形を自身の弾性変形により吸収する機能を有している。なお、セラミックキャパシタ１０１は、平面視略正方形状をなしており、四隅に半径０．６０ｍｍ以上のアール（または、Ｃ０．６０以上のテーパ）を有している。これにより、温度変化に伴う充填剤９２の変形時において、セラミックキャパシタ１０１の角部への応力集中を緩和できるため、充填剤９２のクラックの発生を防止できる。

図１〜図３に示されるように、本実施形態のセラミックキャパシタ１０１は、いわゆるビアアレイタイプのセラミックキャパシタである。セラミックキャパシタ１０１を構成するセラミック焼結体１０４は、上面１０２及び下面１０３（チップ裏面）を有する板状物である。なお、セラミック焼結体１０４の上面１０２上には、前記ビルドアップ層３１を構成する前記樹脂絶縁層３３が形成され、セラミック焼結体１０４の下面１０３には、前記ビルドアップ層３２を構成する前記樹脂絶縁層３４が形成されている。セラミック焼結体１０４は、セラミック誘電体層１０５を介して第１内部電極層１４１（内部導体）と第２内部電極層１４２（内部導体）とを交互に積層配置した構造を有している。セラミック誘電体層１０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、第１内部電極層１４１及び第２内部電極層１４２間の誘電体（絶縁体）として機能する。第１内部電極層１４１及び第２内部電極層１４２は、いずれもニッケルを主成分として形成された層であって、セラミック焼結体１０４の内部において一層おきに配置されている。

図２，図３に示されるように、セラミック焼結体１０４には多数のビアホール１３０が形成されている。これらのビアホール１３０は、セラミック焼結体１０４をその厚さ方向に貫通するとともに、全面にわたって格子状（アレイ状）に配置されている。各ビアホール１３０内には、セラミック焼結体１０４の上面１０２及び下面１０３間を貫通する複数のビア導体１３１，１３２（内部導体）が、ニッケルを主材料として形成されている。各第１ビア導体１３１は、各第１内部電極層１４１を貫通しており、それら同士を互いに電気的に接続している。各第２ビア導体１３２は、各第２内部電極層１４２を貫通しており、それら同士を互いに電気的に接続している。

そして図２，図３に示されるように、セラミック焼結体１０４の上面１０２上には、複数の第１外部端子電極１１１，１１２（端子電極）が突設されている。これら第１外部端子電極１１１，１１２は、上面１０２全体にわたって格子状（アレイ状）に配置されている。複数の第１外部端子電極１１１，１１２の占有面積は、上面１０２の面積の約６８％となっている。一方、セラミック焼結体１０４の下面１０３上には、複数の第２外部端子電極１２１，１２２が突設されている。これら第２外部端子電極１２１，１２２は、下面１０３全体にわたって格子状（アレイ状）に配置されている。複数の第２外部端子電極１２１，１２２の占有面積は、下面１０３の面積の約６８％となっている。また、上面１０２側にある第１外部端子電極１１１，１１２は、前記ビア導体４７に対して電気的に接続される。一方、下面１０３側にある第２外部端子電極１２１，１２２は、図示しないマザーボードが有する電極（接触子）に対して、ビア導体４７、導体層４２、ビア導体４３、ＢＧＡ用パッド４８及びはんだバンプ４９を介して電気的に接続される。また、第１外部端子電極１１１，１１２の底面略中央部は、ビア導体１３１，１３２の上面１０２側の端面に対して直接接続されており、第２外部端子電極１２１，１２２の底面略中央部は、ビア導体１３１，１３２の下面１０３側の端面に対して直接接続されている。よって、外部端子電極１１１，１２１はビア導体１３１及び第１内部電極層１４１に導通しており、外部端子電極１１２，１２２はビア導体１３２及び第２内部電極層１４２に導通している。

図２に示されるように、第１外部端子電極１１１，１１２は、ニッケルを主材料として形成されたメタライズ層１１６からなっている。メタライズ層１１６の表面は、銅めっき層１１７（金属層）によって全体的に被覆されている。同様に、第２外部端子電極１２１，１２２も、メタライズ層１１６からなるとともに、メタライズ層１１６の表面が銅めっき層１１７によって被覆されている。即ち、銅めっき層１１７は、メタライズ層１１６を構成する金属よりも軟かい金属からなっている。図９に示されるように、銅めっき層１１７の表面は粗化されているため、第１外部端子電極１１１，１１２の表面は、セラミック焼結体１０４の上面１０２よりも粗くなっている。同様に、第２外部端子電極１２１，１２２の表面も、セラミック焼結体１０４の下面１０３よりも粗くなっている。なお、本実施形態における銅めっき層１１７の表面粗さＲａは、約０．５μｍに設定されている。また、図３に示されるように、上面１０２に垂直な方向（チップ主面方向）から見たときの外部端子電極１１１，１１２，１２１，１２２の外形は正方形状である。なお本実施形態では、外部端子電極１１１，１１２，１２１，１２２の１辺の長さが約４９５μｍに設定され、ピッチの最小長さが約５００μｍに設定されている。

また、図２，図３に示す本実施形態において、セラミックキャパシタ１０１のチップ縁から端子電極（第１端子電極１１１，１１２、第２端子電極１２１，１２２）までの距離Ｌ２は、２００μｍ以下（具体的には１５０μｍ〜２００μｍ程度）に設定されている。隣接する複数の端子電極（第１端子電極１１１，１１２、第２端子電極１２１，１２２）同士の距離Ｌ１は、２００μｍ以下（具体的には１５０μｍ〜２００μｍ程度）に設定されている。

マザーボード側から第２外部端子電極１２１，１２２を介して通電を行い、第１内部電極層１４１−第２内部電極層１４２間に電圧を加えると、第１内部電極層１４１に例えばプラスの電荷が蓄積し、第２内部電極層１４２に例えばマイナスの電荷が蓄積する。その結果、セラミックキャパシタ１０１がキャパシタとして機能する。また、このセラミックキャパシタ１０１では、第１ビア導体１３１及び第２ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、第１ビア導体１３１及び第２ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。

次に、本実施形態の配線基板１０の製造方法について述べる。

準備工程では、基板コア１１とセラミックキャパシタ１０１とを、それぞれ従来周知の手法により作製し、あらかじめ準備しておく。

基板コア１１は以下のように作製される。まず、縦４００ｍｍ×横４００ｍｍ×厚み０．８ｍｍの基材の両面に銅箔が貼付された銅張積層板を準備する。なお、基材の厚みは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。次に、銅張積層板に対してドリル機を用いて孔あけ加工を行い、スルーホール導体１６を形成するための貫通孔（図示略）を所定位置にあらかじめ形成しておく。また、銅張積層板に対してルータを用いて孔あけ加工を行い、収容穴部９１となる貫通孔を所定位置にあらかじめ形成しておく（図４参照）。なお、収容穴部９１となる貫通孔は、一辺が１４．０ｍｍで、四隅に半径０．１〜０．２ｍｍ程度のアールを有する断面略正方形状の孔である。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール導体１６を形成する。さらに、銅張積層板の両面の銅箔のエッチングを行って導体層４１を例えばサブトラクティブ法によってパターニングする。具体的には、無電解銅めっきの後、この無電解銅めっき層を共通電極として電解銅めっきを施す。さらにドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ドライフィルムを所定パターンに形成する。この状態で、不要な電解銅めっき層、無電解銅めっき層及び銅箔をエッチングで除去する。その後、ドライフィルムを剥離することにより基板コア１１を得る。

また、図２に示すセラミックキャパシタ１０１は以下のように作製される。即ち、セラミックのグリーンシートを形成し、このグリーンシートに内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に第１内部電極層１４１となる第１内部電極部と、第２内部電極層１４２となる第２内部電極部とが形成される。次に、第１内部電極部が形成されたグリーンシートと第２内部電極部が形成されたグリーンシートとを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシートを一体化してグリーンシート積層体を形成する。

さらに、レーザー加工機を用いてグリーンシート積層体にビアホール１３０を多数個貫通形成し、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビアホール１３０内に充填する。次に、グリーンシート積層体の上面上にペーストを印刷し、グリーンシート積層体の上面側にて各導体部の上端面を覆うように第１外部端子電極１１１，１１２のメタライズ層１１６を形成する。また、グリーンシート積層体の下面上にペーストを印刷し、グリーンシート積層体の下面側にて各導体部の下端面を覆うように第２外部端子電極１２１，１２２のメタライズ層１１６を形成する。

この後、グリーンシート積層体の乾燥を行い、表面端子部をある程度固化させる。次に、グリーンシート積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、セラミック焼結体１０４となる。

次に、得られたセラミック焼結体１０４が有する各外部端子電極１１１，１１２，１２１，１２２に対して無電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各外部端子電極１１１，１１２，１２１，１２２の上に銅めっき層１１７が形成され、セラミックキャパシタ１０１が完成する。なお、無電解銅めっきはやや厚めの１０μｍ程度であるため、後の粗化工程を経た後でも銅の厚みを確保できる。なお、無電解銅めっきの代わりに電解銅めっきを行ってもよい。

続く固定工程では、マウント装置（ヤマハ発動機株式会社製）を用いて、収容穴部９１内にセラミックキャパシタ１０１を収容する（図５参照）。なお、収容穴部９１の下面１３側開口は、テーピング工程において、剥離可能な粘着テープ１５２（株式会社 寺岡製作所製）でシールされている。この粘着テープ１５２は、支持台１５１によって支持されている。かかる粘着テープ１５２の粘着面１５３には、セラミックキャパシタ１０１が貼り付けられて仮固定されている。

そして、この状態において、収容穴部９１の内面とセラミックキャパシタ１０１の側面１０６との隙間に、ディスペンサ装置（Ａｓｙｍｔｅｋ社製）を用いて、熱硬化性樹脂製の充填剤９２（株式会社ナミックス製 アンダーフィル材）を充填する（図６参照）。その後、加熱処理を行うと、充填剤９２が硬化して、セラミックキャパシタ１０１が収容穴部９１内に固定される。そして、この時点で、粘着テープ１５２を剥離する。

粗化工程では、外部端子電極１１１，１１２，１２１，１２２の上にある銅めっき層１１７の表面の粗化（ＣＺ処理）を行う（図７，図９参照）。同時に、基板コア１１の上面１２及び下面１３に形成された導体層４１の表面の粗化も行う。そして、粗化工程が終了したら、洗浄工程を実施する。また、必要に応じて、シランカップリング剤（信越化学工業株式会社製）を用いて、基板コア１１の上面１２及び下面１３に対してカップリング処理を行ってもよい。

洗浄工程の終了後、ビルドアップ層形成工程を実施する。ビルドアップ層形成工程では、従来周知の手法に基づいて上面１２及び上面１０２の上にビルドアップ層３１を形成するとともに、下面１３及び下面１０３の上にビルドアップ層３２を形成する（図８，図９参照）。なお、複数の第１外部端子電極１１１，１１２の占有面積が上面１０２の面積の約６８％に設定され、複数の第２外部端子電極１２１，１２２の占有面積が下面１０３の面積の約６８％に設定されている。このため、ビルドアップ層３１を構成する樹脂絶縁層３３との接合界面における粗化金属部分の割合が大きくなり、樹脂絶縁層３３との密着強度が向上する。また、ビルドアップ層３２を構成する樹脂絶縁層３４との接合界面における粗化金属部分の割合が大きくなり、樹脂絶縁層３４との密着強度が向上する。その結果、基板コア１１及びビルドアップ層３１，３２からなる配線基板１０が完成する。

従って、本実施形態によれば以下の効果を得ることができる。

（１）本実施形態の配線基板１０によれば、ビルドアップ層３１を構成する樹脂絶縁層３３と基板コア１１との密着強度が向上し、ビルドアップ層３２を構成する樹脂絶縁層３４と基板コア１１との密着強度が向上する。また、上面１０２における凹凸もある程度解消されるため、ビルドアップ層３１，３２表面の平坦性がよくなり、ＩＣチップ２１を搭載しやすくなる。以上のことから、熱膨張などに起因したビルドアップ層３１，３２の浮きやデラミネーションの発生を防止できるため、高い信頼性を付与することができる。

（２）本実施形態では、硬質の金属からなる外部端子電極１１１，１１２，１２１，１２２を直接粗化するのではなく、それよりも軟かい銅めっき層１１７を形成しその層を表面粗化するようにしているため、所望の粗面を比較的簡単にかつ確実に得ることができる。

（３）本実施形態では、ビルドアップ層３１の半導体素子搭載部２３がセラミックキャパシタ１０１の真上の領域に位置しているため、半導体素子搭載部２３は高剛性で熱膨張係数が小さいセラミックキャパシタ１０１によって支持される。よって、上記半導体素子搭載部２３においては、ビルドアップ層３１が変形しにくくなるため、半導体素子搭載部２３に搭載されるＩＣチップ２１をより安定的に支持できる。ゆえに、ＩＣチップ２１として、発熱量が大きいために熱応力の影響が大きい１０ｍｍ角以上の大型のＩＣチップや、Ｌｏｗ−ｋ（低誘電率）のＩＣチップを用いることができる。

さらに、本実施形態の配線基板１０はセラミックキャパシタ１０１を有するため、セラミックキャパシタ１０１にてノイズを除去することでＩＣチップ２１へ良好な電源供給を行うことができる。しかも、ＩＣチップ２１が半導体素子搭載部２３に搭載されるため、ＩＣチップ２１はセラミックキャパシタ１０１の真上に配置される。これにより、ＩＣチップ２１とセラミックキャパシタ１０１とをつなぐ配線（コンデンサ接続配線）が短縮される。ゆえに、ＩＣチップ２１とセラミックキャパシタ１０１との間で侵入するノイズを極めて小さく抑えることができ、誤作動等の不具合を生じることもなく高い信頼性を得ることができる。

（４）本実施形態では、粗化工程において、各銅めっき層１１７の表面の粗化と同時に、各導体層４１の表面の粗化も行っている。その結果、上面１２及び下面１３での粗面の面積が大きくなるため、ビルドアップ層３１（またはビルドアップ層３２）との間でより高い密着強度を得ることができる。また、各導体層４１の表面の粗化を各銅めっき層１１７の表面の粗化と別々に行わなくても済むため、配線基板１０を効率良く製造できる。
［第２実施形態］

以下、本発明の配線基板を具体化した第２実施形態を図面に基づき詳細に説明する。

図１０に示されるように、本実施形態の配線基板１０Ａには、前記第１実施形態に示すセラミックキャパシタ１０１の代わりに、キャパシタの機能を有しないセラミックチップ２０１が設けられている。セラミックチップ２０１には、上面２０２（チップ主面）及び下面２０３を貫通する複数のビア導体２０４がアレイ状に形成されている。上面２０２には、第１外部端子電極１１１，１１２のメタライズ層１１６が設けられ、下面２０３には、第２外部端子電極１２１，１２２のメタライズ層１１６が設けられている。なお、本実施形態のメタライズ層１１６は、モリブデンを主体として形成されている。また、メタライズ層１１６の表面には、ニッケルめっき層１１９及び銅めっき層１１７が順番に積層されている。従って、本実施形態においては、ビルドアップ層３１，３２を構成する樹脂絶縁層３３，３４とセラミックチップ２０１との密着強度に優れた配線基板１０Ａを提供することができる。
［第３実施形態］

以下、本発明の配線基板を具体化した第３実施形態を図面に基づき詳細に説明する。

図１１に示されるように、本実施形態の配線基板１０Ｂでは、基板コア１１Ｂの収容穴部９１が、基板コア１１Ｂの上面１２のみにて開口する有底の凹部（非貫通穴部）となっている。よって、ビルドアップ層３２の樹脂絶縁層３４は、全体が基板コア１１Ｂの下面１３に当接している。また、収容穴部９１内には、前記第２実施形態と同様の構成を有するセラミックチップ２０１が設けられている。なお、樹脂絶縁層３４及びセラミックチップ２０１は、収容穴部９１の底面と基板コア１１Ｂの下面１３とを貫通する複数のビア導体１６２を介して互いに電気的に接続されている。これらビア導体１６２の内部は、導体ペースト１６１で埋められている。

なお、本発明の各実施形態は以下のように変更してもよい。

・上記各実施形態では、粗化工程において、各銅めっき層１１７の表面の粗化と同時に、各導体層４１の表面の粗化を行っていた。しかし、各導体層４１の粗化を、各銅めっき層１１７の粗化とは別々に行ってもよい。

・上記各実施形態では、上面１０２に垂直な方向から見たときの外部端子電極１１１，１１２，１２１，１２２の外形は正方形状であった。しかし、外部端子電極１１１，１１２，１２１，１２２の外形は、正方形状以外の他の形状であってもよい。例えば、図１２に示される別の実施形態のセラミックキャパシタ１０１Ｃのように、外部端子電極１１１，１１２，１２１，１２２の外形は、四隅にアール１１３を有する略正方形状であってもよい。このように構成すれば、ビルドアップ層３１，３２を構成する樹脂絶縁層３３，３４の変形時において、外部端子電極１１１，１１２，１２１，１２２の角部への応力集中を緩和できるため、樹脂絶縁層３３，３４のクラックの発生を防止でき、さらにクラックに起因した樹脂絶縁層３３，３４の剥れを防止できる。

・上記各実施形態では、各外部端子電極１１１，１１２，１２１，１２２の面積、形状は均一であったが、例えば図１３に示される別の実施形態のセラミックキャパシタ１０１Ｄのように、各外部端子電極１１１，１１２，１２１，１２２の面積、形状は不均一であってもよい。

・上記各実施形態の充填剤９２の代わりに、樹脂絶縁層３３の一部を充填剤としてもよい。これは、第１ビルドアップ層３１を構成する樹脂絶縁層３３を形成する際に、流動性を有する樹脂フィルムを用いて加圧ラミネートすることにより可能となる。このようにすれば、収容穴部９１の内面とセラミックキャパシタ１０１の側面１０６との隙間を充填剤９２であらかじめ埋めなくても、樹脂フィルムの一部が隙間に入るため、樹脂フィルムの一部を充填剤として機能させることができる。また、上記実施形態では、隙間に対しディスペンサ装置を用いて充填剤９２を充填したが、これに限定されるものではなく、例えば印刷装置を用いて充填剤９２を印刷充填してもよい。

・上記各実施形態における外部端子電極１１１，１１２，１２１，１２２は、図２等に示すように上辺及び下辺の長さが等しい矩形状の断面を有していたが、これとは異なるものであってもよい。例えば、図１４に示す別の実施形態のセラミックキャパシタ１０１Ｅにおいて、外部端子電極１１１，１１２，１２１，１２２は、下辺よりも上辺のほうが短い先細り形状の断面を有している。また、図１５に示す別の実施形態のセラミックキャパシタ１０１Ｆにおいて、外部端子電極１１１，１１２，１２１，１２２は、表面が球面となった形状を有している。図１４，図１５のような電極形状であると、樹脂絶縁層３３，３４の樹脂が凹部に流れ込みやすくなり、密着性向上を達成しやすくなる。

・上記各実施形態では基板コア１１の収容穴部９１内にセラミックチップを収容したものを例示したが、セラミックを主成分とするチップ以外の被収容物、例えば複数の端子電極を有するチップ部品を収容した構成としてもよい。

次に、前述した実施形態によって把握される技術的思想を以下に列挙する。

（１）高分子材料を主体として板状に形成され、コア主面及びそのコア主面にて開口する収容穴部を有する基板コアと、チップ主面を有する板状のセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、及び、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極を有し、前記コア主面と前記チップ主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、高分子材料を主体とする層間絶縁層及び導体層を前記コア主面及び前記チップ主面の上にて交互に積層した構造を有し、その表面に半導体素子搭載部が設定されたビルドアップ層とを備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする配線基板。

（２）上記（１）において、前記複数の端子電極の表面には、前記複数の端子電極を構成する金属よりも軟かい金属からなる金属層が形成されており、前記金属層は厚さ５μｍ以上の銅めっき層であることを特徴とする配線基板。

（３）高分子材料を主体として板状に形成され、コア主面、コア裏面、及び、前記コア主面及び前記コア裏面の両方にて開口する収容穴部を有する基板コアと、チップ主面及びチップ裏面を有する板状のセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第１端子電極、及び、前記チップ裏面上に突設され前記内部導体に導通するメタライズ層からなる複数の第２端子電極を有し、前記コア主面と前記チップ主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、高分子材料を主体とする層間絶縁層及び導体層を前記コア主面及び前記チップ主面の上にて交互に積層した構造を有し、その表面に半導体素子搭載部が設定された第１のビルドアップ層と、高分子材料を主体とする層間絶縁層及び導体層を前記コア裏面及び前記チップ裏面の上にて交互に積層した構造を有する第２のビルドアップ層とを備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする配線基板。

（４）コア主面及びそのコア主面にて開口する収容穴部を有する基板コアと、チップ主面を有するセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、及び、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極を有し、前記コア主面と前記チップ主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、層間絶縁層及び導体層を前記コア主面及び前記チップ主面の上にて交互に積層したビルドアップ層とを備え、前記埋め込み用セラミックチップは、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであり、前記複数の端子電極は、前記第１内部電極層に導通する第１端子電極群と、前記第２内部電極層に導通する第２端子電極群とからなり、前記チップ主面上に存在する前記第１端子電極群の占有面積と、前記チップ主面上に存在する前記第２端子電極群の占有面積とが等しくなっており、前記チップ主面上に存在する前記第１端子電極群及び前記第２端子電極群の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする配線基板。

（５）コア主面及びそのコア主面にて開口する収容穴部を有する基板コアと、占有面積がチップ主面の面積の４５％以上９０％以下となるように設定された複数の端子電極上に金属層を形成した埋め込み用セラミックチップとを準備する準備工程と、前記収容穴部内に前記埋め込み用セラミックチップを収容し、この状態で前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を充填剤で埋めて、前記埋め込み用セラミックチップを固定する固定工程と、前記金属層の表面を粗化する粗化工程と、前記粗化工程の後、前記コア主面及び前記チップ主面の上にビルドアップ層を形成するビルドアップ層形成工程とを含み、前記粗化工程において前記金属層は、前記固定工程の後、前記基板コアの前記コア主面に形成された導体層とともに粗化されることを特徴とする配線基板の製造方法。

（６）高分子材料を主体として形成された基板コア内に埋め込まれた状態で使用されるチップ部品であって、チップ主面を有する板状の部品本体と、前記部品本体の内部に形成された内部導体と、前記チップ主面上に突設され前記内部導体に導通する複数の端子電極とを備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする埋め込み用チップ部品。

本発明を具体化した第１実施形態の配線基板を示す概略断面図。 同じく、セラミックキャパシタを示す概略断面図。 同じく、セラミックキャパシタを示す概略上面図。 同じく、配線基板の製造方法の説明図。 同じく、配線基板の製造方法の説明図。 同じく、配線基板の製造方法の説明図。 同じく、配線基板の製造方法の説明図。 同じく、配線基板の製造方法の説明図。 同じく、配線基板の要部断面図。 第２実施形態の配線基板を示す概略断面図。 第３実施形態の配線基板を示す概略断面図。 他の実施形態のセラミックキャパシタを示す概略上面図。 他の実施形態のセラミックキャパシタを示す概略上面図。 他の実施形態のセラミックキャパシタを示す概略断面図。 他の実施形態のセラミックキャパシタを示す概略断面図。

符号の説明

１０，１０Ａ，１１Ｂ…配線基板
１１，１１Ｂ…基板コア
１２…コア主面としての上面
３１…ビルドアップ層
３３，３５…層間絶縁層としての樹脂絶縁層
４２…導体層
９１…収容穴部
９２…充填剤
１０１，１０１Ｃ，１０１Ｄ，１０１Ｅ，１０１Ｆ…埋め込み用セラミックチップとしてのセラミックキャパシタ
１０２，２０２…チップ主面としての上面
１０４…セラミック焼結体
１０５…セラミック誘電体層
１０６…埋め込み用セラミックチップの側面
１１１，１１２…端子電極としての第１外部端子電極
１１６…メタライズ層
１１７…金属層としての銅めっき層
１３１，１３２…内部導体としてのビア導体
１４１…内部導体としての第１内部電極層
１４２…内部導体としての第２内部電極層
２０１…埋め込み用セラミックチップとしてのセラミックチップ
Ｌ１…（複数の端子電極間の）距離
Ｌ２…（チップ縁から複数の端子電極までの）距離

Claims (20)

1. コア主面及びそのコア主面にて開口する収容穴部を有する基板コアと、
   チップ主面を有するセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、及び、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極を有し、前記コア主面と前記チップ主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、
   層間絶縁層及び導体層を前記コア主面及び前記チップ主面の上にて交互に積層したビルドアップ層と
   を備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする配線基板。
2. 前記複数の端子電極の表面は、前記セラミック焼結体の前記チップ主面よりも粗いことを特徴とする請求項１に記載の配線基板。
3. 前記複数の端子電極の表面には、前記複数の端子電極を構成する金属よりも軟かい金属からなる金属層が形成されるとともに、その金属層の表面粗さＲａが０．２μｍ以上であることを特徴とする請求項２に記載の配線基板。
4. 前記金属層は銅めっき層であることを特徴とする請求項３に記載の配線基板。
5. 前記複数の端子電極は、前記チップ主面方向から見たときの外形が略矩形状であることを特徴とする請求項１乃至４のいずれか１項に記載の配線基板。
6. 前記埋め込み用セラミックチップは、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであることを特徴とする請求項１乃至５のいずれか１項に記載の配線基板。
7. 前記埋め込み用セラミックチップのチップ縁から前記複数の端子電極までの距離が２００μｍ以下であることを特徴とする請求項１乃至６のいずれか１項に記載の配線基板。
8. 前記複数の端子電極間の距離が２００μｍ以下であることを特徴とする請求項１乃至７のいずれか１項に記載の配線基板。
9. 前記チップ主面におけるセラミックの露出部分の占有面積が、前記チップ主面の面積の１０％以上５５％以下であることを特徴とする請求項１乃至８のいずれか１項に記載の配線基板。
10. 前記チップ主面において前記複数の端子電極間にできる凹部が、前記層間絶縁層で埋められていることを特徴とする請求項１乃至９のいずれか１項に記載の配線基板。
11. 請求項１乃至１０のいずれか１項に記載の配線基板の製造方法であって、
    収容穴部を有する基板コアと、占有面積がチップ主面の面積の４５％以上９０％以下となるように設定された複数の端子電極上に金属層を形成した埋め込み用セラミックチップとを準備する準備工程と、
    前記収容穴部内に前記埋め込み用セラミックチップを収容し、この状態で前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を充填剤で埋めて、前記埋め込み用セラミックチップを固定する固定工程と、
    前記金属層の表面を粗化する粗化工程と、
    前記粗化工程の後、前記コア主面及び前記チップ主面の上にビルドアップ層を形成するビルドアップ層形成工程と
    を含むことを特徴とする配線基板の製造方法。
12. 高分子材料を主体として形成された基板コア内に埋め込まれた状態で使用されるセラミックチップであって、
    チップ主面を有する板状のセラミック焼結体と、
    前記セラミック焼結体の内部に形成された内部導体と、
    前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極と
    を備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする埋め込み用セラミックチップ。
13. 前記複数の端子電極の表面は、前記セラミック焼結体の前記チップ主面よりも粗いことを特徴とする請求項１２に記載の埋め込み用セラミックチップ。
14. 前記複数の端子電極の表面には、前記複数の端子電極を構成する金属よりも軟かい金属からなる金属層が形成されるとともに、その金属層の表面粗さＲａが０．２μｍ以上であることを特徴とする請求項１３に記載の埋め込み用セラミックチップ。
15. 前記金属層は銅めっき層であることを特徴とする請求項１４に記載の埋め込み用セラミックチップ。
16. 前記複数の端子電極は、前記チップ主面方向から見たときの外形が略矩形状であることを特徴とする請求項１２乃至１５のいずれか１項に記載の埋め込み用セラミックチップ。
17. セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであることを特徴とする請求項１２乃至１６のいずれか１項に記載の埋め込み用セラミックチップ。
18. チップ縁から前記複数の端子電極までの距離が２００μｍ以下であることを特徴とする請求項１２乃至１７のいずれか１項に記載の埋め込み用セラミックチップ。
19. 前記複数の端子電極間の距離が２００μｍ以下であることを特徴とする請求項１２乃至１８のいずれか１項に記載の埋め込み用セラミックチップ。
20. 前記チップ主面におけるセラミックの露出部分の占有面積が、前記チップ主面の面積の１０％以上５５％以下であることを特徴とする請求項１２乃至１９のいずれか１項に記載の埋め込み用セラミックチップ。
    

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