JP2007067369A - Wiring board and method of manufacturing the same, and ceramic chip for embedment - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a wiring board having an excellent adhesion strength between an inter-layer insulation layer constituting a build-up layer and a ceramic chip for embedment. <P>SOLUTION: A wiring board 10 comprises a board core 11, a ceramic chip 101 for embedment, and a build-up layer 31. The board core 11 has an accommodation hole 91 that opens on a core main surface 12. The ceramic chip 101 for embedment has a plurality of terminal electrodes 111 and 112 consisting of metalized layers 116 that project on a chip main surface 102. Note that occupied areas of the plurality of terminal electrodes 111 and 112 that exist on the chip main surface 102 is about 68% of an area of the chip main surface 102. The ceramic chip 101 for embedment is accommodated in the accommodation hole 91, with the core main surface 12 and the chip main surface 102 directed to the same side. The build-up layer 31 is formed on the core main surface 12 and the chip main surface 102. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、基板コアの収容穴部内に埋め込み用セラミックチップを埋め込み、さらにその表面にビルドアップ層を積層形成した構造の配線基板及びその製造方法、埋め込み用セラミックチップに関するものである。   The present invention relates to a wiring board having a structure in which a ceramic chip for embedding is embedded in a receiving hole portion of a substrate core and a buildup layer is laminated on the surface thereof, a manufacturing method thereof, and a ceramic chip for embedding.

コンピュータのＣＰＵなどに使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載し、そのＩＣチップ搭載用配線基板をマザーボード上に搭載するという手法が採用される。この種のＩＣチップ搭載用配線基板としては、例えば、高分子材料製のコア基板内にセラミックチップを埋め込んでコア部を構成し、そのコア部の表面及び裏面にビルドアップ層を形成したものが従来提案されている（例えば、特許文献１，２参照）。   In recent years, semiconductor integrated circuit elements (IC chips) used for a CPU of a computer have been increased in speed and function, and accordingly, the number of terminals is increased and the pitch between terminals tends to be narrowed. In general, a large number of terminals are densely arranged on the bottom surface of an IC chip, and such a terminal group is connected to a terminal group on the motherboard side in the form of a flip chip. However, it is difficult to connect the IC chip directly on the mother board because there is a large difference in the pitch between the terminals on the IC chip side terminal group and the mother board side terminal group. For this reason, generally, a technique is adopted in which an IC chip is mounted on an IC chip mounting wiring board, and the IC chip mounting wiring board is mounted on a motherboard. As this type of IC chip mounting wiring substrate, for example, a core portion is formed by embedding a ceramic chip in a core substrate made of a polymer material, and a buildup layer is formed on the front and back surfaces of the core portion. Conventionally proposed (see, for example, Patent Documents 1 and 2).

上記従来のＩＣチップ搭載用配線基板は、例えば以下のような手順で製造される。まず、コア表面及びコア裏面の両方にて開口する収容穴部を有する高分子材料製の基板コアを準備する。併せて、チップ表面及びチップ裏面にそれぞれ複数の端子電極を突設した埋め込み用セラミックチップを準備する。次に、コア裏面側に粘着テープを貼り付けるテーピング工程を行い、収容穴部のコア裏面側開口をあらかじめシールする。そして、収容穴部内に埋め込み用セラミックチップを収容する収容工程を行い、チップ裏面を粘着テープの粘着面に貼り付けて仮固定する。次に、収容穴部の内面と埋め込み用セラミックチップの側面との隙間を充填剤で埋めた後にそれを硬化させる固定工程を行い、基板コア内にて埋め込み用セラミックチップを固定する。この後、基板コア及び埋め込み用セラミックチップからなるコア部の表面及び裏面に対して、高分子材料を主体とする層間絶縁層の形成及び導体層の形成を交互に行うことで、ビルドアップ層を形成する。その結果、所望のＩＣチップ搭載用配線基板が得られる。
特開２００５−３９２１７号公報 特開２００５−３９２４３号公報 The conventional IC chip mounting wiring board is manufactured, for example, by the following procedure. First, a substrate core made of a polymer material having an accommodation hole opening on both the core front surface and the core back surface is prepared. At the same time, a ceramic chip for embedding in which a plurality of terminal electrodes are provided so as to protrude from the chip front surface and the chip back surface is prepared. Next, the taping process which affixes an adhesive tape on the core back surface side is performed, and the core back surface side opening of an accommodation hole part is sealed beforehand. And the accommodation process which accommodates the ceramic chip for embedding in an accommodation hole part is performed, a chip | tip back surface is affixed on the adhesive surface of an adhesive tape, and is fixed temporarily. Next, after the gap between the inner surface of the accommodation hole and the side surface of the embedding ceramic chip is filled with a filler, a fixing process is performed to harden it, thereby fixing the embedding ceramic chip in the substrate core. Thereafter, the build-up layer is formed by alternately forming an interlayer insulating layer mainly composed of a polymer material and a conductor layer on the front and back surfaces of the core portion composed of the substrate core and the embedded ceramic chip. Form. As a result, a desired IC chip mounting wiring board is obtained.
JP 2005-39217 A JP-A-2005-39243

ところで、上記従来技術の場合、コア部の表面においてはセラミックチップのチップ表面が露出し、コア部の裏面においてはセラミックチップのチップ裏面が露出している。そのため、ビルドアップ層を構成する層間絶縁層の一部は、基板コアの上ばかりでなくセラミックチップの上にも形成されることになる。しかしながら、上記従来のＩＣチップ搭載用配線基板の場合、ビルドアップ層を構成する層間絶縁層とセラミックチップとの間に高い密着強度を確保することが困難である。従って、ビルドアップ層の浮きやデラミネーションが発生するおそれがあり、高い信頼性を付与できないという問題があった。特に最近ではＩＣチップの高速化、高機能化に伴ってその発熱量も増大傾向にあり、それゆえビルドアップ層に与える熱応力の影響も増大傾向にあることから、ビルドアップ層の浮きやデラミネーションがいっそう発生しやすい状況にある。   By the way, in the case of the above prior art, the chip surface of the ceramic chip is exposed on the surface of the core part, and the chip back surface of the ceramic chip is exposed on the back surface of the core part. Therefore, a part of the interlayer insulating layer constituting the buildup layer is formed not only on the substrate core but also on the ceramic chip. However, in the case of the above conventional IC chip mounting wiring board, it is difficult to ensure high adhesion strength between the interlayer insulating layer constituting the build-up layer and the ceramic chip. Therefore, there is a possibility that the buildup layer may float and delamination may occur, and there is a problem that high reliability cannot be imparted. In particular, recently, with the increase in speed and functionality of IC chips, the amount of heat generation has also been increasing, and therefore the influence of thermal stress on the buildup layer has also been increasing. Lamination is more likely to occur.

また、上記従来技術の場合、複数の端子電極を突設しているため、セラミックチップの表面及び裏面には凹凸が生じている。しかし、このような凹凸があると、その凹凸の影響がビルドアップ層表面にまで波及して平坦性が低下し、ＩＣチップを搭載しにくくなるという問題もあった。   Further, in the case of the above prior art, since a plurality of terminal electrodes are provided so as to protrude, irregularities are generated on the front and back surfaces of the ceramic chip. However, if there are such irregularities, the influence of the irregularities spreads to the surface of the buildup layer, resulting in a problem that flatness is lowered and it is difficult to mount an IC chip.

本発明は上記の課題に鑑みてなされたものであり、その目的は、ビルドアップ層を構成する層間絶縁層と埋め込み用セラミックチップとの密着強度に優れた配線基板及びその製造方法を提供することにある。また、本発明の別の目的は、配線基板に使用するのに好適な埋め込み用セラミックチップを提供することにある。   The present invention has been made in view of the above problems, and an object thereof is to provide a wiring board excellent in adhesion strength between an interlayer insulating layer constituting a buildup layer and a ceramic chip for embedding, and a method for manufacturing the same. It is in. Another object of the present invention is to provide a ceramic chip for embedding suitable for use in a wiring board.

そして上記課題を解決するための手段（手段１）としては、コア主面及びそのコア主面にて開口する収容穴部を有する基板コアと、チップ主面を有するセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、及び、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極を有し、前記コア主面と前記チップ主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、層間絶縁層及び導体層を前記コア主面及び前記チップ主面の上にて交互に積層したビルドアップ層とを備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする配線基板がある。   Means for solving the above problems (Means 1) include a substrate core having a core main surface and a housing hole opening in the core main surface, a ceramic sintered body having a chip main surface, and the ceramic firing. An inner conductor formed inside the assembly, and a plurality of terminal electrodes that are formed on the chip main surface and are formed of a metallized layer projecting from the inner conductor, the core main surface and the chip main surface; Embedded ceramic chips housed in the housing holes with the same facing toward the same side, and a buildup layer in which an interlayer insulating layer and a conductor layer are alternately stacked on the core main surface and the chip main surface; And the area occupied by the plurality of terminal electrodes existing on the chip main surface is 45% or more and 90% or less of the area of the chip main surface.

従って、手段１の配線基板によると、複数の端子電極の占有面積をチップ主面の面積の４５％以上９０％以下に設定した結果、ビルドアップ層を構成する層間絶縁層との接合界面における金属部分の割合が大きくなり、層間絶縁層との密着強度が向上する。仮に、５０％未満であると、上記接合界面における金属部分の割合がそれほど大きくならないため、密着強度を十分に向上させることができない。一方、９０％よりも大きいと、端子電極間のクリアランスが小さくなり過ぎるため、隣接する端子電極間で短絡する可能性が高くなる。また、チップ主面における凹凸もある程度解消されるため、ビルドアップ層表面の平坦性がよくなり、半導体集積回路素子を搭載しやすくなる。   Therefore, according to the wiring board of the means 1, as a result of setting the occupied area of the plurality of terminal electrodes to 45% or more and 90% or less of the area of the chip main surface, the metal at the junction interface with the interlayer insulating layer constituting the buildup layer The proportion of the portion is increased, and the adhesion strength with the interlayer insulating layer is improved. If it is less than 50%, the ratio of the metal portion at the bonding interface does not increase so much, and the adhesion strength cannot be sufficiently improved. On the other hand, if it is larger than 90%, the clearance between the terminal electrodes becomes too small, so that the possibility of a short circuit between adjacent terminal electrodes increases. In addition, since the unevenness on the chip main surface is eliminated to some extent, the flatness of the buildup layer surface is improved, and the semiconductor integrated circuit element can be easily mounted.

上記配線基板を構成する基板コアは、配線基板におけるコア部の一部分をなすものであって、例えばコア主面及びその反対側に位置するコア裏面を有する板状に形成される。かかる基板コアは、埋め込み用セラミックチップを収容するための収容穴部を１つまたは２つ以上有している。この収容穴部は、コア主面のみにて開口する非貫通穴であってもよく、あるいはコア主面及びコア裏面の両方にて開口する貫通穴であってもよい。なお、埋め込み用セラミックチップは収容穴部内に完全に埋没するようにして収容されていてもよいが、その一部を突出させた状態で収容されていてもよい。   The board core constituting the wiring board forms part of the core portion of the wiring board, and is formed in a plate shape having a core main surface and a core back surface located on the opposite side, for example. Such a substrate core has one or more housing holes for housing the embedding ceramic chip. The accommodation hole may be a non-through hole that opens only on the core main surface, or may be a through hole that opens on both the core main surface and the core back surface. The ceramic chip for embedding may be accommodated so as to be completely embedded in the accommodating hole, but may be accommodated with a part thereof protruding.

基板コアを形成する材料は特に限定されないが、好ましい基板コアは高分子材料を主体として形成される。基板コアを形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。   The material for forming the substrate core is not particularly limited, but a preferable substrate core is formed mainly of a polymer material. Specific examples of the polymer material for forming the substrate core include, for example, EP resin (epoxy resin), PI resin (polyimide resin), BT resin (bismaleimide / triazine resin), PPE resin (polyphenylene ether resin), etc. There is. In addition, composite materials of these resins and glass fibers (glass woven fabric or glass nonwoven fabric) or organic fibers such as polyamide fibers may be used.

上記配線基板を構成する埋め込み用セラミックチップは、チップ主面を有するセラミック焼結体であって、好ましくはチップ主面及びその反対側面に位置するチップ裏面を有する板状のセラミック焼結体である。埋め込み用セラミックチップは、コア主面とチップ主面とを同じ側に向けた状態で収容穴部内に収容されている。また、このような収容状態で、埋め込み用セラミックチップは例えば高分子材料製の充填剤により固定される。前記セラミック焼結体としては、アルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックの焼結体が好適に使用されるほか、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックの焼結体が好適に使用される。この場合、用途に応じて、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどの誘電体セラミックの焼結体を使用することも好ましい。誘電体セラミックの焼結体を使用した場合、静電容量の大きなセラミックキャパシタを実現しやすくなる。   The embedded ceramic chip constituting the wiring board is a ceramic sintered body having a chip main surface, preferably a plate-shaped ceramic sintered body having a chip main surface and a chip back surface located on the opposite side surface. . The embedding ceramic chip is accommodated in the accommodating hole with the core main surface and the chip main surface facing the same side. In such a housing state, the embedding ceramic chip is fixed by a filler made of a polymer material, for example. As the ceramic sintered body, a sintered body of a high-temperature fired ceramic such as alumina, aluminum nitride, boron nitride, silicon carbide, silicon nitride, or the like is preferably used, and for borosilicate glass or lead borosilicate glass. A sintered body of low-temperature fired ceramic such as glass ceramic to which an inorganic ceramic filler such as alumina is added is preferably used. In this case, it is also preferable to use a sintered body of a dielectric ceramic such as barium titanate, lead titanate, or strontium titanate depending on the application. When a dielectric ceramic sintered body is used, a ceramic capacitor having a large capacitance can be easily realized.

セラミック焼結体の内部には内部導体が形成されている。このような内部導体を形成する材料としては特に限定されないが、セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、低温焼成セラミックの焼結体を選択した場合、内部導体を形成する材料として、さらに銅や銀などの使用が可能となる。内部導体は、セラミック焼結体の厚さ方向に延びるビア導体であってもよく、セラミック焼結体の面方向に延びる内層導体層であってもよい。   An inner conductor is formed inside the ceramic sintered body. The material for forming such an internal conductor is not particularly limited, but it is preferable to use a metal that can be sintered simultaneously with the ceramic, for example, nickel, molybdenum, tungsten, titanium, or the like. When a low-temperature fired ceramic sintered body is selected, copper, silver, or the like can be further used as a material for forming the internal conductor. The internal conductor may be a via conductor extending in the thickness direction of the ceramic sintered body or may be an inner conductor layer extending in the surface direction of the ceramic sintered body.

セラミック焼結体のチップ主面上には、内部導体に導通するメタライズ層からなる複数の端子電極が突設されている。同様に、セラミック焼結体のチップ裏面上にも、内部導体に導通するメタライズ層からなる複数の端子電極が突設されていてもよい。これら複数の端子電極は、セラミックと同時に焼結しうるためメタライズに適した金属材料、例えば、ニッケル、モリブデン、タングステン、チタン等を用いて形成されている。   On the chip main surface of the ceramic sintered body, a plurality of terminal electrodes made of a metallized layer conducting to the internal conductor are projected. Similarly, a plurality of terminal electrodes made of a metallized layer conducting to the internal conductor may be provided on the back surface of the ceramic sintered body. Since the plurality of terminal electrodes can be sintered simultaneously with the ceramic, they are formed using a metal material suitable for metallization, such as nickel, molybdenum, tungsten, titanium, or the like.

ここで埋め込み用セラミックチップは、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであってもよい。このようにキャパシタとしての機能を付与した埋め込み用セラミックチップを用いた場合、例えば半導体集積回路素子の近傍に配置されることで浮遊インダクタンスを確実に低下させることができるため、半導体集積回路素子を安定的に動作させることが可能となる。ここでいうセラミックキャパシタには、基板（セラミックに限らない基板）上にセラミック材料により薄膜を形成したキャパシタも含まれる。   Here, the ceramic chip for embedding may be a ceramic capacitor having a structure in which the first internal electrode layers and the second internal electrode layers are alternately stacked via ceramic dielectric layers. When the embedded ceramic chip having a function as a capacitor is used as described above, for example, the stray inductance can be reliably reduced by being disposed in the vicinity of the semiconductor integrated circuit element, so that the semiconductor integrated circuit element can be stabilized. It is possible to operate it automatically. The ceramic capacitor here includes a capacitor in which a thin film is formed of a ceramic material on a substrate (a substrate not limited to a ceramic).

上記配線基板を構成するビルドアップ層は、高分子材料を主体とする層間絶縁層及び導体層を交互に接続した構造を有している。ビルドアップ層はコア部の片面にのみ（即ちコア主面及び前記チップ主面の上にのみ）形成されていてもよく、コア部の両面に（即ちコア主面及び前記チップ主面の上、コア裏面及び前記チップ裏面の上）形成されていてもよい。なお、コア主面及び前記チップ主面の上に形成されたビルドアップ層については、その表面においてセラミックチップに対応した領域に半導体素子搭載部が設定される。このような半導体素子搭載部に半導体素子が搭載可能であるため、基板コアに半導体素子搭載部を設けた場合に比べて半導体素子との熱膨張係数差を小さくすることができる。従って、半導体素子に作用する熱応力の影響を軽減しやすい構造となっている。   The build-up layer constituting the wiring board has a structure in which interlayer insulating layers mainly composed of a polymer material and conductor layers are connected alternately. The buildup layer may be formed only on one side of the core part (that is, only on the core main surface and the chip main surface), and on both sides of the core part (that is, on the core main surface and the chip main surface, (On the back surface of the core and the back surface of the chip). For the build-up layer formed on the core main surface and the chip main surface, the semiconductor element mounting portion is set in a region corresponding to the ceramic chip on the surface. Since a semiconductor element can be mounted on such a semiconductor element mounting portion, the difference in thermal expansion coefficient from the semiconductor element can be reduced as compared with the case where the semiconductor element mounting portion is provided on the substrate core. Therefore, the structure can easily reduce the influence of thermal stress acting on the semiconductor element.

複数の端子電極の厚さは特に限定されないが、例えば１０μｍ以上１００μｍ程度に設定されることがよい。即ち、この厚さが１０μｍ未満であると、セラミックチップの表面及び裏面における凹凸の度合いが小さくなり、本発明の解決すべき課題の１つである「ビルドアップ層表面の平坦性低下」といった問題が生じにくくなる。また、この厚さが１００μｍを超えるような場合には、本発明の構成の採用により層間絶縁層と埋め込み用セラミックチップとの密着強度の向上は達成できるものの、ビルドアップ層表面の平坦性の向上を十分に達成できない可能性がある。   Although the thickness of a some terminal electrode is not specifically limited, For example, it is good to set to about 10 micrometers or more and about 100 micrometers. That is, when the thickness is less than 10 μm, the degree of unevenness on the front and back surfaces of the ceramic chip is reduced, and there is a problem of “deterioration of the flatness of the build-up layer surface” which is one of the problems to be solved by the present invention. Is less likely to occur. If the thickness exceeds 100 μm, the use of the configuration of the present invention can improve the adhesion strength between the interlayer insulating layer and the embedded ceramic chip, but improve the flatness of the buildup layer surface. May not be fully achieved.

複数の端子電極の表面は、セラミック焼結体のチップ主面よりも粗くなっていることがよい。即ち、本発明の構成を採用した場合、層間絶縁層との接合界面においてセラミックチップ側が有する粗面の割合が大きくなることで、層間絶縁層との密着強度を従来に比べて向上できるからである。   The surface of the plurality of terminal electrodes is preferably rougher than the chip main surface of the ceramic sintered body. That is, when the configuration of the present invention is employed, the ratio of the rough surface on the ceramic chip side at the bonding interface with the interlayer insulating layer is increased, so that the adhesion strength with the interlayer insulating layer can be improved as compared with the conventional one. .

また、前記複数の端子電極は、前記チップ主面方向から見たときの外形が、略矩形状、略円形状、略三角形状などのうちのいずれであってもよいが、例えば略矩形状であることが好ましい。このように構成すれば、複数の端子電極を互いに接近させて配置した際に端子電極間のクリアランスが小さくなるため、複数の端子電極の占有面積をチップ主面の面積に対して大きくしやすくなる。よって、ビルドアップ層を構成する層間絶縁層との接合界面における金属部分の割合がよりいっそう大きくなり、層間絶縁層との密着強度がよりいっそう向上する。   In addition, the outer shape of the plurality of terminal electrodes when viewed from the chip main surface direction may be any of a substantially rectangular shape, a substantially circular shape, a substantially triangular shape, etc. Preferably there is. With this configuration, when the plurality of terminal electrodes are arranged close to each other, the clearance between the terminal electrodes is reduced, so that the occupied area of the plurality of terminal electrodes can be easily increased with respect to the area of the chip main surface. . Therefore, the ratio of the metal portion at the bonding interface with the interlayer insulating layer constituting the buildup layer is further increased, and the adhesion strength with the interlayer insulating layer is further improved.

複数の端子電極の表面には、複数の端子電極を構成する金属よりも軟かい金属からなる金属層が形成されることが望ましい。その理由は以下のとおりである。即ち、メタライズ層からなる複数の端子電極は、焼結金属層であって比較的硬質であることから、エッチャント等を使用してその表面を直接粗化することが極めて困難である。従って、軟質金属層を形成しその層を表面粗化するようにすれば、所望の粗面を比較的簡単にかつ確実に得ることができるからである。ここで金属層の表面粗さＲａは０．２μｍ以上であることがよく、特には０．２μｍ以上１．０μｍ以下であることがよい。金属層の表面粗さＲａがこの程度以上でないと、その表面がセラミック焼結体のチップ主面の粗さとあまり変わらなくなり、複数の端子電極の占有面積をチップ主面の面積の４５％以上９０％以下としたとしても、密着強度の向上が十分に図れないからである。   It is desirable that a metal layer made of a metal softer than the metal constituting the plurality of terminal electrodes is formed on the surface of the plurality of terminal electrodes. The reason is as follows. That is, since the plurality of terminal electrodes made of the metallized layer are sintered metal layers and are relatively hard, it is extremely difficult to directly roughen the surface using an etchant or the like. Therefore, if a soft metal layer is formed and the layer is roughened, a desired rough surface can be obtained relatively easily and reliably. Here, the surface roughness Ra of the metal layer is preferably 0.2 μm or more, and particularly preferably 0.2 μm or more and 1.0 μm or less. If the surface roughness Ra of the metal layer is not higher than this level, the surface is not much different from the roughness of the chip main surface of the ceramic sintered body, and the occupied area of the plurality of terminal electrodes is 45% or more of the area of the chip main surface. This is because the adhesion strength cannot be sufficiently improved even if it is set to not more than%.

この場合、金属層は複数の端子電極の種類に応じて適宜選択されるが、例えば、複数の端子電極がニッケルからなる場合には、金属層として銅層（特には銅めっき層）を選択することが好適である。このような組み合わせにすると、ニッケルを直接表面粗化するよりも簡単にかつ確実に粗面を形成できるからである。この場合の銅めっき層は、粗化処理による除去分を考慮して安全のために厚さ５μｍ以上に形成されることが好ましい。なお、軟質の金属層を形成する手法としては、上記のようなめっき法が、簡単かつ低コストという理由で好適である。しかし、めっき法以外にも、例えば、スパッタリング、ＣＶＤ、真空蒸着などといった手法を採用することも可能である。   In this case, the metal layer is appropriately selected according to the types of the plurality of terminal electrodes. For example, when the plurality of terminal electrodes are made of nickel, a copper layer (in particular, a copper plating layer) is selected as the metal layer. Is preferred. This is because such a combination makes it possible to form a rough surface more easily and reliably than when directly roughening the surface of nickel. In this case, the copper plating layer is preferably formed to have a thickness of 5 μm or more for safety in consideration of the amount removed by the roughening treatment. As a method for forming a soft metal layer, the above plating method is preferable because it is simple and low in cost. However, in addition to the plating method, it is also possible to employ a technique such as sputtering, CVD, or vacuum deposition.

埋め込み用セラミックチップのチップ縁から複数の端子電極までの距離は特に限定されないが、例えば２００μｍ以下であることがよい。この距離が２００μｍを超えるような場合、チップ主面におけるセラミック露出部分の面積が増し、接合界面における粗面の割合が小さくなってしまう。これに対し前記距離が２００μｍ以下であれば、接合界面における粗面の割合がそれほど小さくならないので、セラミックチップと層間絶縁層との密着強度の向上に寄与できる。前記距離は小さければ小さいほどよいため、複数の端子電極はチップ縁まで形成されていてもよい。   The distance from the chip edge of the embedding ceramic chip to the plurality of terminal electrodes is not particularly limited, but is preferably 200 μm or less, for example. When this distance exceeds 200 μm, the area of the exposed ceramic portion on the chip main surface increases, and the ratio of the rough surface at the bonding interface decreases. On the other hand, if the distance is 200 μm or less, the ratio of the rough surface at the bonding interface does not become so small, which can contribute to the improvement of the adhesion strength between the ceramic chip and the interlayer insulating layer. Since the distance is preferably as small as possible, the plurality of terminal electrodes may be formed up to the chip edge.

また、隣接する複数の端子電極間の距離は特に限定されないが、例えば２００μｍ以下であることが好ましい。この距離が２００μｍを超えるようになると、チップ主面におけるセラミック露出部分の面積が増し、接合界面における粗面の割合が小さくなってしまう。これに対し前記距離が２００μｍ以下であれば、接合界面における粗面の割合がそれほど小さくならないので、セラミックチップと層間絶縁層との密着強度の向上に寄与できる。ただし、隣接する複数の端子電極間には、ショートを未然に防ぐために所定量のクリアランスを設けることが望ましく、具体的には前記距離を１５０μｍ以上に設定することが好ましい。   Moreover, the distance between a plurality of adjacent terminal electrodes is not particularly limited, but is preferably 200 μm or less, for example. When this distance exceeds 200 μm, the area of the exposed ceramic portion on the chip main surface increases, and the ratio of the rough surface at the bonding interface decreases. On the other hand, if the distance is 200 μm or less, the ratio of the rough surface at the bonding interface does not become so small, which can contribute to the improvement of the adhesion strength between the ceramic chip and the interlayer insulating layer. However, it is desirable to provide a predetermined amount of clearance between a plurality of adjacent terminal electrodes in order to prevent a short circuit, and specifically, the distance is preferably set to 150 μm or more.

チップ主面におけるセラミックの露出部分の占有面積（即ちセラミックと層間絶縁層との密着部分）は、チップ主面の面積の１０％以上５５％以下であることが好ましく、２０％以上４５％以下であることが特に好ましい。当該面積をこの範囲内に設定することで、密着性向上が図りやすくなるからである。   The area occupied by the exposed portion of the ceramic on the chip main surface (that is, the contact portion between the ceramic and the interlayer insulating layer) is preferably 10% or more and 55% or less, and 20% or more and 45% or less of the area of the chip main surface. It is particularly preferred. This is because the adhesiveness can be easily improved by setting the area within this range.

チップ主面において複数の端子電極間にできる凹部は、層間絶縁層で埋められていることが好ましい。この構成によると、セラミックチップと層間絶縁層との接触面積が増えるため、セラミックチップと層間絶縁層との密着強度が向上しうるからである。   The recess formed between the plurality of terminal electrodes on the chip main surface is preferably filled with an interlayer insulating layer. According to this configuration, the contact area between the ceramic chip and the interlayer insulating layer is increased, so that the adhesion strength between the ceramic chip and the interlayer insulating layer can be improved.

また、手段１の配線基板を製造するのに好適な方法（手段２）としては、上記手段１に記載の配線基板の製造方法であって、収容穴部を有する基板コアと、占有面積がチップ主面の面積の４５％以上９０％以下となるように設定された複数の端子電極上に金属層を形成した埋め込み用セラミックチップとを準備する準備工程と、前記収容穴部内に前記埋め込み用セラミックチップを収容し、この状態で前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を充填剤で埋めて、前記埋め込み用セラミックチップを固定する固定工程と、前記金属層の表面を粗化する粗化工程と、前記粗化工程の後、前記コア主面及び前記チップ主面の上にビルドアップ層を形成するビルドアップ層形成工程とを含むことを特徴とする配線基板の製造方法がある。   In addition, as a method (means 2) suitable for manufacturing the wiring board of means 1, there is provided a wiring board manufacturing method according to the means 1, wherein the substrate core having the accommodation hole portion and the occupied area are chips. A preparation step of preparing a ceramic chip for embedding in which a metal layer is formed on a plurality of terminal electrodes set to be 45% or more and 90% or less of the area of the main surface, and the ceramic for embedding in the accommodation hole A chip is accommodated, and in this state, a gap between the inner surface of the housing hole and the side surface of the embedding ceramic chip is filled with a filler, and a fixing step of fixing the embedding ceramic chip; and a surface of the metal layer A wiring board comprising: a roughening step for roughening; and a buildup layer forming step for forming a buildup layer on the core main surface and the chip main surface after the roughening step. There is a production method.

従って、この製造方法によると、基板コア内に固定された埋め込み用セラミックチップに対する粗化処理によって、複数の端子電極の上に設けられた金属層の表面が粗化される。このような粗化の後、ビルドアップ層形成工程を行うことで、粗面となった金属層上にビルドアップ層の層間絶縁層を形成することができ、高い密着強度を得ることが可能となる。また、硬質の金属からなる複数の端子電極を直接粗化するのではなく、別の金属層を形成しその層を表面粗化するようにしているため、所望の粗面を比較的簡単にかつ確実に得ることができる。   Therefore, according to this manufacturing method, the surface of the metal layer provided on the plurality of terminal electrodes is roughened by roughening the embedded ceramic chip fixed in the substrate core. By performing a buildup layer forming step after such roughening, an interlayer insulating layer of the buildup layer can be formed on the roughened metal layer, and high adhesion strength can be obtained. Become. In addition, since a plurality of terminal electrodes made of hard metal are not directly roughened, another metal layer is formed and the surface of the layer is roughened. You can definitely get it.

以下、配線基板の製造方法について説明する。   Hereinafter, a method for manufacturing a wiring board will be described.

準備工程では、収容穴部を有する基板コアと、複数の端子電極の上に金属層を形成した埋め込み用セラミックチップとを、それぞれ従来周知の手法により作製し、あらかじめ準備しておく。   In the preparation step, a substrate core having an accommodation hole and a ceramic chip for embedding in which a metal layer is formed on a plurality of terminal electrodes are respectively prepared by a conventionally known method and prepared in advance.

続く固定工程では、収容穴部内に埋め込み用セラミックチップを収容する。この場合において収容穴部が貫通穴部である場合には、収容穴部のコア裏面側開口を剥離可能な粘着テープでシールしてもよい。かかる粘着テープの粘着面には、埋め込み用セラミックチップを貼り付けて仮固定する。この状態で収容穴部の内面と埋め込み用セラミックチップの側面との隙間には、高分子材料製の充填剤が充填される。充填剤としては熱硬化性樹脂が好適であり、これを使用した場合には充填後に加熱処理が行われる。その結果、硬化した充填剤により埋め込み用セラミックチップが収容穴部内に固定される。粘着テープを使用した場合には、この時点でこれを剥離してもよい。   In the subsequent fixing step, the embedding ceramic chip is accommodated in the accommodation hole. In this case, when the accommodation hole is a through hole, the core back side opening of the accommodation hole may be sealed with a peelable adhesive tape. A ceramic chip for embedding is attached and temporarily fixed to the adhesive surface of the adhesive tape. In this state, the gap between the inner surface of the accommodation hole and the side surface of the embedding ceramic chip is filled with a filler made of a polymer material. A thermosetting resin is suitable as the filler, and when this is used, heat treatment is performed after filling. As a result, the embedding ceramic chip is fixed in the accommodation hole by the hardened filler. If an adhesive tape is used, it may be peeled off at this point.

粗化工程では、複数の端子電極の上にある金属層の表面を粗化する。なお、粗化工程は固定工程の前後を問わず実施可能であるが、好ましくは固定工程の後に実施される。また、基板コアのコア主面に導体層が形成されているような場合には、その導体層の粗化とともに金属層の粗化を行うことが好ましい。その理由は、別個に粗化を行う場合に比べて工数が減り、生産性が向上するからである。   In the roughening step, the surface of the metal layer on the plurality of terminal electrodes is roughened. The roughening step can be carried out before or after the fixing step, but is preferably carried out after the fixing step. Moreover, when the conductor layer is formed in the core main surface of a board | substrate core, it is preferable to roughen a metal layer with the roughening of the conductor layer. The reason is that man-hours are reduced and productivity is improved as compared with the case of performing roughening separately.

また、本発明の課題を解決するための別の手段（手段３）としては、高分子材料を主体として形成された基板コア内に埋め込まれた状態で使用されるセラミックチップであって、チップ主面を有する板状のセラミック焼結体と、前記セラミック焼結体の内部に形成された内部導体と、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極とを備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする埋め込み用セラミックチップがある。   Another means (means 3) for solving the problems of the present invention is a ceramic chip used in a state of being embedded in a substrate core formed mainly of a polymer material, A plurality of terminal electrodes comprising a plate-like ceramic sintered body having a surface, an internal conductor formed inside the ceramic sintered body, and a metallized layer protruding from the chip main surface and conducting to the internal conductor And an occupied area of the plurality of terminal electrodes existing on the main surface of the chip is 45% or more and 90% or less of the area of the main surface of the chip.

従って、手段３の埋め込み用セラミックチップによると、複数の端子電極の占有面積をチップ主面の４５％以上９０％以下に設定した結果、金属部分の割合が大きくなる。よって、例えばビルドアップ層を構成する層間絶縁層と接合するような場合であっても、層間絶縁層との密着強度が向上する。また、チップ主面における凹凸もある程度解消されるため、ビルドアップ層表面の平坦性がよくなり、半導体集積回路素子を搭載しやすくなる。   Therefore, according to the ceramic chip for embedding of the means 3, as a result of setting the occupied area of the plurality of terminal electrodes to be 45% or more and 90% or less of the chip main surface, the ratio of the metal portion is increased. Therefore, for example, even when it is bonded to the interlayer insulating layer constituting the buildup layer, the adhesion strength with the interlayer insulating layer is improved. In addition, since the unevenness on the chip main surface is eliminated to some extent, the flatness of the buildup layer surface is improved, and the semiconductor integrated circuit element can be easily mounted.

上記手段３のセラミックチップにおいて、前記複数の端子電極の表面は、前記セラミック焼結体の前記チップ主面よりも粗くてもよい。前記複数の端子電極の表面には、前記複数の端子電極を構成する金属よりも軟かい金属からなる金属層が形成されるとともに、その金属層の表面粗さＲａが０．２μｍ以上であってもよい。特に前記金属層は銅めっき層であることがよい。また、前記複数の端子電極は、前記チップ主面方向から見たときの外形が略矩形状であってもよい。上記手段３のセラミックチップは、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであってもよい。また、チップ縁から前記複数の端子電極までの距離を２００μｍ以下としてもよく、前記複数の端子電極間の距離を２００μｍ以下としてもよい。前記チップ主面におけるセラミックの露出部分の占有面積を、前記チップ主面の面積の１０％以上５５％以下としてもよい。   In the ceramic chip of the means 3, the surfaces of the plurality of terminal electrodes may be rougher than the chip main surface of the ceramic sintered body. On the surfaces of the plurality of terminal electrodes, a metal layer made of a metal softer than the metal constituting the plurality of terminal electrodes is formed, and the surface roughness Ra of the metal layer is 0.2 μm or more. Also good. In particular, the metal layer is preferably a copper plating layer. The plurality of terminal electrodes may have a substantially rectangular outer shape when viewed from the chip main surface direction. The ceramic chip of the means 3 may be a ceramic capacitor having a structure in which first internal electrode layers and second internal electrode layers are alternately stacked via a ceramic dielectric layer. The distance from the chip edge to the plurality of terminal electrodes may be 200 μm or less, and the distance between the plurality of terminal electrodes may be 200 μm or less. The area occupied by the exposed portion of the ceramic on the chip main surface may be 10% to 55% of the area of the chip main surface.

［第１実施形態］ [First Embodiment]

以下、本発明の配線基板を具体化した第１実施形態を図面に基づき詳細に説明する。   Hereinafter, a first embodiment in which a wiring board of the present invention is embodied will be described in detail with reference to the drawings.

図１に示されるように、本実施形態の配線基板１０は、ＩＣチップ搭載用の配線基板であって、ガラスエポキシからなる略矩形板状の基板コア１１と、基板コア１１の上面１２（コア主面）上に形成されるビルドアップ層３１と、基板コア１１の下面１３上に形成されるビルドアップ層３２とからなる。基板コア１１における複数箇所にはスルーホール導体１６が形成されている。かかるスルーホール導体１６は、基板コア１１の上面１２側と下面１３側とを接続導通している。なお、スルーホール導体１６の内部は、例えばエポキシ樹脂などの閉塞体１７で埋められている。また、基板コア１１の上面１２及び下面１３には、銅からなる導体層４１がパターン形成されており、各導体層４１は、スルーホール導体１６に電気的に接続されている。   As shown in FIG. 1, a wiring board 10 of this embodiment is a wiring board for mounting an IC chip, and is a substantially rectangular plate-like board core 11 made of glass epoxy, and an upper surface 12 (core A buildup layer 31 formed on the main surface) and a buildup layer 32 formed on the lower surface 13 of the substrate core 11. Through-hole conductors 16 are formed at a plurality of locations in the substrate core 11. The through-hole conductor 16 connects and connects the upper surface 12 side and the lower surface 13 side of the substrate core 11. The inside of the through-hole conductor 16 is filled with a closing body 17 such as an epoxy resin. In addition, a conductor layer 41 made of copper is patterned on the upper surface 12 and the lower surface 13 of the substrate core 11, and each conductor layer 41 is electrically connected to the through-hole conductor 16.

基板コア１１の上面１２上に形成されたビルドアップ層３１は、エポキシ樹脂からなる２層の樹脂絶縁層３３，３５（いわゆる層間絶縁層）と、銅からなる導体層４２とを交互に積層した構造を有している。第２層の樹脂絶縁層３５の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。また、樹脂絶縁層３５の表面は、ソルダーレジスト３７によってほぼ全体的に覆われている。ソルダーレジスト３７の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。端子パッド４４の表面上には、複数のはんだバンプ４５が配設されている。各はんだバンプ４５は、ＩＣチップ２１（半導体集積回路素子）の面接続端子２２に電気的に接続されている。なお、各端子パッド４４及び各はんだバンプ４５は、ビルドアップ層３１においてセラミックキャパシタ１０１の真上の領域内に位置しており、この領域が半導体素子搭載部２３となる。また、樹脂絶縁層３３，３５内には、それぞれビア導体４３，４７が設けられている。これらのビア導体４３，４７のほとんどは同軸上に配置されるとともに、それらを介して導体層４１，４２及び端子パッド４４が相互に電気的に接続されている。   The buildup layer 31 formed on the upper surface 12 of the substrate core 11 is formed by alternately laminating two resin insulating layers 33 and 35 (so-called interlayer insulating layers) made of epoxy resin and a conductor layer 42 made of copper. It has a structure. Terminal pads 44 are formed in an array at a plurality of locations on the surface of the second resin insulating layer 35. The surface of the resin insulating layer 35 is almost entirely covered with a solder resist 37. An opening 46 for exposing the terminal pad 44 is formed at a predetermined position of the solder resist 37. A plurality of solder bumps 45 are provided on the surface of the terminal pad 44. Each solder bump 45 is electrically connected to the surface connection terminal 22 of the IC chip 21 (semiconductor integrated circuit element). Each terminal pad 44 and each solder bump 45 are located in a region immediately above the ceramic capacitor 101 in the buildup layer 31, and this region becomes the semiconductor element mounting portion 23. Further, via conductors 43 and 47 are provided in the resin insulation layers 33 and 35, respectively. Most of these via conductors 43 and 47 are arranged coaxially, and the conductor layers 41 and 42 and the terminal pads 44 are electrically connected to each other through them.

図１に示されるように、基板コア１１の下面１３上に形成されたビルドアップ層３２は、上述したビルドアップ層３１とほぼ同じ構造を有している。即ち、ビルドアップ層３２は、エポキシ樹脂からなる２層の樹脂絶縁層３４，３６と、導体層４２とを交互に積層した構造を有している。第２層の樹脂絶縁層３６の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８が格子状に形成されている。また、樹脂絶縁層３６の下面は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０が形成されている。ＢＧＡ用パッド４８の表面上には、図示しないマザーボードとの電気的な接続を図るための複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、図１に示される配線基板１０は図示しないマザーボード上に実装される。   As shown in FIG. 1, the buildup layer 32 formed on the lower surface 13 of the substrate core 11 has substantially the same structure as the buildup layer 31 described above. That is, the buildup layer 32 has a structure in which two resin insulating layers 34 and 36 made of epoxy resin and the conductor layer 42 are alternately laminated. BGA pads 48 that are electrically connected to the conductor layer 42 via via conductors 43 are formed in a lattice pattern at a plurality of locations on the lower surface of the second resin insulating layer 36. The lower surface of the resin insulating layer 36 is almost entirely covered with a solder resist 38. An opening 40 for exposing the BGA pad 48 is formed at a predetermined portion of the solder resist 38. On the surface of the BGA pad 48, a plurality of solder bumps 49 are provided for electrical connection with a mother board (not shown). The wiring board 10 shown in FIG. 1 is mounted on a mother board (not shown) by each solder bump 49.

前記基板コア１１は、上面１２の中央部及び下面１３の中央部にて開口する平面視で矩形状の収容穴部９１を有している。即ち、収容穴部９１は貫通穴部である。収容穴部９１内には、図２，図３等に示すセラミックキャパシタ１０１（埋め込み用セラミックチップ）が、埋め込んだ状態で収容されている。なお、セラミックキャパシタ１０１は、上面１０２（チップ主面）を基板コア１１の上面１２と同じ側に向けた状態で収容されている。本実施形態のセラミックキャパシタ１０１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．８ｍｍの矩形平板状である。なお、セラミックキャパシタ１０１の厚さは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。仮に、０．２ｍｍ未満であると、半導体素子搭載部２３上のＩＣチップ２１をセラミックキャパシタ１０１によって確実に支持できなくなる。一方、１．０ｍｍよりも大きいと、配線基板１０が肉厚になってしまう。   The substrate core 11 has a housing hole 91 that is rectangular in plan view and opens at the center of the upper surface 12 and the center of the lower surface 13. That is, the accommodation hole 91 is a through hole. A ceramic capacitor 101 (embedded ceramic chip) shown in FIGS. 2, 3 and the like is housed in the housing hole 91 in an embedded state. The ceramic capacitor 101 is accommodated with the upper surface 102 (chip main surface) facing the same side as the upper surface 12 of the substrate core 11. The ceramic capacitor 101 of this embodiment has a rectangular flat plate shape of 12.0 mm long × 12.0 mm wide × 0.8 mm thick. In addition, it is preferable that the thickness of the ceramic capacitor 101 is 0.2 mm or more and 1.0 mm or less. If it is less than 0.2 mm, the IC chip 21 on the semiconductor element mounting portion 23 cannot be reliably supported by the ceramic capacitor 101. On the other hand, if it is larger than 1.0 mm, the wiring board 10 becomes thick.

また、収容穴部９１の内面とセラミックキャパシタ１０１の側面１０６との隙間は、高分子材料（本実施形態では熱硬化性樹脂）からなる充填剤９２によって埋められている。この充填剤９２は、セラミックキャパシタ１０１を基板コア１１に固定するとともに、セラミックキャパシタ１０１及び基板コア１１の面方向や厚さ方向への変形を自身の弾性変形により吸収する機能を有している。なお、セラミックキャパシタ１０１は、平面視略正方形状をなしており、四隅に半径０．６０ｍｍ以上のアール（または、Ｃ０．６０以上のテーパ）を有している。これにより、温度変化に伴う充填剤９２の変形時において、セラミックキャパシタ１０１の角部への応力集中を緩和できるため、充填剤９２のクラックの発生を防止できる。   Further, the gap between the inner surface of the accommodation hole 91 and the side surface 106 of the ceramic capacitor 101 is filled with a filler 92 made of a polymer material (thermosetting resin in the present embodiment). The filler 92 has a function of fixing the ceramic capacitor 101 to the substrate core 11 and absorbing the deformation of the ceramic capacitor 101 and the substrate core 11 in the surface direction and the thickness direction by its own elastic deformation. The ceramic capacitor 101 has a substantially square shape in a plan view, and has rounded corners (or a taper of C0.60 or more) having a radius of 0.60 mm or more at the four corners. Thereby, when the filler 92 is deformed due to a temperature change, the stress concentration on the corners of the ceramic capacitor 101 can be alleviated, and the occurrence of cracks in the filler 92 can be prevented.

図１〜図３に示されるように、本実施形態のセラミックキャパシタ１０１は、いわゆるビアアレイタイプのセラミックキャパシタである。セラミックキャパシタ１０１を構成するセラミック焼結体１０４は、上面１０２及び下面１０３（チップ裏面）を有する板状物である。なお、セラミック焼結体１０４の上面１０２上には、前記ビルドアップ層３１を構成する前記樹脂絶縁層３３が形成され、セラミック焼結体１０４の下面１０３には、前記ビルドアップ層３２を構成する前記樹脂絶縁層３４が形成されている。セラミック焼結体１０４は、セラミック誘電体層１０５を介して第１内部電極層１４１（内部導体）と第２内部電極層１４２（内部導体）とを交互に積層配置した構造を有している。セラミック誘電体層１０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、第１内部電極層１４１及び第２内部電極層１４２間の誘電体（絶縁体）として機能する。第１内部電極層１４１及び第２内部電極層１４２は、いずれもニッケルを主成分として形成された層であって、セラミック焼結体１０４の内部において一層おきに配置されている。   As shown in FIGS. 1 to 3, the ceramic capacitor 101 of this embodiment is a so-called via array type ceramic capacitor. The ceramic sintered body 104 constituting the ceramic capacitor 101 is a plate-like object having an upper surface 102 and a lower surface 103 (chip back surface). The resin insulating layer 33 constituting the buildup layer 31 is formed on the upper surface 102 of the ceramic sintered body 104, and the buildup layer 32 is formed on the lower surface 103 of the ceramic sintered body 104. The resin insulating layer 34 is formed. The ceramic sintered body 104 has a structure in which first internal electrode layers 141 (internal conductors) and second internal electrode layers 142 (internal conductors) are alternately stacked via ceramic dielectric layers 105. The ceramic dielectric layer 105 is made of a sintered body of barium titanate, which is a kind of high dielectric constant ceramic, and functions as a dielectric (insulator) between the first internal electrode layer 141 and the second internal electrode layer 142. Each of the first internal electrode layer 141 and the second internal electrode layer 142 is a layer formed mainly of nickel, and is disposed every other layer inside the ceramic sintered body 104.

図２，図３に示されるように、セラミック焼結体１０４には多数のビアホール１３０が形成されている。これらのビアホール１３０は、セラミック焼結体１０４をその厚さ方向に貫通するとともに、全面にわたって格子状（アレイ状）に配置されている。各ビアホール１３０内には、セラミック焼結体１０４の上面１０２及び下面１０３間を貫通する複数のビア導体１３１，１３２（内部導体）が、ニッケルを主材料として形成されている。各第１ビア導体１３１は、各第１内部電極層１４１を貫通しており、それら同士を互いに電気的に接続している。各第２ビア導体１３２は、各第２内部電極層１４２を貫通しており、それら同士を互いに電気的に接続している。   As shown in FIGS. 2 and 3, a large number of via holes 130 are formed in the ceramic sintered body 104. These via holes 130 penetrate the ceramic sintered body 104 in the thickness direction and are arranged in a lattice shape (array shape) over the entire surface. In each via hole 130, a plurality of via conductors 131 and 132 (internal conductors) penetrating between the upper surface 102 and the lower surface 103 of the ceramic sintered body 104 are formed using nickel as a main material. Each first via conductor 131 passes through each first internal electrode layer 141 and electrically connects them to each other. Each second via conductor 132 penetrates each second internal electrode layer 142 and electrically connects them to each other.

そして図２，図３に示されるように、セラミック焼結体１０４の上面１０２上には、複数の第１外部端子電極１１１，１１２（端子電極）が突設されている。これら第１外部端子電極１１１，１１２は、上面１０２全体にわたって格子状（アレイ状）に配置されている。複数の第１外部端子電極１１１，１１２の占有面積は、上面１０２の面積の約６８％となっている。一方、セラミック焼結体１０４の下面１０３上には、複数の第２外部端子電極１２１，１２２が突設されている。これら第２外部端子電極１２１，１２２は、下面１０３全体にわたって格子状（アレイ状）に配置されている。複数の第２外部端子電極１２１，１２２の占有面積は、下面１０３の面積の約６８％となっている。また、上面１０２側にある第１外部端子電極１１１，１１２は、前記ビア導体４７に対して電気的に接続される。一方、下面１０３側にある第２外部端子電極１２１，１２２は、図示しないマザーボードが有する電極（接触子）に対して、ビア導体４７、導体層４２、ビア導体４３、ＢＧＡ用パッド４８及びはんだバンプ４９を介して電気的に接続される。また、第１外部端子電極１１１，１１２の底面略中央部は、ビア導体１３１，１３２の上面１０２側の端面に対して直接接続されており、第２外部端子電極１２１，１２２の底面略中央部は、ビア導体１３１，１３２の下面１０３側の端面に対して直接接続されている。よって、外部端子電極１１１，１２１はビア導体１３１及び第１内部電極層１４１に導通しており、外部端子電極１１２，１２２はビア導体１３２及び第２内部電極層１４２に導通している。   As shown in FIGS. 2 and 3, a plurality of first external terminal electrodes 111 and 112 (terminal electrodes) project from the upper surface 102 of the ceramic sintered body 104. The first external terminal electrodes 111 and 112 are arranged in a lattice shape (array shape) over the entire upper surface 102. The occupied area of the plurality of first external terminal electrodes 111 and 112 is about 68% of the area of the upper surface 102. On the other hand, a plurality of second external terminal electrodes 121 and 122 project from the lower surface 103 of the ceramic sintered body 104. The second external terminal electrodes 121 and 122 are arranged in a lattice shape (array shape) over the entire lower surface 103. The occupied area of the plurality of second external terminal electrodes 121 and 122 is about 68% of the area of the lower surface 103. The first external terminal electrodes 111 and 112 on the upper surface 102 side are electrically connected to the via conductor 47. On the other hand, the second external terminal electrodes 121 and 122 on the lower surface 103 side have via conductors 47, conductor layers 42, via conductors 43, BGA pads 48 and solder bumps with respect to electrodes (contactors) included in a mother board (not shown). 49 is electrically connected. In addition, the substantially central portions of the bottom surfaces of the first external terminal electrodes 111 and 112 are directly connected to the end surfaces of the via conductors 131 and 132 on the top surface 102 side, and the substantially central portions of the bottom surfaces of the second external terminal electrodes 121 and 122. Are directly connected to the end surfaces of the via conductors 131 and 132 on the lower surface 103 side. Therefore, the external terminal electrodes 111 and 121 are electrically connected to the via conductor 131 and the first internal electrode layer 141, and the external terminal electrodes 112 and 122 are electrically connected to the via conductor 132 and the second internal electrode layer 142.

図２に示されるように、第１外部端子電極１１１，１１２は、ニッケルを主材料として形成されたメタライズ層１１６からなっている。メタライズ層１１６の表面は、銅めっき層１１７（金属層）によって全体的に被覆されている。同様に、第２外部端子電極１２１，１２２も、メタライズ層１１６からなるとともに、メタライズ層１１６の表面が銅めっき層１１７によって被覆されている。即ち、銅めっき層１１７は、メタライズ層１１６を構成する金属よりも軟かい金属からなっている。図９に示されるように、銅めっき層１１７の表面は粗化されているため、第１外部端子電極１１１，１１２の表面は、セラミック焼結体１０４の上面１０２よりも粗くなっている。同様に、第２外部端子電極１２１，１２２の表面も、セラミック焼結体１０４の下面１０３よりも粗くなっている。なお、本実施形態における銅めっき層１１７の表面粗さＲａは、約０．５μｍに設定されている。また、図３に示されるように、上面１０２に垂直な方向（チップ主面方向）から見たときの外部端子電極１１１，１１２，１２１，１２２の外形は正方形状である。なお本実施形態では、外部端子電極１１１，１１２，１２１，１２２の１辺の長さが約４９５μｍに設定され、ピッチの最小長さが約５００μｍに設定されている。   As shown in FIG. 2, the first external terminal electrodes 111 and 112 are made of a metallized layer 116 made of nickel as a main material. The surface of the metallized layer 116 is entirely covered with a copper plating layer 117 (metal layer). Similarly, the second external terminal electrodes 121 and 122 are also made of the metallized layer 116, and the surface of the metallized layer 116 is covered with the copper plating layer 117. That is, the copper plating layer 117 is made of a metal that is softer than the metal constituting the metallized layer 116. As shown in FIG. 9, since the surface of the copper plating layer 117 is roughened, the surfaces of the first external terminal electrodes 111 and 112 are rougher than the upper surface 102 of the ceramic sintered body 104. Similarly, the surfaces of the second external terminal electrodes 121 and 122 are also rougher than the lower surface 103 of the ceramic sintered body 104. In this embodiment, the surface roughness Ra of the copper plating layer 117 is set to about 0.5 μm. Further, as shown in FIG. 3, the external terminal electrodes 111, 112, 121, and 122 have a square outer shape when viewed from a direction perpendicular to the upper surface 102 (chip main surface direction). In the present embodiment, the length of one side of the external terminal electrodes 111, 112, 121, and 122 is set to about 495 μm, and the minimum length of the pitch is set to about 500 μm.

また、図２，図３に示す本実施形態において、セラミックキャパシタ１０１のチップ縁から端子電極（第１端子電極１１１，１１２、第２端子電極１２１，１２２）までの距離Ｌ２は、２００μｍ以下（具体的には１５０μｍ〜２００μｍ程度）に設定されている。隣接する複数の端子電極（第１端子電極１１１，１１２、第２端子電極１２１，１２２）同士の距離Ｌ１は、２００μｍ以下（具体的には１５０μｍ〜２００μｍ程度）に設定されている。   2 and 3, the distance L2 from the chip edge of the ceramic capacitor 101 to the terminal electrodes (first terminal electrodes 111 and 112, second terminal electrodes 121 and 122) is 200 μm or less (specifically Specifically, it is set to about 150 μm to 200 μm. A distance L1 between a plurality of adjacent terminal electrodes (first terminal electrodes 111 and 112, second terminal electrodes 121 and 122) is set to 200 μm or less (specifically, about 150 μm to 200 μm).

マザーボード側から第２外部端子電極１２１，１２２を介して通電を行い、第１内部電極層１４１−第２内部電極層１４２間に電圧を加えると、第１内部電極層１４１に例えばプラスの電荷が蓄積し、第２内部電極層１４２に例えばマイナスの電荷が蓄積する。その結果、セラミックキャパシタ１０１がキャパシタとして機能する。また、このセラミックキャパシタ１０１では、第１ビア導体１３１及び第２ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、第１ビア導体１３１及び第２ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。   When energization is performed from the motherboard side via the second external terminal electrodes 121 and 122 and a voltage is applied between the first internal electrode layer 141 and the second internal electrode layer 142, for example, positive charges are applied to the first internal electrode layer 141. For example, negative charges are accumulated in the second internal electrode layer 142. As a result, the ceramic capacitor 101 functions as a capacitor. In the ceramic capacitor 101, the first via conductors 131 and the second via conductors 132 are alternately arranged adjacent to each other, and the directions of the currents flowing through the first via conductors 131 and the second via conductors 132 are opposite to each other. It is set to face. Thereby, the inductance component is reduced.

次に、本実施形態の配線基板１０の製造方法について述べる。   Next, a method for manufacturing the wiring board 10 of this embodiment will be described.

準備工程では、基板コア１１とセラミックキャパシタ１０１とを、それぞれ従来周知の手法により作製し、あらかじめ準備しておく。   In the preparation step, the substrate core 11 and the ceramic capacitor 101 are respectively prepared by a conventionally known technique and prepared in advance.

基板コア１１は以下のように作製される。まず、縦４００ｍｍ×横４００ｍｍ×厚み０．８ｍｍの基材の両面に銅箔が貼付された銅張積層板を準備する。なお、基材の厚みは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。次に、銅張積層板に対してドリル機を用いて孔あけ加工を行い、スルーホール導体１６を形成するための貫通孔（図示略）を所定位置にあらかじめ形成しておく。また、銅張積層板に対してルータを用いて孔あけ加工を行い、収容穴部９１となる貫通孔を所定位置にあらかじめ形成しておく（図４参照）。なお、収容穴部９１となる貫通孔は、一辺が１４．０ｍｍで、四隅に半径０．１〜０．２ｍｍ程度のアールを有する断面略正方形状の孔である。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール導体１６を形成する。さらに、銅張積層板の両面の銅箔のエッチングを行って導体層４１を例えばサブトラクティブ法によってパターニングする。具体的には、無電解銅めっきの後、この無電解銅めっき層を共通電極として電解銅めっきを施す。さらにドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ドライフィルムを所定パターンに形成する。この状態で、不要な電解銅めっき層、無電解銅めっき層及び銅箔をエッチングで除去する。その後、ドライフィルムを剥離することにより基板コア１１を得る。   The substrate core 11 is manufactured as follows. First, a copper clad laminate in which copper foil is pasted on both sides of a base having a length of 400 mm, a width of 400 mm and a thickness of 0.8 mm is prepared. In addition, it is preferable that the thickness of a base material is 0.2 mm or more and 1.0 mm or less. Next, drilling is performed on the copper-clad laminate using a drill, and through holes (not shown) for forming the through-hole conductors 16 are formed in advance at predetermined positions. Moreover, a copper-clad laminated board is drilled using a router, and the through-hole used as the accommodation hole part 91 is previously formed in the predetermined position (refer FIG. 4). In addition, the through-hole used as the accommodation hole 91 is a hole having a substantially square cross section having a side of 14.0 mm and a radius of about 0.1 to 0.2 mm at four corners. And the through-hole conductor 16 is formed by performing electroless copper plating and electrolytic copper plating according to a conventionally well-known method. Further, the copper foil on both sides of the copper clad laminate is etched to pattern the conductor layer 41 by, for example, a subtractive method. Specifically, after the electroless copper plating, electrolytic copper plating is performed using the electroless copper plating layer as a common electrode. Further, the dry film is laminated, and the dry film is exposed and developed to form a dry film in a predetermined pattern. In this state, unnecessary electrolytic copper plating layer, electroless copper plating layer and copper foil are removed by etching. Thereafter, the substrate core 11 is obtained by peeling the dry film.

また、図２に示すセラミックキャパシタ１０１は以下のように作製される。即ち、セラミックのグリーンシートを形成し、このグリーンシートに内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に第１内部電極層１４１となる第１内部電極部と、第２内部電極層１４２となる第２内部電極部とが形成される。次に、第１内部電極部が形成されたグリーンシートと第２内部電極部が形成されたグリーンシートとを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシートを一体化してグリーンシート積層体を形成する。   The ceramic capacitor 101 shown in FIG. 2 is manufactured as follows. That is, a ceramic green sheet is formed, and nickel paste for internal electrode layers is screen printed on the green sheet and dried. As a result, a first internal electrode portion that later becomes the first internal electrode layer 141 and a second internal electrode portion that becomes the second internal electrode layer 142 are formed. Next, the green sheets on which the first internal electrode portions are formed and the green sheets on which the second internal electrode portions are formed are alternately stacked, and each green sheet is integrated by applying a pressing force in the sheet stacking direction. To form a green sheet laminate.

さらに、レーザー加工機を用いてグリーンシート積層体にビアホール１３０を多数個貫通形成し、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビアホール１３０内に充填する。次に、グリーンシート積層体の上面上にペーストを印刷し、グリーンシート積層体の上面側にて各導体部の上端面を覆うように第１外部端子電極１１１，１１２のメタライズ層１１６を形成する。また、グリーンシート積層体の下面上にペーストを印刷し、グリーンシート積層体の下面側にて各導体部の下端面を覆うように第２外部端子電極１２１，１２２のメタライズ層１１６を形成する。   Further, a number of via holes 130 are formed through the green sheet laminate using a laser processing machine, and a via conductor nickel paste is filled into each via hole 130 using a paste press-fitting and filling device (not shown). Next, a paste is printed on the upper surface of the green sheet laminate, and the metallized layers 116 of the first external terminal electrodes 111 and 112 are formed so as to cover the upper end surfaces of the respective conductor portions on the upper surface side of the green sheet laminate. . Further, a paste is printed on the lower surface of the green sheet laminate, and the metallized layers 116 of the second external terminal electrodes 121 and 122 are formed so as to cover the lower end surfaces of the respective conductor portions on the lower surface side of the green sheet laminate.

この後、グリーンシート積層体の乾燥を行い、表面端子部をある程度固化させる。次に、グリーンシート積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、セラミック焼結体１０４となる。   Thereafter, the green sheet laminate is dried to solidify the surface terminal part to some extent. Next, the green sheet laminate is degreased and fired at a predetermined temperature for a predetermined time. As a result, barium titanate and nickel in the paste are simultaneously sintered to form a ceramic sintered body 104.

次に、得られたセラミック焼結体１０４が有する各外部端子電極１１１，１１２，１２１，１２２に対して無電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各外部端子電極１１１，１１２，１２１，１２２の上に銅めっき層１１７が形成され、セラミックキャパシタ１０１が完成する。なお、無電解銅めっきはやや厚めの１０μｍ程度であるため、後の粗化工程を経た後でも銅の厚みを確保できる。なお、無電解銅めっきの代わりに電解銅めっきを行ってもよい。   Next, electroless copper plating (thickness of about 10 μm) is performed on each external terminal electrode 111, 112, 121, 122 included in the obtained ceramic sintered body 104. As a result, a copper plating layer 117 is formed on each external terminal electrode 111, 112, 121, 122, and the ceramic capacitor 101 is completed. In addition, since electroless copper plating is a little thick about 10 micrometers, the thickness of copper is securable even after passing through a later roughening process. In addition, you may perform electrolytic copper plating instead of electroless copper plating.

続く固定工程では、マウント装置（ヤマハ発動機株式会社製）を用いて、収容穴部９１内にセラミックキャパシタ１０１を収容する（図５参照）。なお、収容穴部９１の下面１３側開口は、テーピング工程において、剥離可能な粘着テープ１５２（株式会社 寺岡製作所製）でシールされている。この粘着テープ１５２は、支持台１５１によって支持されている。かかる粘着テープ１５２の粘着面１５３には、セラミックキャパシタ１０１が貼り付けられて仮固定されている。   In the subsequent fixing step, the ceramic capacitor 101 is housed in the housing hole 91 using a mounting device (manufactured by Yamaha Motor Co., Ltd.) (see FIG. 5). In addition, the lower surface 13 side opening of the accommodation hole part 91 is sealed with the peelable adhesive tape 152 (made by Teraoka Seisakusho) in the taping process. The adhesive tape 152 is supported by a support base 151. The ceramic capacitor 101 is affixed and temporarily fixed to the adhesive surface 153 of the adhesive tape 152.

そして、この状態において、収容穴部９１の内面とセラミックキャパシタ１０１の側面１０６との隙間に、ディスペンサ装置（Ａｓｙｍｔｅｋ社製）を用いて、熱硬化性樹脂製の充填剤９２（株式会社ナミックス製 アンダーフィル材）を充填する（図６参照）。その後、加熱処理を行うと、充填剤９２が硬化して、セラミックキャパシタ１０１が収容穴部９１内に固定される。そして、この時点で、粘着テープ１５２を剥離する。   In this state, a filler 92 (manufactured by NAMICS Co., Ltd.) made of a thermosetting resin is used in the gap between the inner surface of the accommodation hole 91 and the side surface 106 of the ceramic capacitor 101 using a dispenser device (manufactured by Asymtek). Fill material) (see FIG. 6). Thereafter, when heat treatment is performed, the filler 92 is cured and the ceramic capacitor 101 is fixed in the accommodation hole 91. At this point, the adhesive tape 152 is peeled off.

粗化工程では、外部端子電極１１１，１１２，１２１，１２２の上にある銅めっき層１１７の表面の粗化（ＣＺ処理）を行う（図７，図９参照）。同時に、基板コア１１の上面１２及び下面１３に形成された導体層４１の表面の粗化も行う。そして、粗化工程が終了したら、洗浄工程を実施する。また、必要に応じて、シランカップリング剤（信越化学工業株式会社製）を用いて、基板コア１１の上面１２及び下面１３に対してカップリング処理を行ってもよい。   In the roughening step, the surface of the copper plating layer 117 on the external terminal electrodes 111, 112, 121, 122 is roughened (CZ treatment) (see FIGS. 7 and 9). At the same time, the surface of the conductor layer 41 formed on the upper surface 12 and the lower surface 13 of the substrate core 11 is also roughened. And if a roughening process is complete | finished, a washing process will be implemented. Moreover, you may perform a coupling process with respect to the upper surface 12 and the lower surface 13 of the substrate core 11 using a silane coupling agent (made by Shin-Etsu Chemical Co., Ltd.) as needed.

洗浄工程の終了後、ビルドアップ層形成工程を実施する。ビルドアップ層形成工程では、従来周知の手法に基づいて上面１２及び上面１０２の上にビルドアップ層３１を形成するとともに、下面１３及び下面１０３の上にビルドアップ層３２を形成する（図８，図９参照）。なお、複数の第１外部端子電極１１１，１１２の占有面積が上面１０２の面積の約６８％に設定され、複数の第２外部端子電極１２１，１２２の占有面積が下面１０３の面積の約６８％に設定されている。このため、ビルドアップ層３１を構成する樹脂絶縁層３３との接合界面における粗化金属部分の割合が大きくなり、樹脂絶縁層３３との密着強度が向上する。また、ビルドアップ層３２を構成する樹脂絶縁層３４との接合界面における粗化金属部分の割合が大きくなり、樹脂絶縁層３４との密着強度が向上する。その結果、基板コア１１及びビルドアップ層３１，３２からなる配線基板１０が完成する。   After completion of the cleaning process, a buildup layer forming process is performed. In the buildup layer forming step, the buildup layer 31 is formed on the upper surface 12 and the upper surface 102 and the buildup layer 32 is formed on the lower surface 13 and the lower surface 103 based on a conventionally known method (FIG. 8, (See FIG. 9). The occupied area of the plurality of first external terminal electrodes 111 and 112 is set to about 68% of the area of the upper surface 102, and the occupied area of the plurality of second external terminal electrodes 121 and 122 is about 68% of the area of the lower surface 103. Is set to For this reason, the ratio of the roughening metal part in the joining interface with the resin insulation layer 33 which comprises the buildup layer 31 becomes large, and the adhesive strength with the resin insulation layer 33 improves. Further, the ratio of the roughened metal portion at the joint interface with the resin insulating layer 34 constituting the buildup layer 32 is increased, and the adhesion strength with the resin insulating layer 34 is improved. As a result, the wiring substrate 10 including the substrate core 11 and the buildup layers 31 and 32 is completed.

従って、本実施形態によれば以下の効果を得ることができる。   Therefore, according to the present embodiment, the following effects can be obtained.

（１）本実施形態の配線基板１０によれば、ビルドアップ層３１を構成する樹脂絶縁層３３と基板コア１１との密着強度が向上し、ビルドアップ層３２を構成する樹脂絶縁層３４と基板コア１１との密着強度が向上する。また、上面１０２における凹凸もある程度解消されるため、ビルドアップ層３１，３２表面の平坦性がよくなり、ＩＣチップ２１を搭載しやすくなる。以上のことから、熱膨張などに起因したビルドアップ層３１，３２の浮きやデラミネーションの発生を防止できるため、高い信頼性を付与することができる。   (1) According to the wiring substrate 10 of the present embodiment, the adhesion strength between the resin insulating layer 33 constituting the buildup layer 31 and the substrate core 11 is improved, and the resin insulating layer 34 and the substrate constituting the buildup layer 32 are improved. The adhesion strength with the core 11 is improved. In addition, since the unevenness on the upper surface 102 is eliminated to some extent, the flatness of the surfaces of the buildup layers 31 and 32 is improved, and the IC chip 21 can be easily mounted. From the above, since it is possible to prevent the build-up layers 31 and 32 from floating and delamination due to thermal expansion or the like, high reliability can be imparted.

（２）本実施形態では、硬質の金属からなる外部端子電極１１１，１１２，１２１，１２２を直接粗化するのではなく、それよりも軟かい銅めっき層１１７を形成しその層を表面粗化するようにしているため、所望の粗面を比較的簡単にかつ確実に得ることができる。   (2) In this embodiment, the external terminal electrodes 111, 112, 121, and 122 made of hard metal are not directly roughened, but a copper plating layer 117 that is softer than that is formed and the surface is roughened. Therefore, a desired rough surface can be obtained relatively easily and reliably.

（３）本実施形態では、ビルドアップ層３１の半導体素子搭載部２３がセラミックキャパシタ１０１の真上の領域に位置しているため、半導体素子搭載部２３は高剛性で熱膨張係数が小さいセラミックキャパシタ１０１によって支持される。よって、上記半導体素子搭載部２３においては、ビルドアップ層３１が変形しにくくなるため、半導体素子搭載部２３に搭載されるＩＣチップ２１をより安定的に支持できる。ゆえに、ＩＣチップ２１として、発熱量が大きいために熱応力の影響が大きい１０ｍｍ角以上の大型のＩＣチップや、Ｌｏｗ−ｋ（低誘電率）のＩＣチップを用いることができる。   (3) In this embodiment, since the semiconductor element mounting portion 23 of the buildup layer 31 is located in the region immediately above the ceramic capacitor 101, the semiconductor element mounting portion 23 is a ceramic capacitor having high rigidity and a small thermal expansion coefficient. 101. Therefore, in the semiconductor element mounting portion 23, the build-up layer 31 is not easily deformed, so that the IC chip 21 mounted on the semiconductor element mounting portion 23 can be supported more stably. Therefore, as the IC chip 21, a large IC chip of 10 mm square or more, which has a large influence of thermal stress due to a large amount of heat generation, or a low-k (low dielectric constant) IC chip can be used.

さらに、本実施形態の配線基板１０はセラミックキャパシタ１０１を有するため、セラミックキャパシタ１０１にてノイズを除去することでＩＣチップ２１へ良好な電源供給を行うことができる。しかも、ＩＣチップ２１が半導体素子搭載部２３に搭載されるため、ＩＣチップ２１はセラミックキャパシタ１０１の真上に配置される。これにより、ＩＣチップ２１とセラミックキャパシタ１０１とをつなぐ配線（コンデンサ接続配線）が短縮される。ゆえに、ＩＣチップ２１とセラミックキャパシタ１０１との間で侵入するノイズを極めて小さく抑えることができ、誤作動等の不具合を生じることもなく高い信頼性を得ることができる。   Furthermore, since the wiring substrate 10 of the present embodiment includes the ceramic capacitor 101, good power supply to the IC chip 21 can be performed by removing noise with the ceramic capacitor 101. In addition, since the IC chip 21 is mounted on the semiconductor element mounting portion 23, the IC chip 21 is disposed immediately above the ceramic capacitor 101. Thereby, the wiring (capacitor connection wiring) connecting the IC chip 21 and the ceramic capacitor 101 is shortened. Therefore, noise entering between the IC chip 21 and the ceramic capacitor 101 can be suppressed to a very low level, and high reliability can be obtained without causing malfunctions such as malfunctions.

（４）本実施形態では、粗化工程において、各銅めっき層１１７の表面の粗化と同時に、各導体層４１の表面の粗化も行っている。その結果、上面１２及び下面１３での粗面の面積が大きくなるため、ビルドアップ層３１（またはビルドアップ層３２）との間でより高い密着強度を得ることができる。また、各導体層４１の表面の粗化を各銅めっき層１１７の表面の粗化と別々に行わなくても済むため、配線基板１０を効率良く製造できる。
［第２実施形態］ (4) In this embodiment, in the roughening step, the surface of each conductor layer 41 is also roughened simultaneously with the roughening of the surface of each copper plating layer 117. As a result, since the areas of the rough surfaces on the upper surface 12 and the lower surface 13 are increased, higher adhesion strength with the buildup layer 31 (or the buildup layer 32) can be obtained. Further, since the surface of each conductor layer 41 need not be roughened separately from the surface of each copper plating layer 117, the wiring board 10 can be manufactured efficiently.
[Second Embodiment]

以下、本発明の配線基板を具体化した第２実施形態を図面に基づき詳細に説明する。   Hereinafter, a second embodiment embodying the wiring board of the present invention will be described in detail with reference to the drawings.

図１０に示されるように、本実施形態の配線基板１０Ａには、前記第１実施形態に示すセラミックキャパシタ１０１の代わりに、キャパシタの機能を有しないセラミックチップ２０１が設けられている。セラミックチップ２０１には、上面２０２（チップ主面）及び下面２０３を貫通する複数のビア導体２０４がアレイ状に形成されている。上面２０２には、第１外部端子電極１１１，１１２のメタライズ層１１６が設けられ、下面２０３には、第２外部端子電極１２１，１２２のメタライズ層１１６が設けられている。なお、本実施形態のメタライズ層１１６は、モリブデンを主体として形成されている。また、メタライズ層１１６の表面には、ニッケルめっき層１１９及び銅めっき層１１７が順番に積層されている。従って、本実施形態においては、ビルドアップ層３１，３２を構成する樹脂絶縁層３３，３４とセラミックチップ２０１との密着強度に優れた配線基板１０Ａを提供することができる。
［第３実施形態］ As shown in FIG. 10, the wiring board 10A of the present embodiment is provided with a ceramic chip 201 that does not have a capacitor function, instead of the ceramic capacitor 101 shown in the first embodiment. In the ceramic chip 201, a plurality of via conductors 204 penetrating the upper surface 202 (chip main surface) and the lower surface 203 are formed in an array. The upper surface 202 is provided with the metallized layer 116 of the first external terminal electrodes 111 and 112, and the lower surface 203 is provided with the metallized layer 116 of the second external terminal electrodes 121 and 122. Note that the metallized layer 116 of this embodiment is formed mainly of molybdenum. A nickel plating layer 119 and a copper plating layer 117 are sequentially stacked on the surface of the metallized layer 116. Therefore, in the present embodiment, it is possible to provide the wiring substrate 10A having excellent adhesion strength between the resin insulating layers 33 and 34 constituting the buildup layers 31 and 32 and the ceramic chip 201.
[Third Embodiment]

以下、本発明の配線基板を具体化した第３実施形態を図面に基づき詳細に説明する。   Hereinafter, a third embodiment embodying the wiring board of the present invention will be described in detail with reference to the drawings.

図１１に示されるように、本実施形態の配線基板１０Ｂでは、基板コア１１Ｂの収容穴部９１が、基板コア１１Ｂの上面１２のみにて開口する有底の凹部（非貫通穴部）となっている。よって、ビルドアップ層３２の樹脂絶縁層３４は、全体が基板コア１１Ｂの下面１３に当接している。また、収容穴部９１内には、前記第２実施形態と同様の構成を有するセラミックチップ２０１が設けられている。なお、樹脂絶縁層３４及びセラミックチップ２０１は、収容穴部９１の底面と基板コア１１Ｂの下面１３とを貫通する複数のビア導体１６２を介して互いに電気的に接続されている。これらビア導体１６２の内部は、導体ペースト１６１で埋められている。   As shown in FIG. 11, in the wiring board 10 </ b> B of the present embodiment, the accommodation hole 91 of the substrate core 11 </ b> B becomes a bottomed recess (non-through hole) that opens only on the upper surface 12 of the substrate core 11 </ b> B. ing. Therefore, the entire resin insulating layer 34 of the buildup layer 32 is in contact with the lower surface 13 of the substrate core 11B. A ceramic chip 201 having the same configuration as that of the second embodiment is provided in the accommodation hole 91. The resin insulating layer 34 and the ceramic chip 201 are electrically connected to each other via a plurality of via conductors 162 that pass through the bottom surface of the accommodation hole 91 and the lower surface 13 of the substrate core 11B. The insides of these via conductors 162 are filled with a conductive paste 161.

なお、本発明の各実施形態は以下のように変更してもよい。   In addition, you may change each embodiment of this invention as follows.

・上記各実施形態では、粗化工程において、各銅めっき層１１７の表面の粗化と同時に、各導体層４１の表面の粗化を行っていた。しかし、各導体層４１の粗化を、各銅めっき層１１７の粗化とは別々に行ってもよい。   In each of the above embodiments, in the roughening step, the surface of each conductor layer 41 is roughened simultaneously with the roughening of the surface of each copper plating layer 117. However, the roughening of each conductor layer 41 may be performed separately from the roughening of each copper plating layer 117.

・上記各実施形態では、上面１０２に垂直な方向から見たときの外部端子電極１１１，１１２，１２１，１２２の外形は正方形状であった。しかし、外部端子電極１１１，１１２，１２１，１２２の外形は、正方形状以外の他の形状であってもよい。例えば、図１２に示される別の実施形態のセラミックキャパシタ１０１Ｃのように、外部端子電極１１１，１１２，１２１，１２２の外形は、四隅にアール１１３を有する略正方形状であってもよい。このように構成すれば、ビルドアップ層３１，３２を構成する樹脂絶縁層３３，３４の変形時において、外部端子電極１１１，１１２，１２１，１２２の角部への応力集中を緩和できるため、樹脂絶縁層３３，３４のクラックの発生を防止でき、さらにクラックに起因した樹脂絶縁層３３，３４の剥れを防止できる。   In each of the above embodiments, the external terminal electrodes 111, 112, 121, 122 have a square shape when viewed from the direction perpendicular to the upper surface 102. However, the external terminal electrodes 111, 112, 121, and 122 may have other shapes other than the square shape. For example, as in the ceramic capacitor 101C of another embodiment shown in FIG. 12, the external terminal electrodes 111, 112, 121, and 122 may have a substantially square shape with rounds 113 at four corners. With this configuration, the stress concentration on the corners of the external terminal electrodes 111, 112, 121, 122 can be reduced when the resin insulating layers 33, 34 constituting the buildup layers 31, 32 are deformed. Generation of cracks in the insulating layers 33 and 34 can be prevented, and peeling of the resin insulating layers 33 and 34 due to the cracks can be prevented.

・上記各実施形態では、各外部端子電極１１１，１１２，１２１，１２２の面積、形状は均一であったが、例えば図１３に示される別の実施形態のセラミックキャパシタ１０１Ｄのように、各外部端子電極１１１，１１２，１２１，１２２の面積、形状は不均一であってもよい。   In each of the above embodiments, the area and shape of each external terminal electrode 111, 112, 121, 122 are uniform, but each external terminal, for example, a ceramic capacitor 101D of another embodiment shown in FIG. The area and shape of the electrodes 111, 112, 121, 122 may be non-uniform.

・上記各実施形態の充填剤９２の代わりに、樹脂絶縁層３３の一部を充填剤としてもよい。これは、第１ビルドアップ層３１を構成する樹脂絶縁層３３を形成する際に、流動性を有する樹脂フィルムを用いて加圧ラミネートすることにより可能となる。このようにすれば、収容穴部９１の内面とセラミックキャパシタ１０１の側面１０６との隙間を充填剤９２であらかじめ埋めなくても、樹脂フィルムの一部が隙間に入るため、樹脂フィルムの一部を充填剤として機能させることができる。また、上記実施形態では、隙間に対しディスペンサ装置を用いて充填剤９２を充填したが、これに限定されるものではなく、例えば印刷装置を用いて充填剤９２を印刷充填してもよい。   -Instead of the filler 92 of each said embodiment, it is good also considering a part of resin insulating layer 33 as a filler. This is made possible by pressurizing and laminating a resin film having fluidity when forming the resin insulating layer 33 constituting the first buildup layer 31. In this way, even if the gap between the inner surface of the accommodation hole 91 and the side surface 106 of the ceramic capacitor 101 is not filled with the filler 92 in advance, a part of the resin film enters the gap. It can function as a filler. Moreover, in the said embodiment, although the filler 92 was filled with the dispenser apparatus with respect to the clearance gap, it is not limited to this, For example, you may print-fill the filler 92 using a printing apparatus.

・上記各実施形態における外部端子電極１１１，１１２，１２１，１２２は、図２等に示すように上辺及び下辺の長さが等しい矩形状の断面を有していたが、これとは異なるものであってもよい。例えば、図１４に示す別の実施形態のセラミックキャパシタ１０１Ｅにおいて、外部端子電極１１１，１１２，１２１，１２２は、下辺よりも上辺のほうが短い先細り形状の断面を有している。また、図１５に示す別の実施形態のセラミックキャパシタ１０１Ｆにおいて、外部端子電極１１１，１１２，１２１，１２２は、表面が球面となった形状を有している。図１４，図１５のような電極形状であると、樹脂絶縁層３３，３４の樹脂が凹部に流れ込みやすくなり、密着性向上を達成しやすくなる。   The external terminal electrodes 111, 112, 121, 122 in each of the above embodiments have a rectangular cross section in which the lengths of the upper side and the lower side are equal as shown in FIG. There may be. For example, in the ceramic capacitor 101E of another embodiment shown in FIG. 14, the external terminal electrodes 111, 112, 121, 122 have a tapered cross section whose upper side is shorter than the lower side. Further, in the ceramic capacitor 101F of another embodiment shown in FIG. 15, the external terminal electrodes 111, 112, 121, 122 have a shape whose surface is a spherical surface. When the electrode shape is as shown in FIGS. 14 and 15, the resin of the resin insulation layers 33 and 34 easily flows into the recesses, and it becomes easy to achieve improved adhesion.

・上記各実施形態では基板コア１１の収容穴部９１内にセラミックチップを収容したものを例示したが、セラミックを主成分とするチップ以外の被収容物、例えば複数の端子電極を有するチップ部品を収容した構成としてもよい。   In each of the above embodiments, the ceramic chip is accommodated in the accommodation hole 91 of the substrate core 11. However, an object to be accommodated other than a chip whose main component is ceramic, for example, a chip component having a plurality of terminal electrodes. It is good also as the structure accommodated.

次に、前述した実施形態によって把握される技術的思想を以下に列挙する。   Next, the technical ideas grasped by the embodiment described above are listed below.

（１）高分子材料を主体として板状に形成され、コア主面及びそのコア主面にて開口する収容穴部を有する基板コアと、チップ主面を有する板状のセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、及び、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極を有し、前記コア主面と前記チップ主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、高分子材料を主体とする層間絶縁層及び導体層を前記コア主面及び前記チップ主面の上にて交互に積層した構造を有し、その表面に半導体素子搭載部が設定されたビルドアップ層とを備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする配線基板。   (1) A plate-shaped ceramic sintered body which is formed in a plate shape mainly composed of a polymer material and has a core main surface and an accommodation hole opening in the core main surface; and a plate-shaped ceramic sintered body having a chip main surface, An inner conductor formed inside the ceramic sintered body, and a plurality of terminal electrodes formed of a metallized layer projecting on the chip main surface and conducting to the inner conductor, the core main surface and the chip main A ceramic chip for embedding accommodated in the accommodating hole with the surface facing the same side, an interlayer insulating layer mainly composed of a polymer material, and a conductor layer on the core main surface and the chip main surface And a build-up layer having a semiconductor element mounting portion set on the surface thereof, and the occupied area of the plurality of terminal electrodes existing on the chip main surface is the chip main surface More than 45% of the area 90 Wiring board, wherein the or less.

（２）上記（１）において、前記複数の端子電極の表面には、前記複数の端子電極を構成する金属よりも軟かい金属からなる金属層が形成されており、前記金属層は厚さ５μｍ以上の銅めっき層であることを特徴とする配線基板。   (2) In the above (1), a metal layer made of a metal softer than a metal constituting the plurality of terminal electrodes is formed on the surfaces of the plurality of terminal electrodes, and the metal layer has a thickness of 5 μm. A wiring board comprising the above copper plating layer.

（３）高分子材料を主体として板状に形成され、コア主面、コア裏面、及び、前記コア主面及び前記コア裏面の両方にて開口する収容穴部を有する基板コアと、チップ主面及びチップ裏面を有する板状のセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第１端子電極、及び、前記チップ裏面上に突設され前記内部導体に導通するメタライズ層からなる複数の第２端子電極を有し、前記コア主面と前記チップ主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、高分子材料を主体とする層間絶縁層及び導体層を前記コア主面及び前記チップ主面の上にて交互に積層した構造を有し、その表面に半導体素子搭載部が設定された第１のビルドアップ層と、高分子材料を主体とする層間絶縁層及び導体層を前記コア裏面及び前記チップ裏面の上にて交互に積層した構造を有する第２のビルドアップ層とを備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする配線基板。   (3) A substrate core that is formed in a plate shape mainly composed of a polymer material, and has a core main surface, a core back surface, and an accommodation hole portion that opens at both the core main surface and the core back surface, and a chip main surface And a plate-like ceramic sintered body having a chip back surface, an internal conductor formed inside the ceramic sintered body, and a plurality of first metal layers that project from the chip main surface and are electrically connected to the internal conductor. A plurality of second terminal electrodes each including a terminal electrode and a metallized layer projecting on the back surface of the chip and conducting to the internal conductor, with the core main surface and the chip main surface facing the same side The ceramic chip for embedding accommodated in the accommodating hole, the interlayer insulating layer mainly composed of a polymer material, and the conductor layer are alternately stacked on the core main surface and the chip main surface. Semi-conducting on its surface A second build-up layer in which an element mounting portion is set, a second insulating layer having a structure in which an interlayer insulating layer and a conductor layer mainly composed of a polymer material are alternately stacked on the back surface of the core and the back surface of the chip; A wiring board comprising: a build-up layer, wherein an area occupied by the plurality of terminal electrodes existing on the chip main surface is 45% or more and 90% or less of the area of the chip main surface.

（４）コア主面及びそのコア主面にて開口する収容穴部を有する基板コアと、チップ主面を有するセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、及び、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極を有し、前記コア主面と前記チップ主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、層間絶縁層及び導体層を前記コア主面及び前記チップ主面の上にて交互に積層したビルドアップ層とを備え、前記埋め込み用セラミックチップは、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであり、前記複数の端子電極は、前記第１内部電極層に導通する第１端子電極群と、前記第２内部電極層に導通する第２端子電極群とからなり、前記チップ主面上に存在する前記第１端子電極群の占有面積と、前記チップ主面上に存在する前記第２端子電極群の占有面積とが等しくなっており、前記チップ主面上に存在する前記第１端子電極群及び前記第２端子電極群の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする配線基板。   (4) a substrate core having a core main surface and a housing hole opening in the core main surface, a ceramic sintered body having a chip main surface, an internal conductor formed inside the ceramic sintered body, and A plurality of terminal electrodes made of a metallized layer projecting on the chip main surface and conducting to the internal conductor, and the core main surface and the chip main surface are directed to the same side, and the inside of the accommodation hole portion. A ceramic chip for embedding, and a build-up layer in which an interlayer insulating layer and a conductor layer are alternately laminated on the core main surface and the chip main surface. A ceramic capacitor having a structure in which a first internal electrode layer and a second internal electrode layer are alternately stacked via layers, wherein the plurality of terminal electrodes are connected to the first internal electrode layer. And an area occupied by the first terminal electrode group existing on the chip main surface and the second terminal electrode existing on the chip main surface. The occupied area of the terminal electrode group is equal, and the occupied area of the first terminal electrode group and the second terminal electrode group existing on the chip main surface is 45% or more of the area of the chip main surface. % Or less of a wiring board.

（５）コア主面及びそのコア主面にて開口する収容穴部を有する基板コアと、占有面積がチップ主面の面積の４５％以上９０％以下となるように設定された複数の端子電極上に金属層を形成した埋め込み用セラミックチップとを準備する準備工程と、前記収容穴部内に前記埋め込み用セラミックチップを収容し、この状態で前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を充填剤で埋めて、前記埋め込み用セラミックチップを固定する固定工程と、前記金属層の表面を粗化する粗化工程と、前記粗化工程の後、前記コア主面及び前記チップ主面の上にビルドアップ層を形成するビルドアップ層形成工程とを含み、前記粗化工程において前記金属層は、前記固定工程の後、前記基板コアの前記コア主面に形成された導体層とともに粗化されることを特徴とする配線基板の製造方法。   (5) A substrate core having a core main surface and a receiving hole opening in the core main surface, and a plurality of terminal electrodes set so that the occupied area is 45% or more and 90% or less of the area of the chip main surface A preparation step of preparing a ceramic chip for embedding with a metal layer formed thereon, and the ceramic chip for embedding is accommodated in the accommodating hole, and in this state, the inner surface of the accommodating hole and the side surface of the ceramic chip for embedding A fixing step of fixing the embedding ceramic chip, a roughening step of roughening the surface of the metal layer, and after the roughening step, the core main surface and the chip A buildup layer forming step of forming a buildup layer on the main surface, wherein the metal layer in the roughening step is a conductor formed on the core main surface of the substrate core after the fixing step Method of manufacturing a wiring board characterized in that it is roughened with.

（６）高分子材料を主体として形成された基板コア内に埋め込まれた状態で使用されるチップ部品であって、チップ主面を有する板状の部品本体と、前記部品本体の内部に形成された内部導体と、前記チップ主面上に突設され前記内部導体に導通する複数の端子電極とを備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする埋め込み用チップ部品。   (6) A chip component that is used in a state of being embedded in a substrate core formed mainly of a polymer material, and is formed in a plate-shaped component main body having a chip main surface and inside the component main body. An inner conductor and a plurality of terminal electrodes projecting on the chip main surface and conducting to the inner conductor, and the occupied area of the plurality of terminal electrodes existing on the chip main surface is the chip main surface 45 to 90% of the area of the embedded chip component.

本発明を具体化した第１実施形態の配線基板を示す概略断面図。1 is a schematic sectional view showing a wiring board according to a first embodiment embodying the present invention. 同じく、セラミックキャパシタを示す概略断面図。Similarly, the schematic sectional drawing which shows a ceramic capacitor. 同じく、セラミックキャパシタを示す概略上面図。Similarly, the schematic top view which shows a ceramic capacitor. 同じく、配線基板の製造方法の説明図。Similarly, explanatory drawing of the manufacturing method of a wiring board. 同じく、配線基板の製造方法の説明図。Similarly, explanatory drawing of the manufacturing method of a wiring board. 同じく、配線基板の製造方法の説明図。Similarly, explanatory drawing of the manufacturing method of a wiring board. 同じく、配線基板の製造方法の説明図。Similarly, explanatory drawing of the manufacturing method of a wiring board. 同じく、配線基板の製造方法の説明図。Similarly, explanatory drawing of the manufacturing method of a wiring board. 同じく、配線基板の要部断面図。Similarly, the principal part sectional drawing of a wiring board. 第２実施形態の配線基板を示す概略断面図。The schematic sectional drawing which shows the wiring board of 2nd Embodiment. 第３実施形態の配線基板を示す概略断面図。The schematic sectional drawing which shows the wiring board of 3rd Embodiment. 他の実施形態のセラミックキャパシタを示す概略上面図。The schematic top view which shows the ceramic capacitor of other embodiment. 他の実施形態のセラミックキャパシタを示す概略上面図。The schematic top view which shows the ceramic capacitor of other embodiment. 他の実施形態のセラミックキャパシタを示す概略断面図。The schematic sectional drawing which shows the ceramic capacitor of other embodiment. 他の実施形態のセラミックキャパシタを示す概略断面図。The schematic sectional drawing which shows the ceramic capacitor of other embodiment.

符号の説明Explanation of symbols

１０，１０Ａ，１１Ｂ…配線基板
１１，１１Ｂ…基板コア
１２…コア主面としての上面
３１…ビルドアップ層
３３，３５…層間絶縁層としての樹脂絶縁層
４２…導体層
９１…収容穴部
９２…充填剤
１０１，１０１Ｃ，１０１Ｄ，１０１Ｅ，１０１Ｆ…埋め込み用セラミックチップとしてのセラミックキャパシタ
１０２，２０２…チップ主面としての上面
１０４…セラミック焼結体
１０５…セラミック誘電体層
１０６…埋め込み用セラミックチップの側面
１１１，１１２…端子電極としての第１外部端子電極
１１６…メタライズ層
１１７…金属層としての銅めっき層
１３１，１３２…内部導体としてのビア導体
１４１…内部導体としての第１内部電極層
１４２…内部導体としての第２内部電極層
２０１…埋め込み用セラミックチップとしてのセラミックチップ
Ｌ１…（複数の端子電極間の）距離
Ｌ２…（チップ縁から複数の端子電極までの）距離 DESCRIPTION OF SYMBOLS 10, 10A, 11B ... Wiring board 11, 11B ... Board core 12 ... Upper surface 31 as a core main surface ... Build-up layer 33, 35 ... Resin insulating layer 42 as an interlayer insulation layer ... Conductive layer 91 ... Accommodating hole 92 ... Fillers 101, 101C, 101D, 101E, 101F ... Ceramic capacitors 102, 202 as embedding ceramic chips ... Upper surface 104 as chip main surface ... Ceramic sintered body 105 ... Ceramic dielectric layer 106 ... Side surface of embedding ceramic chip 111, 112: First external terminal electrode 116 as a terminal electrode ... Metallized layer 117 ... Copper plating layer 131, 132 as a metal layer ... Via conductor 141 as an internal conductor ... First internal electrode layer 142 as an internal conductor ... Inside Second internal electrode layer 201 as a conductor ... Mick chip L1 ... (between a plurality of terminal electrodes) Distance L2 ... (from the chip edge to a plurality of terminal electrodes) Distance

Claims (20)

コア主面及びそのコア主面にて開口する収容穴部を有する基板コアと、
チップ主面を有するセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、及び、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極を有し、前記コア主面と前記チップ主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、
層間絶縁層及び導体層を前記コア主面及び前記チップ主面の上にて交互に積層したビルドアップ層と
を備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする配線基板。 A substrate core having a core main surface and a housing hole opening in the core main surface;
A plurality of terminal electrodes comprising a ceramic sintered body having a chip main surface, an internal conductor formed inside the ceramic sintered body, and a metallized layer protruding on the chip main surface and conducting to the internal conductor. An embedded ceramic chip housed in the housing hole with the core main surface and the chip main surface facing the same side;
And a buildup layer in which an interlayer insulating layer and a conductor layer are alternately laminated on the core main surface and the chip main surface, and the occupied area of the plurality of terminal electrodes existing on the chip main surface is A wiring board characterized by being 45% or more and 90% or less of the area of the chip main surface. 前記複数の端子電極の表面は、前記セラミック焼結体の前記チップ主面よりも粗いことを特徴とする請求項１に記載の配線基板。   The wiring board according to claim 1, wherein surfaces of the plurality of terminal electrodes are rougher than the chip main surface of the ceramic sintered body. 前記複数の端子電極の表面には、前記複数の端子電極を構成する金属よりも軟かい金属からなる金属層が形成されるとともに、その金属層の表面粗さＲａが０．２μｍ以上であることを特徴とする請求項２に記載の配線基板。   A metal layer made of a metal softer than the metal constituting the plurality of terminal electrodes is formed on the surface of the plurality of terminal electrodes, and the surface roughness Ra of the metal layer is 0.2 μm or more. The wiring board according to claim 2. 前記金属層は銅めっき層であることを特徴とする請求項３に記載の配線基板。   The wiring board according to claim 3, wherein the metal layer is a copper plating layer. 前記複数の端子電極は、前記チップ主面方向から見たときの外形が略矩形状であることを特徴とする請求項１乃至４のいずれか１項に記載の配線基板。   5. The wiring board according to claim 1, wherein the plurality of terminal electrodes have a substantially rectangular outer shape when viewed from the chip main surface direction. 6. 前記埋め込み用セラミックチップは、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであることを特徴とする請求項１乃至５のいずれか１項に記載の配線基板。   6. The ceramic capacitor according to claim 1, wherein the embedding ceramic chip is a ceramic capacitor having a structure in which first internal electrode layers and second internal electrode layers are alternately stacked via a ceramic dielectric layer. The wiring board according to any one of claims. 前記埋め込み用セラミックチップのチップ縁から前記複数の端子電極までの距離が２００μｍ以下であることを特徴とする請求項１乃至６のいずれか１項に記載の配線基板。   The wiring board according to claim 1, wherein a distance from a chip edge of the ceramic chip for embedding to the plurality of terminal electrodes is 200 μm or less. 前記複数の端子電極間の距離が２００μｍ以下であることを特徴とする請求項１乃至７のいずれか１項に記載の配線基板。   The wiring board according to claim 1, wherein a distance between the plurality of terminal electrodes is 200 μm or less. 前記チップ主面におけるセラミックの露出部分の占有面積が、前記チップ主面の面積の１０％以上５５％以下であることを特徴とする請求項１乃至８のいずれか１項に記載の配線基板。   9. The wiring board according to claim 1, wherein an area occupied by an exposed portion of the ceramic on the chip main surface is 10% or more and 55% or less of the area of the chip main surface. 前記チップ主面において前記複数の端子電極間にできる凹部が、前記層間絶縁層で埋められていることを特徴とする請求項１乃至９のいずれか１項に記載の配線基板。   10. The wiring board according to claim 1, wherein a recess formed between the plurality of terminal electrodes on the chip main surface is filled with the interlayer insulating layer. 11. 請求項１乃至１０のいずれか１項に記載の配線基板の製造方法であって、
収容穴部を有する基板コアと、占有面積がチップ主面の面積の４５％以上９０％以下となるように設定された複数の端子電極上に金属層を形成した埋め込み用セラミックチップとを準備する準備工程と、
前記収容穴部内に前記埋め込み用セラミックチップを収容し、この状態で前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を充填剤で埋めて、前記埋め込み用セラミックチップを固定する固定工程と、
前記金属層の表面を粗化する粗化工程と、
前記粗化工程の後、前記コア主面及び前記チップ主面の上にビルドアップ層を形成するビルドアップ層形成工程と
を含むことを特徴とする配線基板の製造方法。 It is a manufacturing method of the wiring board according to any one of claims 1 to 10,
A substrate core having a housing hole and a ceramic chip for embedding in which a metal layer is formed on a plurality of terminal electrodes set so that the occupied area is 45% or more and 90% or less of the area of the chip main surface are prepared. A preparation process;
Fixing for fixing the embedding ceramic chip by accommodating the embedding ceramic chip in the accommodating hole, filling the gap between the inner surface of the accommodating hole and the side surface of the embedding ceramic chip in this state with a filler. Process,
A roughening step of roughening the surface of the metal layer;
A method of manufacturing a wiring board, comprising: a buildup layer forming step of forming a buildup layer on the core main surface and the chip main surface after the roughening step. 高分子材料を主体として形成された基板コア内に埋め込まれた状態で使用されるセラミックチップであって、
チップ主面を有する板状のセラミック焼結体と、
前記セラミック焼結体の内部に形成された内部導体と、
前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極と
を備え、前記チップ主面上に存在する前記複数の端子電極の占有面積が、前記チップ主面の面積の４５％以上９０％以下であることを特徴とする埋め込み用セラミックチップ。 A ceramic chip used in a state of being embedded in a substrate core formed mainly of a polymer material,
A plate-like ceramic sintered body having a chip main surface;
An inner conductor formed inside the ceramic sintered body;
A plurality of terminal electrodes made of a metallized layer projecting on the chip main surface and conducting to the internal conductor, and the occupied area of the plurality of terminal electrodes existing on the chip main surface is A ceramic chip for embedding characterized by being 45% or more and 90% or less of the area. 前記複数の端子電極の表面は、前記セラミック焼結体の前記チップ主面よりも粗いことを特徴とする請求項１２に記載の埋め込み用セラミックチップ。   The embedded ceramic chip according to claim 12, wherein the surface of the plurality of terminal electrodes is rougher than the chip main surface of the ceramic sintered body. 前記複数の端子電極の表面には、前記複数の端子電極を構成する金属よりも軟かい金属からなる金属層が形成されるとともに、その金属層の表面粗さＲａが０．２μｍ以上であることを特徴とする請求項１３に記載の埋め込み用セラミックチップ。   A metal layer made of a metal softer than the metal constituting the plurality of terminal electrodes is formed on the surface of the plurality of terminal electrodes, and the surface roughness Ra of the metal layer is 0.2 μm or more. The embedded ceramic chip according to claim 13. 前記金属層は銅めっき層であることを特徴とする請求項１４に記載の埋め込み用セラミックチップ。   The embedded ceramic chip according to claim 14, wherein the metal layer is a copper plating layer. 前記複数の端子電極は、前記チップ主面方向から見たときの外形が略矩形状であることを特徴とする請求項１２乃至１５のいずれか１項に記載の埋め込み用セラミックチップ。   16. The embedded ceramic chip according to claim 12, wherein the plurality of terminal electrodes have a substantially rectangular outer shape when viewed from the chip main surface direction. セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであることを特徴とする請求項１２乃至１６のいずれか１項に記載の埋め込み用セラミックチップ。   17. The ceramic capacitor according to claim 12, wherein the ceramic capacitor has a structure in which the first internal electrode layers and the second internal electrode layers are alternately stacked via a ceramic dielectric layer. Ceramic chip for embedding. チップ縁から前記複数の端子電極までの距離が２００μｍ以下であることを特徴とする請求項１２乃至１７のいずれか１項に記載の埋め込み用セラミックチップ。   18. The embedded ceramic chip according to claim 12, wherein a distance from the chip edge to the plurality of terminal electrodes is 200 μm or less. 前記複数の端子電極間の距離が２００μｍ以下であることを特徴とする請求項１２乃至１８のいずれか１項に記載の埋め込み用セラミックチップ。   The embedded ceramic chip according to claim 12, wherein a distance between the plurality of terminal electrodes is 200 μm or less. 前記チップ主面におけるセラミックの露出部分の占有面積が、前記チップ主面の面積の１０％以上５５％以下であることを特徴とする請求項１２乃至１９のいずれか１項に記載の埋め込み用セラミックチップ。
20. The embedded ceramic according to claim 12, wherein an area occupied by an exposed portion of the ceramic on the chip main surface is 10% to 55% of the area of the chip main surface. Chip.
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