JP2007059759A

JP2007059759A - 半導体レーザ素子の製造方法

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Publication number: JP2007059759A
Application number: JP2005245489A
Authority: JP
Inventors: Ayaka Miyazaki; 彩加宮嵜
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2005-08-26
Filing date: 2005-08-26
Publication date: 2007-03-08

Abstract

【課題】自動搭載機で精度良く画像認識することが可能な平坦な面を有する電極を備えた半導体レーザ素子の製造方法を提供する。
【解決手段】Ｓｉ（シリコン）系材料からなるエッチングマスク１２を、所定の形状になるように形成する工程と、エッチングマスク１２で覆われていない領域における半導体層６，７をエッチング除去する工程と、エッチングマスク１２を、Ｆ（フッ素）系エッチングガスを用いたドライエッチングにより除去する工程と、フッ酸系エッチング液を用いたウェットエッチング工程と、酸素アッシングによるアッシング工程と、をこの順序で有する。
【選択図】図７

Description

本発明は、半導体レーザ素子の製造方法に関するものである。

半導体レーザ素子の一形態として、リッジストライプ構造を有する半導体レーザ素子があり、その製造方法の従来例として、特許文献１に記載されている方法がある。
この特許文献１に記載されている方法によれば、エッチングストップ層や第２クラッド層に結晶欠陥がない垂直メサ構造であるリッジストライプ構造の半導体レーザ素子が得られるとされている。
特開２００５−５６９６号公報

しかしながら、特許文献１に記載されている半導体レーザ素子の製造方法において、作製した半導体レーザ素子の電極(特に、ｐ型電極)の表面は、粗面となっている。これは、ｐ型電極の下地層であるｐ型コンタクト層を結晶成長させた際、その下地層であるブロック層の表面に付着した残渣によって、形成されたｐ型コンタクト層の表面が粗面になり、ｐ型電極の表面もまたこのｐ型コンタクト層表面の粗面形状をトレースして粗面となるものと考えられる。
そして、半導体レーザ素子の電極表面が粗面であると、この半導体レーザ素子を、自動搭載機を用いて基材等にマウントする際、半導体レーザ素子の電極を精度良く画像認識することが困難となる。従って、このような半導体レーザ素子を、自動搭載機を用いて基材等にマウントすることができないという問題がある。

そこで、本発明が解決しようとする課題は、自動搭載機で精度良く画像認識できる電極を備えた半導体レーザ素子の製造方法を提供することにある。

上記の課題を解決するために、本願発明は次の手段を有する。
１）半導体基板（１）上に、複数の半導体層（２，３，４，５，６，７，）を積層して積層基板（１０）を形成する積層工程と、前記積層基板（１０）の表面に、シリコン系材料からなるエッチングマスク（１２）を、所定の形状になるように形成するマスク形成工程と、前記エッチングマスク（１２）で覆われていない領域における前記複数の半導体層（２，３，４，５，６，７，）の内の所定の半導体層（６，７）をエッチング除去する除去工程と、前記エッチングマスク（１２）を、フッ素系エッチングガスを用いたドライエッチングにより除去するドライエッチング工程と、前記ドライエッチング工程で発生したシリコン系残渣を、フッ酸系エッチング液でエッチングするウェットエッチング工程と、前記ドライエッチング工程で発生したフッ素系残渣を、酸素アッシングするアッシング工程と、をこの順序で有することを特徴とする半導体レーザ素子（５０）の製造方法である。

本発明によれば、平坦な面を有する電極を備えた半導体レーザ素子を作製できるので、この半導体レーザ素子を自動搭載機を用いて基材等にマウントする際、半導体レーザ素子の電極を自動搭載機で精度良く画像認識できるため、半導体レーザ素子を基材等に精度良くマウントできるという効果を奏する。

本発明の実施の形態を、好ましい実施例により図１〜図７を用いて説明する。
以下に、本発明の半導体レーザ素子の製造方法の実施例を、第１工程〜第７工程として、図１〜図７を用いて順に説明する。
図１〜図７は、本発明の半導体レーザ素子の製造方法の実施例における第１工程〜第７工程をそれぞれ説明するための模式的断面図である。各図と各工程とはそれぞれ対応している。
ところで、後述する所定の工程を経たｎ型基板１は、半導体レーザ素子５０がマトリクス状に複数形成されており、このｎ型基板１を所定の間隔で劈開及び分断することによって、単体の半導体レーザ素子５０を得ることができるが、図１〜図７では、説明をわかりやすくするために、工程の始めから、単体の半導体レーザ素子５０の構造を示すこととした。

＜実施例＞
（第１工程）［図１参照］
まず、第１の結晶成長として、ＧａＡｓからなるｎ型基板１上に、その厚さが約１μｍでありＳｉ（シリコン）をドープしたＡｌＧａＩｎＰからなるｎ型クラッド層２と、アンドープのＡｌＧａＩｎＰからなるガイド層，アンドープのＧａＩｎＰからなる量子井戸層，及びアンドープのＡｌＧａＩｎＰからなるバリア層により構成された活性層３と、その厚さが約０．２μｍでありＺｎ(亜鉛)をドープしたＡｌＧａＩｎＰからなる第１のｐ型クラッド層４と、その厚さが約３０ｎｍでありＺｎをドープしたＡｌＧａＩｎＰからなるｐ型エッチングストップ層５と、その厚さが約１．１μｍでありＺｎをドープしたＡｌＧａＩｎＰからなる第２のｐ型クラッド層６と、その厚さが約０．１μｍでありＺｎをドープしたＧａＩｎＰからなるｐ型キャップ層７とを、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、順次積層する。
ここで、活性層３の厚さは、約１３０ｎｍである。
また、各層の厚さは、本実施例に限定されるものではない。
この積層後のｎ型基板１を、積層基板１０と呼ぶ。

（第２工程）［図２参照］
ｐ型キャップ層７の表面に、その厚さが約０．２μｍであるＳｉＯ_２層１１を、スパッタ法により形成する。
さらに、このＳｉＯ_２層１１を、フォトリソ法を用いて、フッ素系ガス、例えば、ＣＦ_４（テトラフルオロメタン）ガスを使用したドライエッチングにより、選択的に除去する。
この除去工程により、ＳｉＯ_２層１１は、所定の間隔を有する略平行なストライプ状のエッチングマスク１２となる。
本実施例では、エッチングマスク１２の幅ｗ１を約２μｍとした。
また、図２では、複数のエッチングマスク１２の内の１つを示している。

（第３工程）［図３参照］
Ｃｌ(塩素)系ガスを使用したドライエッチングにより、エッチングマスク１２で覆われていない領域におけるｐ型キャップ層７を除去し、さらに、この領域における第２のｐ型クラッド層６を、所定の厚さｔ１を残して除去する。
本実施例では、所定の厚さｔ１を約０．１μｍとした。

また、エッチングマスク１２の表面近傍部もこのドライエッチングによりダメージを受ける。このため、このドライエッチングにより、ＳｉＯ_２層１１であるエッチングマスク１２の表面近傍部が飛散物となってドライエッチング装置内に飛散し、この飛散物が、再び積層基板１０の表面にＳｉ系残渣として付着する。
そこで、このＳｉ系残渣を、フッ酸系エッチング液により除去する。
本実施例では、フッ酸系緩衝溶液(この溶液における各構成成分の体積比率は、フッ酸：フッ化アンモニウム＝１：１０である)を用いて、室温にて１０秒間行った。

（第４工程）［図４参照］
硫酸系エッチング液を用いて、上述した、所定の厚さｔ１（本実施例では、ｔ１＝約０．１μｍ。図３参照。）を有する残りの第２のｐ型クラッド層６を除去する。
ここで、硫酸系エッチング液によりｐ型エッチングストップ層５がエッチングされるエッチング速度は、第２のｐ型クラッド層６がエッチングされるエッチング速度よりも十分遅いので、ｐ型エッチングストップ層５が除去されることなく、このエッチングを完了することができる。
上述した工程により、第２のｐ型クラッド層６とｐ型キャップ層７とからなり、所定の間隔を有する略平行なストライプ状のリッジ１５を得る。
また、図４では、複数のリッジ１５の内の１つを示している。

（第５工程）［図５参照］
次に、第２の結晶成長として、リッジ１５の段差を埋めるように、露出しているｐ型エッチングストップ層５の表面上に、その厚さが０．３μｍでありＡｌＩｎＰからなる第１のｎ型ブロック層１７と、その厚さが０．１μｍでありＧａＡｓからなる第２のｎ型ブロック層１９とを、ＭＯＣＶＤ法により、順次積層する。
また、第１のｎ型ブロック層１７及び第２のｎ型ブロック層１９を積層する際、リッジ１５の側面にもこの第１のｎ型ブロック層１７及び第２のｎ型ブロック層１９が成長するため、リッジ１５の側面近傍における第１のｎ型ブロック層１７及び第２のｎ型ブロック層１９の厚さは、リッジ１５から離れた位置における第１のｎ型ブロック層１７及び第２のｎ型ブロック層１９の厚さよりも厚くなっている。

（第６工程）［図６参照］
ＳｉＯ_２層１１であるエッチングマスク１２を、フッ素系ガス、例えば、ＣＦ_４ガスを用いたドライエッチングにより、全て除去する。
次に、このドライエッチングにより発生したＳｉ系残渣を、フッ酸系エッチング液を用いたウェットエッチングにより除去する。
本実施例では、フッ酸系緩衝溶液(この溶液における各構成成分の体積比率は、フッ酸：フッ化アンモニウム＝１：１０である)を用いて、室温にて３０秒間行った。
次に、Ｏ_２(酸素)ガスを用いたアッシングを行う。
本実施例におけるＯ_２アッシング条件は、Ｏ_２ガス流量が３０ｓｃｃｍ、圧力が１４．５Ｐａ、印加電力が１２０Ｗ、処理時間が２分間である。
なお、ガス流量の単位であるｓｃｃｍは、standard cc/minを表し、 1 atm (大気圧 1,013hPa )、0 ℃ あるいは、25 ℃ など一定温度で規格化された単位： ccm（cc/min）である。
また、このＯ_２アッシングを行う理由については、後で詳述する。

その後、このＯ_２アッシングによりダメージを受けた部分であるリッジ１５及び第２のｎ型ブロック層１９の表面近傍部を、リン酸系エッチング液を用いたウェットエッチングにより除去する。

次に、第３の結晶成長として、リッジ１５及び第２のｎ型ブロック層１９の表面上に、その厚さが約３μｍでありＧａＡｓからなるｐ型コンタクト層２１を、ＭＯＣＶＤ法により形成する。

（第７工程）［図７参照］
このｐ型コンタクト層２１の表面に、例えば蒸着法により、Ａｕ(金)系材料からなるｐ型電極２３を形成し、積層方向とは逆方向側のｎ型基板１面に、Ａｕ系材料からなるｎ型電極２５を形成する。

上述の工程を経たｎ型基板１を、リッジ１５が延在する方向と直交する面に沿って、所定の間隔にて劈開し、その劈開面が共振器面Ａとなるバー（図示せず）を形成する。
このバーを、ストライプ状に形成したリッジ１５間の中心線を通り上述の工程を経たｎ型基板１の表面に対して直交する面で分断し、本実施例の半導体レーザ素子５０を得る。

この半導体レーザ素子５０は、ｐ型電極２３側からｎ型電極２５側に向かって順方向電流を注入し、この電流が発振しきい値以上になったとき、リッジ１５の下部に対応した活性層３部からレーザ発振させて、レーザ光を活性層３の共振器面Ａから出射させるものである。
また、本実施例の半導体レーザ素子５０のｐ型電極２３は、平坦な面を有しており、この電極を、素子をマウントするための自動搭載機で画像認識したところ、認識エラーを起こすことなく、良好に認識できることを確認した。
従って、本実施例により作製した半導体レーザ素子５０は、自動搭載機を用いて、基材等に精度良くマウントすることができる。

＜比較例＞
次に、実施例に対する比較例について、以下に説明する。
この比較例は、実施例における第６工程で実施した「Ｏ_２アッシング」を行わない点で相違し、それ以外の工程で実施例と同じである。

まず、本発明の実施例における第１工程から第５工程までの工程と同様の工程を行う。
次に、エッチングマスク１２を、フッ素系ガス、例えば、ＣＦ_４ガスを使用したドライエッチングにより、全て除去する。
そして、このドライエッチングにより発生したＳｉ系残渣を、実施例と同様にして、フッ酸系エッチング液により除去する。
実施例では、その後「Ｏ_２アッシング」及びリン酸系エッチングを行ったが、比較例では、この「Ｏ_２アッシング」及びリン酸系エッチングを行わない。
次に、第３の結晶成長として、リッジ１５及び第２のｎ型ブロック層１９の表面上に、その厚さが約３μｍでありＧａＡｓからなるｐ型コンタクト層２１を形成する。
以降の工程は、実施例における第７工程と同様である。
上述した工程により、比較例における半導体レーザ素子１５０を得る。

そして、この比較例において、作製した半導体レーザ素子１５０のｐ型電極２３の表面が粗面になっていることを確認した。上述したように、ｐ型電極２３の表面が粗面になっていると、この半導体レーザ素子を自動搭載機を用いて基材等にマウントする際、その電極を精度良く画像認識することが困難となる。従って、このような半導体レーザ素子を、自動搭載機を用いて基材等にマウントすることができないという問題がある。
これに対して、実施例ではこのような問題は発生していない。

そこで、比較例では電極表面が粗面になり、一方、実施例では電極表面が平坦な面になる理由について、説明する。

まず、ｐ型電極の表面が粗面になる要因を発明者らが鋭意検討した結果、発明者らは、ｐ型電極の下地層であるｐ型コンタクト層２１の表面が粗面になっており、この表面形状をトレースして、ｐ型電極の表面も粗面となっていたことを確認した。
そこで、ｐ型コンタクト層２１の表面が粗面となる原因を、発明者らがさらに鋭意検討した結果を、以下に説明する。

上述したようにエッチングマスク１２をＣＦ_４ガスを用いたドライエッチングにより全て除去し、このドライエッチングにより発生したＳｉ系残渣をフッ酸系エッチング液により除去した後の、リッジ１５及び第２のｎ型ブロック層１９の表面を、ＸＰＳ（X-ray Photoelectron Spectroscopy：Ｘ線光電子分光）分析し、ＳＥＭ（Scanning Electron Microscopy：走査型電子顕微鏡）にて観察した。
その結果、この表面には、有機結合の一つであるＣ−Ｆ結合（Ｃは炭素であり、Ｆはフッ素である）を有する残渣が存在していることが判明した。このＣ−Ｆ結合は、ドライエッチングに用いたＣＦ_４ガスに起因するものと考えられる。
そして、このＣ−Ｆ結合を有する残渣が核となり、この核に結晶成長が集中するため、リッジ１５及び第２のｎ型ブロック層１９の表面における結晶成長速度が面内でばらつき、その結果、形成されたｐ型コンタクト層２１の表面が粗面になったものと考えられる。

そこで、実施例では、ｐ型コンタクト層２１を形成する前に「Ｏ_２アッシング」を行うことによりこのＣ−Ｆ結合を除去できるので、上述したｐ型コンタクト層２１及びｐ型電極２３の表面は、粗面化されることなく、平坦な面となる。
即ち、「Ｏ_２アッシング」により、「Ｏ_２アッシング」ガスの成分であるＯ（酸素）と、Ｃ−Ｆ結合のＣ(炭素)とが反応してＣＯ_２(二酸化炭素)となり、Ｃ−Ｆ結合が分解する。
実際に、「Ｏ_２アッシング」後のリッジ１５及び第２のｎ型ブロック層１９の表面を、ＸＰＳ分析し、ＳＥＭにて観察した結果、この表面には、Ｃ−Ｆ結合を有する残渣が消滅していることを確認した。
よって、実施例のように、「Ｏ_２アッシング」を行うことにより、ｐ型電極２３の表面を平坦な面にすることができる。

本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。

ただし、発明者らが鋭意検討した結果、Ｃ−Ｆ結合を有する残渣を発生させないために、フッ素系ガスを用いたドライエッチングを行わないで、フッ酸系エッチング液を使用したウェットエッチングのみによりエッチングマスクを除去しようとすると、このウェットエッチングにより、リッジとｎ型ブロック層との界面近傍部がエッチングされる場合がある。この界面近傍部がエッチングされた半導体レーザ素子は、動作電流，スロープ効率，キンクレベルが悪化する方向にばらつく問題を有している。
よって、本実施例で示した方法によりエッチングマスクを除去することが望ましい。

また、発明者らが鋭意検討した結果、「Ｏ_２アッシング」を、フッ素系ガスを用いたドライエッチングとフッ酸系エッチング液を用いたウェットエッチングとの間に行っても、ｐ型コンタクト層及びｐ型電極の表面は平坦な面にはならないことを確認している。この原因は、Ｓｉ系残渣が「Ｏ_２アッシング」により酸化されて、フッ酸系エッチング液に対してエッチングされにくい物質になったためと考えられる。
従って、本実施例のように、フッ酸系エッチング液を用いたウェットエッチングの後に「Ｏ_２アッシング」を行う必要がある。

また、本発明は、実施例では半導体レーザ素子の製造方法として説明したが、これに限定されるものではなく、半導体基材の表面に少なくともＳｉ（シリコン）系材料からなる構造体が形成されており、この構造体を除去した後、さらに半導体基材の表面に半導体層を形成するような、半導体素子の製造方法に適用することが可能である。

また、実施例における第７工程では、ｐ型コンタクト層２１及びｎ型基板１の表面全面に、ｐ型電極２３及びｎ型電極２５を形成し、所定の工程を経たｎ型基板１を劈開及び分断することにより、半導体レーザ素子５０を得た。従って、本実施例の半導体レーザ素子５０は、ｐ型電極２３及びｎ型電極２５の外形サイズと素子５０の外形サイズとが同じである。
ここで、ｐ型電極２３及びｎ型電極２５の外形サイズは本実施例に限定されるものではない。
例えば、リフトオフ法やフォトリソ法を用いて、所定の外形サイズ、即ち素子の外形サイズよりも小さい外形サイズを有するｐ型電極及びｎ型電極を、各半導体レーザ素子に対応して、ｐ型コンタクト層２１及びｎ型基板１の表面に複数形成してもよい。
このようにして形成したｐ型電極及びｎ型電極は、一般的に、その外形寸法精度が良好なので、自動搭載機による画像認識精度をさらに向上させることができる。

本発明の半導体レーザ素子の製造方法の実施例における第１工程を説明するための模式的断面図である。本発明の半導体レーザ素子の製造方法の実施例における第２工程を説明するための模式的断面図である。本発明の半導体レーザ素子の製造方法の実施例における第３工程を説明するための模式的断面図である。本発明の半導体レーザ素子の製造方法の実施例における第４工程を説明するための模式的断面図である。本発明の半導体レーザ素子の製造方法の実施例における第５工程を説明するための模式的断面図である。本発明の半導体レーザ素子の製造方法の実施例における第６工程を説明するための模式的断面図である。本発明の半導体レーザ素子の製造方法の実施例における第７工程を説明するための模式的断面図である。

符号の説明

１ｎ型基板、２ｎ型クラッド層、３活性層、４第１のｐ型クラッド層、５ｐ型エッチングストップ層、６第２のｐ型クラッド層、７ｐ型キャップ層、１０積層基板、１１ＳｉＯ_２層、１２エッチングマスク、１５リッジ、１７，１９ｎ型ブロック層、２１ｐ型コンタクト層、２３ｐ型電極、２５ｎ型電極、５０半導体レーザ素子、ｔ１厚さ

Claims

半導体基板上に複数の半導体層を積層して積層基板を形成する積層工程と、
前記積層基板の表面に、シリコン系材料からなるエッチングマスクを、所定のパターンに形成するマスク形成工程と、
前記エッチングマスクで覆われていない領域における前記複数の半導体層の内の所定の半導体層をエッチング除去する除去工程と、
前記エッチングマスクを、フッ素系エッチングガスを用いたドライエッチングにより除去するドライエッチング工程と、
前記ドライエッチング工程で発生したシリコン系残渣を、フッ酸系エッチング液でエッチングするウェットエッチング工程と、
前記ドライエッチング工程で発生したフッ素系残渣を、酸素アッシングするアッシング工程と、
をこの順序で有することを特徴とする半導体レーザ素子の製造方法。