JP2007053770A - ジッタを減少させた半導体装置、分散スペクトルクロック発生器、及び信号出力方法 - Google Patents

ジッタを減少させた半導体装置、分散スペクトルクロック発生器、及び信号出力方法 Download PDF

Info

Publication number
JP2007053770A
JP2007053770A JP2006223417A JP2006223417A JP2007053770A JP 2007053770 A JP2007053770 A JP 2007053770A JP 2006223417 A JP2006223417 A JP 2006223417A JP 2006223417 A JP2006223417 A JP 2006223417A JP 2007053770 A JP2007053770 A JP 2007053770A
Authority
JP
Japan
Prior art keywords
frequency
signal
output
clock generator
spectrum clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006223417A
Other languages
English (en)
Inventor
Jong Shin Shin
鐘 信 辛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2007053770A publication Critical patent/JP2007053770A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

【課題】ジッタを減少させた半導体装置、分散スペクトルクロック発生器、及び信号出力方法を提供する。
【解決手段】出力信号を受信し、出力信号の周波数を異なる分周比で分周させた第１フィードバック信号ＦＤＢ１及び第２フィードバック信号ＦＤＢ２を生成する分周部４３０、及び第２フィードバック信号ＦＤＢ２に応答して基準信号と所定の位相差を有する出力信号を生成する位相オフセット部を備え、第２フィードバック信号ＦＤＢ２は、第１フィードバック信号ＦＤＢ１より高い周波数を有する半導体装置であり、直列に連結される複数個の分周器及び複数個の分周器の出力のうち少なくとも一つの出力に応答して、複数個の出力信号のうち一つを選択して出力する選択器４２０を備え、複数個の出力信号のそれぞれは、基準信号に比べて互いに異なる位相差を有する分散スペクトルクロック発生器４００である。
【選択図】図４

Description

本発明は、周波数合成器に係り、特に、ジッタを減少させた分散スペクトルクロック発生器に関する。
最近、システムは、ますます高速化しており、システムの高速化のためにデータ処理速度が速くなっている。一般的に、データ処理速度を速くするためには、高周波クロック信号が必要である。ところが、高周波クロック信号には、高調波成分が含まれ、このような高調波成分によって人体に有害な電磁波が発生する。
このような電磁波を減少させるために、従来、遮蔽またはキャパシタを利用してシステムの電磁波を減少させてきた。しかし、遮蔽またはキャパシタを利用してシステムの電磁波を減少させるのには限界がある。
最近では、このような高調波のエネルギレベルを低下させて電磁波を減衰する技術が開発されている。一方、システムで電磁波が最も多量に発生する部分は、高周波クロック信号を発生させるクロック発生部である。
一般的に、クロック信号を発生させるために位相同期ループが利用され、位相同期ループは、クロック信号に含まれた高調波のエネルギレベルを低下させるために、分散スペクトルとして知られている変調されたクロック信号を発生させる。
位相同期ループで変調されたクロック信号を発生させる方法は、位相変調方式と周波数変調方式とに区分される。位相変調方式としてシグマデルタ変調方式が利用される。これは、位相同期ループで基準入力周波数とフィードバック周波数との位相差をシグマデルタ変調ブロックで変調して、チャージポンプブロックによる電流の微細調節を通じて電磁波エネルギレベルを低下させる技術である。
そして、周波数変調方式は、位相同期ループの電圧制御発振器から発生する周波数をフィードバックさせながら、多段カウンタやＲＯＭを利用して位相同期ループの位相ロッキング範囲を活用することによって、電磁波エネルギを減らす技術である。
図１は、一般的な分散スペクトルクロック発生器を示すブロック図である。
図１を参照すれば、分散スペクトルクロック発生器１００は、位相同期ループを形成する位相検出器(ＰＦＤ)１１０、電荷ポンプ(ＣＰ)１２０、低域通過フィルタ(ＬＤＰ)１３０、電圧発振器(ＶＣＯ)１４０、電圧発振器１４０の出力信号の周波数を分周する分周器１５０、及び分周器１５０の動作を制御するシグマデルタ変調器(ＳＤＭ)１６０を備える。
シグマデルタ変調器１６０は、分周器１５０から出力されたフィードバック信号を受信し、制御信号Ｃに応答して分周器１５０の分周比を制御する。例えば、シグマデルタ変調器１６０は、クロック信号がハイレベルである場合に分周器１５０の分周比がＮになるようにし、クロック信号がローレベルである場合に分周器１５０の分周比がＮ−１になるように分周器１５０を制御できる。
図１の分散スペクトルクロック発生器１００は、シグマデルタ変調器１６０を利用することによって、電圧発振器１４０の出力信号の周波数を分周する分周比が非整数になるように制御し、一度に電圧発振器１４０の出力信号の周期に該当する位相差を有するフィードバック信号を位相検出器１１０に印加しうる。しかし、図１の分散スペクトルクロック発生器１００は、出力信号の分周比を変更することによって、一度に電圧発振器１４０の出力信号の周期に該当する大きい位相差を位相検出器１１０に印加するので、分散スペクトルクロックＦＯＵＴのジッタが大きくなる問題がある。
図２は、他の一般的な分散スペクトルクロック発生器を示すブロック図である。
図２を参照すれば、分散スペクトルクロック発生器２００は、位相同期ループを構成する位相検出器２１０、電荷ポンプ２２０、低域通過フィルタ２３０、電圧発振器２４０、電圧発振器２４０から出力されて一定の位相差を有する複数個の出力信号を選択する選択部(ＰＣ)２５０、選択部２５０の出力信号ＰＳＯＵＴの周波数を分周する分周器２６０、及び選択部２５０の動作を制御するシグマデルタ変調器２７０を備える。
図２において、電圧発振器２４０は、一定の位相差を有する複数個の出力信号を発生させる多相電圧発振器である。複数個の出力信号のうち一つが分散スペクトルクロック信号ＦＯＵＴとして出力される。
図３は、図２の分散スペクトルクロック発生器の電圧発振器の出力信号を示す図である。
図２の分散スペクトルクロック発生器２００のシグマデルタ変調器２７０は、分周器２６０の出力を受信し、制御信号Ｃに応答して、選択部２５０が電圧発振器２４０の複数個の出力信号を順次に出力するようにするか、または同じ出力信号を数回出力するように制御する。
図３において、選択部２５０が出力信号Ｐ０〜Ｐ３を順次に選択して出力すれば、選択部２５０の出力信号ＰＳＯＵＴは、以前に選択された出力信号より一定の位相差ＰＥだけ遅延される。
図２の分散スペクトルクロック発生器２００は、図１の分散スペクトルクロック発生器１００とは異なって、分周器２６０の分周比を変える代わりに、小さな位相差を有するフィードバック信号を位相検出器２１０に印加するので、分散スペクトルクロックＦＯＵＴのジッタを減少させることができる。電圧発振器２４０から出力される出力信号の数が増加するほど、さらに小さな位相差を有するフィードバック信号を位相検出器に印加できる。
しかし、コスト節減のためには、低い周波数を有する基準信号ＦＩＮを利用し、かつ分周器２６０の分周比を高めなければならない。この場合、分散スペクトルクロックＦＯＵＴを発生させるために、電圧発振器２４０が発生する出力信号の数も多くならなければならない。しかし、電圧発振器２４０が発生させうる出力信号の数は、制限されることが普通である。
もし、基準信号ＦＩＮの周波数がＦｒであり、電圧発振器２４０が発生する一定の位相差を有する出力信号の数がＮとすれば、最大に得られる分散スペクトルクロックＦＯＵＴの周波数オフセットは、シグマデルタ変調器２７０が基準信号ＦＩＮの毎クロックごとに複数個の出力信号を順次に選択する場合であるので、ＦＲ／Ｎとなる。
ここで、周波数オフセットは、分散スペクトルクロックＦＯＵＴの周波数が変動される範囲を表わす。すなわち、例えば、分散スペクトルクロックＦＯＵＴの周波数が１５００ＭＨｚであり、周波数オフセットが５％であれば、分散スペクトルクロックＦＯＵＴの周波数は、１５００ＭＨｚ〜１４２５ＭＨｚの間で変動される。
例えば、０．５％の周波数オフセット比を得る場合、基準信号ＦＩＮの周波数が２５ＭＨｚであり、分散スペクトルクロックＦＯＵＴの周波数が１５００ＭＨｚであれば、周波数オフセットは２５／Ｎあり、周波数オフセット比は、２５／Ｎ／１５００＝０．００５でＮ＝３．３３である。
ここで、Ｎは自然数でなければならないため、Ｎ＝３となる。すなわち、電圧発振器２４０から出力される異なる位相を有する出力信号の数が３以上になれば、最大に得られる周波数オフセット比の０．５％を得られない。
もし、分散スペクトルクロックＦＯＵＴのジッタを減らすために、３つ以上の出力信号を発生させるとすれば、選択部２５０は、順次に出力信号を選択せずにいくつかの出力信号を飛ばして選択して分周器２６０に印加しなければならない。
すなわち、図３において、出力信号Ｐ０〜Ｐ３を順次に選択せずに、出力信号Ｐ０を選択した後に出力信号Ｐ２を選択するか、または出力信号Ｐ１の選択後に出力信号Ｐ３を選択しなければならない。
しかし、図２の分散スペクトルクロック発生器２００は、選択部２５０が一定量の規則的な位相差を有するフィードバック信号を位相検出器２１０に印加するのでなく、周波数の変化量によって可変的に出力信号を選択して、フィードバック信号として位相検出器２１０に印加しなければならないので、回路ロジックが複雑になり、かつ動作も複雑になるという問題がある。
本発明が達成しようとする技術的課題は、ジッタを減少させた半導体装置、分散スペクトルクロック発生器、及び信号出力方法を提供するところにある。
前記技術的課題を達成するための本発明の実施形態による半導体装置は、分周部及び位相オフセット部を備える。分周部は、出力信号を受信し、前記出力信号の周波数を異なる分周比で分周させた第１及び第２フィードバック信号を生成する。位相オフセット部は、前記第２フィードバック信号に応答して、基準信号と所定の位相差を有する前記出力信号を生成する。前記第２フィードバック信号は、前記第１フィードバック信号より高い周波数を有する。
前記技術的課題を達成するための本発明の他の実施形態による分散スペクトル発生器は、複数個の分周器及び選択器を備える。複数個の分周器は、直列に連結される。選択器は、前記複数個の分周器の出力のうち少なくとも一つの出力に応答して、複数個の出力信号のうち一つを選択して出力する。前記複数個の出力信号のそれぞれは、基準信号に比べて互いに異なる位相差を有する。
前記技術的課題を達成するための本発明のさらに他の実施形態による信号出力方法は、第１周波数を有する基準信号を受信する段階、前記第１周波数より高い第２周波数を有するフィードバック信号を発生させる段階、及び前記フィードバック信号に応答して、順次に選択される出力信号のうち少なくとも一つを出力する段階を含む。
本発明による分散スペクトルクロック発生器は、多相電圧発振器の出力信号の数を増加させて、少ないジッタを有する分散スペクトルクロックを発生させることができ、変調比に対する制限がないという長所がある。また、別途の複雑な制御ロジックなしに簡単にシグマデルタ変調器の動作速度を高めうるという長所がある。
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を示す。
図４は、本発明の実施形態による分散スペクトルクロック発生器を示すブロック図である。
図４を参照すれば、本発明の実施形態による分散スペクトルクロック発生器４００は、位相同期ループ４１０、選択部４２０、分周部４３０、及び制御部４４０を備える。
位相同期ループ４１０は、基準信号ＦＩＮから一定の位相差を有する複数個の出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎを発生させる。さらに説明すれば、位相同期ループ４１０は、基準信号ＦＩＮと第１フィードバック信号ＦＤＢ１との位相差を検出する位相検出器４１１、位相検出器４１１の出力に応答して、電荷を供給またはシンキングする電荷ポンプ４１３、電荷ポンプ４１３の出力を低域フィルタリングして、直流制御電圧を発生させる低域通過フィルタ４１５、及び直流制御電圧に応答して、複数個の出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎを発生させる多相電圧制御発振器４１７を備える。
選択部４２０は、カウント信号ＣＳに応答して、複数個の出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎのうち一つを出力する。選択部４２０は、マルチプレクサでありうる。分周部４３０は、選択部４２０から出力される出力信号の周波数を分周させた第１フィードバック信号ＦＤＢ１を位相同期ループ４１０に出力する。
制御部４４０は、基準信号ＦＩＮの周波数のＲ(整数)倍の周波数を有する第２フィードバック信号ＦＤＢ２を受信し、制御信号Ｃに応答してカウント信号ＣＳを発生させる。
図４の分散スペクトルクロック発生器４００は、選択部４２０が出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎのうち一つの信号を選択する周期を基準信号ＦＩＮの周期より短くすることによって、出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎを順次に選択して選択部４２０の構成を簡単にし、ジッタを減らす。
すなわち、制御部４４０が基準信号ＦＩＮの一周期ごとに一度ずつ動作せず、基準信号ＦＩＮの周波数のＲ(Ｒは整数)倍の周波数で動作すれば、同じ出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎの数Ｎに対して得られる最大周波数オフセットは、Ｆｒ＊Ｒ／Ｎとなる。
したがって、さらに小さな位相差を有する出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎを位相同期ループ４１０の位相検出器４１１に印加することができるので、ジッタを減らすことができる。
制御部４４０は、シグマデルタ変調器４４５及びカウンタ４５０を備える。シグマデルタ変調器４４５は、第２フィードバック信号ＦＤＢ２に同期して動作し、制御信号Ｃに応答してスケール制御信号ＳＣＡＳを発生させる。カウンタ４５０は、スケール制御信号ＳＣＡＳに応答してカウント信号ＣＳを発生させる。
分周部４３０は、選択部４２０の出力信号の周波数を分周させるために直列に連結される少なくとも２つ以上の分周器を備える。各分周器の分周比の積がＫであり、第２フィードバック信号ＦＤＢ２は、分周器の出力のうち一つである。
すなわち、基準信号ＦＩＮの周波数より高い周波数で制御部４４０のシグマデルタ変調器４４５を動作させるために、分周部４３０は、直列に連結される少なくとも２つ以上の分周器を備える。そして、複数個の分周器の出力のうち一つをシグマデルタ変調器４４５に入力される第２フィードバック信号ＦＤＢ２として選択する。
図４には、分周部４３０が２個の分周器４２１、４３３を有する場合が例として説明される。第１分周器４３３は、選択部４２０から出力される出力信号を分周させ、分周比がＭ(整数)である。第２分周器４３１は、第１分周器４３３の出力信号を分周させ、分周比がＲ(整数)である。分周部４３０全体の分周比であるＫは、ＲとＭとの積である。
シグマデルタ変調器４４５を動作させる第２フィードバック信号ＦＤＢ２は、第１分周器４３３の出力である。第２フィードバック信号ＦＤＢ２は、位相検出器４１１に印加される第１フィードバック信号ＦＤＢ１のＲ倍の周波数を有する。第１フィードバック信号ＦＤＢ１は、基準信号ＦＩＮと同じ位相を有するように制御されるので、結局、第２フィードバック信号ＦＤＢ２は、基準信号ＦＩＮの周波数のＲ倍の周波数を有する。
例えば、基準信号ＦＩＮが２５ＭＨｚの周波数を有し、Ｒが４と仮定する。これにより、第２フィードバック信号ＦＤＢ２の周波数は、１００ＭＨｚとなる。シグマデルタ変調器４４５は、第２フィードバック信号ＦＤＢ２に同期して動作し、制御信号Ｃに応答してスケール制御信号ＳＣＡＳを発生させる。ここで、制御信号Ｃは、シグマデルタ変調器４４５を外部で制御する信号であって、多相電圧制御発振器４１７から出力される分散スペクトルクロックＦＯＵＴは、制御信号Ｃの波形に従う。
シグマデルタ変調器４４５は、第２フィードバック信号ＦＤＢ２の一周期、すなわち１００ＭＨｚごとにスケール制御信号ＳＣＡＳを発生させる。スケール制御信号ＳＣＡＳは、１または０の論理レベルを有するクロック信号でありうる。
カウンタ４５０は、スケール制御信号ＳＣＡＳが第１レベル(例えば、１の論理レベル)であれば、現在のカウント信号ＣＳの値を維持し、第２レベル(例えば、０の論理レベル)であれば、カウント信号ＣＳの値を一つずつ減少させるダウンカウンタである。選択部４２０は、カウント信号ＣＳの値が一つずつ減少すれば、複数個の出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎを順次に選択して出力する。
図２の従来のシグマデルタ変調器２７０は、基準信号ＦＩＮの一周期ごとに選択部２５０を制御する信号を発生させたが、図４のシグマデルタ変調器４４５は、基準信号ＦＩＮの周波数をＲ倍した周波数信号の一周期ごとにスケール制御信号ＳＣＡＳを発生させる。
前記の例において、１００ＭＨｚごとにスケール制御信号ＳＣＡＳが発生し、カウンタ４５０は、スケール制御信号ＳＣＡＳの論理値によってカウント信号ＣＳを出力する。したがって、選択部４２０は、１００ＭＨｚごとに出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎを一つずつ順次に選択して出力する。
すなわち、図２の分散スペクトルクロック発生器２００では、基準信号ＦＩＮの周波数である２５ＭＨｚごとに選択部２５０が出力信号ＰＳＯＵＴを出力するが、図４の分散スペクトルクロック発生器４００では、基準信号ＦＩＮの周波数である２５ＭＨｚの一周期の間に、選択部４２０は、出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎのうち４個の信号を１００ＭＨｚごとに順次に出力する。
したがって、図４の分散スペクトルクロック発生器４００は、図２の分散スペクトルクロック発生器２００より多くの出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎを利用でき、また出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎ間の位相差が、図２の分散スペクトルクロック発生器２００の電圧発振器２４０の出力信号の位相差より小さいので、分散スペクトルクロックＦＯＵＴのジッタを減らすことができる。
また、分周部４３０を直列に連結される複数個の分周器で構成し、分周器の出力のうち一つに応答してシグマデルタ変調器４４５を動作させるので、回路構成が簡単になる。
分散スペクトルクロック発生器４００において、位相同期ループ４１０と選択部４２０との間に配置され、複数個の前記出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎに応答して、一定の位相差を有するさらに多くの出力信号を発生させる位相インタポレータ(図示せず)または位相ブレンダ (図示せず)をさらに備えうる。
位相インタポレータや位相ブレンダは、多相電圧制御発振器４１７から発生する出力信号ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎの数をさらに増加させるためのものである。
図５Ａは、図４の分散スペクトルクロックを示す図である。
図５Ｂは、図４の分散スペクトルクロックのエネルギスペクトルを示す図である。
図５Ａは、図４の分散スペクトルクロックＦＯＵＴの経時的な周波数変化量を示す。分散スペクトルクロックＦＯＵＴが少ないリップルを有し、三角波を形成していることが分かる。
図５Ｂの分散スペクトルクロックのエネルギスペクトルを参照すれば、分散スペクトルしていない場合(Ａ地点)に比べて、約２２ｄＢのピークスペクトル減少(Ｂ地点)があるということが分かる。
本発明の他の実施形態による分散スペクトルクロック発生器は、シフティング部、分周部、位相同期ループ、及びカウンタを備える。
シフティング部は、カウント信号に応答して、周波数Ｐによって出力信号を一定の位相ずつシフトさせて出力する。分周部は、シフティング部の出力周波数をＫ(整数)倍分周させてフィードバック信号を発生させる。
位相同期ループは、フィードバック信号と基準信号との位相を比較して、出力信号を発生させる。カウンタは、周波数Ｐを有する信号に同期してカウント信号を発生させる。周波数Ｐは、基準信号の周波数のＲ(整数)倍である。
分散スペクトルクロック発生器は、基準信号の周波数のＲ(整数)倍の周波数を有する信号に同期し、制御信号に応答して周波数Ｐを有する信号を発生させるシグマデルタ変調器をさらに備える。
本発明の他の実施形態による分散スペクトルクロック発生器は、基準信号の周波数のＲ(整数)倍の周波数を有する信号に同期して、周波数Ｐを有する信号を発生させるシグマデルタ変調器によってシフティング部を制御し、シフティング部は、周波数Ｐによって出力信号を一定の位相ずつシフトさせて出力する。
シフティング部は、図４に開示された分散スペクトルクロック発生器４００の選択部４２０と同じ機能を行い、分周部、位相同期ループ、カウンタ、及びシグマデルタ変調器は、それぞれ図４に開示された分周部４３０、位相同期ループ４１０、カウンタ４５０、及びシグマデルタ変調器４４５と同じ機能を行う。したがって、動作の詳細な説明は省略する。
前記技術的課題を達成するための本発明の他の実施形態による周波数合成器は、クロック発生部、選択部、分周部、及びカウンタを備える。クロック発生部は、基準信号を受信して一定の位相差を有する複数個の出力信号を発生させる。
選択部は、カウント信号に応答して、周波数Ｐによって複数個の出力信号を順次に選択して出力する。分周部は、選択部から出力される出力信号の周波数をＫ(整数)倍分周させてフィードバック信号を発生させる。カウンタは、周波数Ｐを有する信号に同期してカウント信号を発生させる。周波数Ｐは、基準信号の周波数のＲ(整数)倍である。
周波数合成器は、基準信号の周波数のＲ(整数)倍の周波数を有する信号に同期し、制御信号に応答してカウンタが周波数Ｐによってカウント信号を発生させるように制御するシグマデルタ変調器をさらに備える。
クロック発生部は、図４に開示された位相同期ループ４１０と同じ機能を行う。そして、選択部、分周部、カウンタ、及びシグマデルタ変調器は、それぞれ図４に開示された選択部４２０、分周部４３０、カウンタ４５０、及びシグマデルタ変調器４４５と同じ機能を行う。したがって、動作の詳細な説明を省略する。
本発明の他の実施形態による周波数合成器は、位相同期ループ、選択部、分周部、シグマデルタ変調器、及びカウンタを備える。
位相同期ループは、基準信号から一定の位相差を有する複数個の出力信号を発生させる。選択部は、カウント信号に応答して、複数個の出力信号を順次に出力する。分周部は、選択部から出力される出力信号の周波数をＫ倍分周させたフィードバック信号を位相同期ループに出力する。
シグマデルタ変調器は、基準信号の周波数より高い周波数信号に同期して動作し、制御信号に応答してクロック信号を発生させる。カウンタは、クロック信号に応答してカウント信号を発生させる。
位相同期ループ、選択部、分周部、カウンタ、及びシグマデルタ変調器は、それぞれ図４に開示された位相同期ループ４１０、選択部４２０、分周部４３０、カウンタ４５０、及びシグマデルタ変調器４４５と同じ機能を行う。したがって、動作の詳細な説明を省略する。
以上のように、図面と明細書とで最良の実施形態が開示された。ここで、特定の用語が使用されたが、これは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決定されなければならない。
本発明は、半導体装置関連の技術分野に好適に用いられる。
一般的な分散スペクトルクロック発生器を示すブロック図である。 他の一般的な分散スペクトルクロック発生器を示すブロック図である。 図２の分散スペクトルクロック発生器の電圧発振器の出力信号を示す図である。 本発明の実施形態による分散スペクトルクロック発生器を示すブロック図である。 図４の分散スペクトルクロックを示す図である。 図４の分散スペクトルクロックのエネルギスペクトルを示す図である。
符号の説明
４００ 分散スペクトルクロック発生器
４１０ 位相同期ループ
４１１ 位相検出器
４１３ 電荷ポンプ
４１５ 低域通過フィルタ
４１７ 多相電圧制御発振器
４２０ 選択部
４３０ 分周部
４３１ 第２分周器
４３３ 第１分周器
４４０ 制御部
４４５ シグマデルタ変調器
４５０ カウンタ
Ｃ 制御信号
ＣＳ カウント信号
ＦＤＢ１ 第１フィードバック信号
ＦＤＢ２ 第２フィードバック信号
ＦＩＮ 基準信号
ＦＯＵＴ 分散スペクトルクロック
ＦＯＵＴ１、ＦＯＵＴ２〜ＦＯＵＴｎ 出力信号
ＳＣＡＳ スケール制御信号

Claims (32)

  1. 出力信号を受信し、前記出力信号の周波数を異なる分周比で分周させた第１及び第２フィードバック信号を生成する分周部と、
    前記第２フィードバック信号に応答して、基準信号と所定の位相差を有する前記出力信号を生成する位相オフセット部とを備え、
    前記第２フィードバック信号は、前記第１フィードバック信号より高い周波数を有することを特徴とする半導体装置。
  2. 分散スペクトルクロック発生器において、
    前記請求項１に記載の半導体装置を備え、
    前記半導体装置の位相オフセット部は、
    前記基準信号から一定の位相差を有する複数個の出力信号を発生させる位相同期ループと、
    カウント信号に応答して、前記複数個の出力信号のうち一つを出力する選択部とを備えることを特徴とする分散スペクトルクロック発生器。
  3. 前記基準信号の周波数より高い周波数を有する前記第２フィードバック信号に応答して、前記カウント信号を発生させる制御部をさらに備えることを特徴とする請求項２に記載の分散スペクトルクロック発生器。
  4. 前記第２フィードバック信号は、
    前記基準信号の周波数のＲ(整数)倍の周波数を有することを特徴とする請求項３に記載の分散スペクトルクロック発生器。
  5. 前記制御部は、
    前記第２フィードバック信号に同期して動作し、前記制御信号に応答してスケール制御信号を発生させるシグマデルタ変調器と、
    前記スケール制御信号に応答して、前記カウント信号を発生させるカウンタとを備えることを特徴とする請求項３に記載の分散スペクトルクロック発生器。
  6. 前記カウンタは、
    前記スケール制御信号が第１レベルであれば、現在のカウント信号値を維持し、第２レベルであれば、前記カウント信号値を一つずつ減少させるダウンカウンタであることを特徴とする請求項５に記載の分散スペクトルクロック発生器。
  7. 前記選択部は、
    前記カウント信号値が一つずつ減少すれば、前記複数個の出力信号を順次に選択して出力することを特徴とする請求項６に記載の分散スペクトルクロック発生器。
  8. 前記第１フィードバック信号は、
    前記出力信号の周波数をＫ(整数)倍分周させた信号であり、Ｋは前記Ｒより大きいことを特徴とする請求項４に記載の分散スペクトルクロック発生器。
  9. 前記分周部は、
    直列に連結される少なくとも２つ以上の分周器を備え、前記各分周器の分周比の積が前記Ｋであり、
    前記第２フィードバック信号は、前記分周器の出力のうち一つであることを特徴とする請求項８に記載の分散スペクトルクロック発生器。
  10. 前記分周部は、
    前記出力信号の周波数を分周させ、分周比がＭ(整数)である第１分周器と、
    前記第１分周器の出力信号の周波数を分周させ、分周比が前記Ｒ(整数)である第２分周器とを備え、
    前記Ｋは、前記Ｒと前記Ｍとの積である関係を有し、
    前記第２フィードバック信号は、前記第１分周器の出力であることを特徴とする請求項９に記載の分散スペクトルクロック発生器。
  11. 前記位相同期ループと前記選択部との間に配置され、複数個の前記出力信号に応答して、一定の位相差を有するさらに多くの前記出力信号を発生させる位相インタポレータまたは位相ブレンダをさらに備えることを特徴とする請求項２に記載の分散スペクトルクロック発生器。
  12. 前記位相同期ループは、
    前記基準信号と前記第１フィードバック信号との位相差を検出する位相検出器と、
    前記位相検出器の出力に応答して、電荷を供給またはシンキングする電荷ポンプと、
    前記電荷ポンプの出力を低域フィルタリングして直流制御電圧を発生させる低域通過フィルタと、
    前記直流制御電圧に応答して、前記複数個の出力信号を発生させる多相電圧制御発振器と、を備えることを特徴とする請求項２に記載の分散スペクトルクロック発生器。
  13. 分散スペクトルクロック発生器において、
    前記請求項１に記載の半導体装置と、
    周波数Ｐを有する信号に同期してカウント信号を発生させるカウンタとを備え、
    前記半導体装置の位相オフセット部は、
    前記第１フィードバック信号と前記基準信号との位相を比較して、前記比較結果によって前記出力信号を発生させる位相同期ループと、
    前記カウント信号に応答して、周波数Ｐによって出力信号を一定の位相ずつシフトさせて出力するシフティング部とを備え、
    前記半導体装置の分周部は、前記シフティング部の出力周波数をＫ(整数)倍分周させて、前記第１フィードバック信号を発生させ、
    前記周波数Ｐは、前記基準信号の周波数のＲ(整数)倍であることを特徴とする分散スペクトルクロック発生器。
  14. 前記基準信号の周波数のＲ(整数)倍の周波数を有する信号に同期し、制御信号に応答して前記周波数Ｐを有する信号を発生させるシグマデルタ変調器をさらに備えることを特徴とする請求項１３に記載の分散スペクトルクロック発生器。
  15. 前記基準信号の周波数のＲ(整数)倍の周波数を有する信号は、
    前記シフティング部の出力から作られることを特徴とする請求項１４に記載の分散スペクトルクロック発生器。
  16. 前記分周部は、
    前記シフティング部の出力周波数を分周させるために直列に連結される少なくとも２つ以上の分周器を備え、前記各分周器の分周比の積が前記Ｋであり、
    前記基準信号の周波数のＲ(整数)倍の周波数を有する信号は、前記分周器の出力のうち一つであることを特徴とする請求項１３に記載の分散スペクトルクロック発生器。
  17. 前記シフティング部は、
    マルチプレクサであることを特徴とする請求項１３に記載の分散スペクトルクロック発生器。
  18. 周波数合成器において、
    前記請求項１に記載の半導体装置と、
    周波数Ｐを有する信号に同期してカウント信号を発生させるカウンタとを備え、
    前記半導体装置の位相オフセット部は、
    前記基準信号を受信して一定の位相差を有する複数個の出力信号を発生させるクロック発生部と、
    カウント信号に応答して、周波数Ｐによって前記複数個の出力信号を順次に選択して出力する選択部とを備え、
    前記半導体装置の分周部は、
    前記選択部から出力される出力信号の周波数をＫ(整数)倍分周させて第１フィードバック信号を発生させ、前記周波数Ｐは、前記基準信号の周波数のＲ(整数)倍であることを特徴とする周波数合成器。
  19. 前記基準信号の周波数のＲ(整数)倍の周波数を有する信号に同期し、制御信号に応答して、前記カウンタがＰ周期ごとに前記カウント信号を発生させるように制御するシグマデルタ変調器をさらに備えることを特徴とする請求項１８に記載の周波数合成器。
  20. 前記基準信号の周波数のＲ(整数)倍の周波数を有する信号は、
    前記選択部から出力される出力信号のうち一つから作られることを特徴とする請求項１９に記載の周波数合成器。
  21. 前記分周部は、
    前記選択部から出力される出力信号の周波数を分周させるために直列に連結される少なくとも２つ以上の分周器を備え、前記各分周器の分周比の積が前記Ｋであり、
    前記基準信号の周波数のＲ(整数)倍の周波数を有する信号は、前記分周器の出力のうち一つであることを特徴とする請求項１９に記載の周波数合成器。
  22. 前記クロック発生部は、
    位相同期ループであることを特徴とする請求項１８に記載の周波数合成器。
  23. 周波数合成器において、
    前記請求項１に記載の半導体装置と、
    前記基準信号の周波数より高い周波数を有する信号に応答してクロック信号を発生させるシグマデルタ変調器と、
    クロック信号に応答してカウント信号を発生させるカウンタと、を備え、
    前記半導体装置の位相オフセット部は、
    前記基準信号から一定の位相差を有する複数個の出力信号を発生させる位相同期ループと、
    カウント信号に応答して、周波数Ｐによって前記複数個の出力信号を順次に出力する選択部とを備え、
    前記分周部は、前記選択部から出力される出力信号の周波数をＫ倍分周させた第１フィードバック信号を前記位相同期ループに出力することを特徴とする周波数合成器。
  24. 前記カウンタは、
    前記クロック信号が第１レベルであれば、現在のカウント信号値を維持し、第２レベルであれば、前記カウント信号値を一つずつ減少させるダウンカウンタであることを特徴とする請求項２３に記載の周波数合成器。
  25. 前記シグマデルタ変調器が同期する周波数信号は、
    前記選択部から出力される出力信号から作られることを特徴とする請求項２３に記載の周波数合成器。
  26. 前記分周部は、
    前記出力信号の周波数を分周させるために直列に連結される少なくとも２つ以上の分周器を備え、前記各分周器の分周比の積が前記Ｋであり、
    前記シグマデルタ変調器が同期する周波数信号は、前記分周器の出力のうち一つであることを特徴とする請求項２３に記載の周波数合成器。
  27. 前記分周部は、
    前記出力信号の周波数を分周させ、分周比がＭ(整数)である第１分周器と、
    前記第１分周器の出力信号の周波数を分周させ、分周比がＲ(整数)である第２分周器とを備え、
    前記Ｋは、前記Ｒと前記Ｍとの積である関係を有し、
    前記シグマデルタ変調器が同期する周波数信号は、前記第１分周器の出力であることを特徴とする請求項２６に記載の周波数合成器。
  28. 直列に連結される複数個の分周器と、
    前記複数個の分周器の出力のうち少なくとも一つの出力に応答して、複数個の出力信号のうち一つを選択して出力する選択器とを備え、
    前記複数個の出力信号のそれぞれは、基準信号に比べて互いに異なる位相差を有することを特徴とする分散スペクトルクロック発生器。
  29. 前記複数個の分周器の出力のうち少なくとも一つの出力に応答して、スケール制御信号を生成するシグマデルタ変調器をさらに備え、
    前記選択器は、前記スケール制御信号に応答して動作することを特徴とする請求項２８に記載の分散スペクトルクロック発生器。
  30. 前記スケール制御信号に応答して、カウント信号を生成するカウンタをさらに備え、
    前記選択器は、前記カウント信号に応答して動作することを特徴とする請求項２９に記載の分散スペクトルクロック発生器。
  31. 前記複数個の出力信号を発生させる多相電圧−制御発振器をさらに備えることを特徴とする請求項２８に記載の分散スペクトルクロック発生器。
  32. 第１周波数を有する基準信号を受信する段階と、
    前記第１周波数より高い第２周波数を有するフィードバック信号を発生させる段階と、
    前記フィードバック信号に応答して、順次に選択される出力信号のうち少なくとも一つを出力する段階と、を含むことを特徴とする信号出力方法。
JP2006223417A 2005-08-18 2006-08-18 ジッタを減少させた半導体装置、分散スペクトルクロック発生器、及び信号出力方法 Pending JP2007053770A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050075674A KR100712527B1 (ko) 2005-08-18 2005-08-18 지터를 감소시킨 분산 스펙트럼 클럭 발생기

Publications (1)

Publication Number Publication Date
JP2007053770A true JP2007053770A (ja) 2007-03-01

Family

ID=37767308

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006223417A Pending JP2007053770A (ja) 2005-08-18 2006-08-18 ジッタを減少させた半導体装置、分散スペクトルクロック発生器、及び信号出力方法

Country Status (5)

Country Link
US (1) US7881419B2 (ja)
JP (1) JP2007053770A (ja)
KR (1) KR100712527B1 (ja)
CN (1) CN1945974B (ja)
TW (1) TW200709573A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206344A (ja) * 2009-03-02 2010-09-16 Texas Instr Japan Ltd ディザ処理型クロック発生器
JP2012195826A (ja) * 2011-03-17 2012-10-11 Ricoh Co Ltd スペクトラム拡散クロック発生回路
JP2012195824A (ja) * 2011-03-17 2012-10-11 Ricoh Co Ltd フラクショナルｐｌｌ回路
JP2018522472A (ja) * 2015-06-16 2018-08-09 テレフオンアクチーボラゲット エルエム エリクソン（パブル） 電子回路、位相ロックループ、送受信機回路、無線局、及び周波数分割の方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10257181B3 (de) * 2002-12-06 2004-07-15 Infineon Technologies Ag Phasenregelkreis mit Modulator
KR100925364B1 (ko) * 2007-02-13 2009-11-09 주식회사 하이닉스반도체 듀티 비를 보정하기 위한 클럭 변조 회로, 및 이를포함하는 스펙트럼 확산 클럭 발생 장치
TWI332320B (en) * 2007-03-20 2010-10-21 Etron Technology Inc Spread spectrum clock generator
US8045666B2 (en) * 2007-03-22 2011-10-25 Intel Corporation Spread spectrum clock generator
CN101060329B (zh) * 2007-04-18 2011-06-29 钰创科技股份有限公司 展频周期讯号产生器
EP2179504B1 (en) * 2007-05-08 2011-02-23 Nxp B.V. Calibration-free local oscillator signal generation for a harmonic-rejection mixer
DE102007042070B3 (de) * 2007-09-05 2009-01-15 Texas Instruments Deutschland Gmbh Spread-Spectrum-Taktung in Fraktional-N-PLLs
US8300753B2 (en) 2008-07-29 2012-10-30 Fujitsu Limited Triple loop clock and data recovery (CDR)
US8300754B2 (en) * 2008-07-29 2012-10-30 Fujitsu Limited Clock and data recovery with a data aligner
US8411782B2 (en) * 2008-07-29 2013-04-02 Fujitsu Limited Parallel generation and matching of a deskew channel
US8718217B2 (en) * 2008-07-29 2014-05-06 Fujitsu Limited Clock and data recovery (CDR) using phase interpolation
US7808283B2 (en) * 2008-09-25 2010-10-05 Intel Corporation Synchronous frequency synthesizer
FR2937198B1 (fr) * 2008-10-13 2010-10-22 St Microelectronics Grenoble Procede et dispositif d'estimation de parametres d'un systeme d'etalement du spectre d'un signal d'horloge.
ITMI20090289A1 (it) * 2009-02-27 2010-08-28 Milano Politecnico Dispositivo elettronico per generare una frequenza frazionaria
US8320770B2 (en) * 2009-03-20 2012-11-27 Fujitsu Limited Clock and data recovery for differential quadrature phase shift keying
CN101520672B (zh) * 2009-03-20 2011-02-09 东南大学 用于sata的全数字扩频时钟发生器
JP5326911B2 (ja) * 2009-07-30 2013-10-30 株式会社リコー スペクトラム拡散クロックジェネレータ、回路装置、画像読取装置、画像形成装置、及びスペクトラム拡散クロック生成方法
US9112507B2 (en) * 2010-03-09 2015-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-locked loop start up circuit
US8816780B2 (en) * 2010-07-27 2014-08-26 Mediatek Inc. Apparatus and method for calibrating timing mismatch of edge rotator operating on multiple phases of oscillator
KR101709942B1 (ko) 2010-09-09 2017-02-24 삼성전자주식회사 프랙셔널-ｎ 위상동기루프, 이의 동작 방법 및 이를 포함하는 장치들
TWI411236B (zh) * 2010-10-26 2013-10-01 Himax Tech Ltd 相位鎖定迴路電路
CN102355240B (zh) * 2011-08-02 2014-05-07 深圳市国微电子有限公司 用于集成电路的时钟发生器
CN103023489B (zh) * 2011-09-20 2016-04-20 杭州轩儒电子科技有限公司 小数型锁相回路以及用于降低小数型锁相回路的相位噪声的方法
EP2575260B1 (en) * 2011-09-29 2014-12-24 ST-Ericsson SA M-ary sequence clock spreading
WO2014078311A2 (en) * 2012-11-14 2014-05-22 Adeptence, Llc Frequency synthesis using a phase locked loop
CN103078637B (zh) * 2012-12-31 2015-06-03 上海贝岭股份有限公司 展频锁相环控制电路
US8952736B1 (en) * 2013-10-09 2015-02-10 Nvidia Corporation Method and system for quantization-free and phase-dithered fractional-N generation for phase-locked-loops
GB2524041A (en) * 2014-03-12 2015-09-16 Nordic Semiconductor Asa Frequency synthesizer
US9698800B2 (en) * 2014-07-29 2017-07-04 Linear Technology Corporation System and method for clock generation with an output fractional frequency divider
JP6439915B2 (ja) * 2014-09-12 2018-12-19 セイコーエプソン株式会社 フラクショナルｎ−ｐｌｌ回路、発振器、電子機器及び移動体
US9735787B2 (en) * 2015-03-18 2017-08-15 Analog Devices, Inc. Frequency synthesizer with dynamic phase and pulse-width control
US10367543B2 (en) * 2015-09-24 2019-07-30 Semiconductor Components Industries, Llc Calibration for spread spectrum clock generator and method therefor
KR101813926B1 (ko) * 2016-09-27 2018-01-30 (주)알파솔루션즈 고해상도 위상 생성기를 이용한 주파수 합성기 및 이의 제어방법
CN109299026A (zh) * 2017-07-24 2019-02-01 芯籁半导体股份有限公司 一种信号处理***及其方法
US10700668B2 (en) * 2018-06-15 2020-06-30 Analog Devices Global Unlimited Company Method and apparatus for pulse generation
US10892794B1 (en) * 2020-02-06 2021-01-12 Global Unichip Corporation Multi-channel transmission device
CN111641404B (zh) * 2020-05-12 2022-06-03 成都华微电子科技股份有限公司 时钟展频方法和时钟展频电路
KR102430227B1 (ko) 2020-07-17 2022-08-08 고려대학교 산학협력단 듀얼-도메인 서브 샘플링 위상 고정 루프
CN112799329B (zh) * 2021-01-15 2022-03-04 珠海一微半导体股份有限公司 分时钟访问sram的控制***及异构soc芯片
CN113098506B (zh) * 2021-03-30 2022-06-17 联芸科技（杭州）有限公司 分频电路、分频方法及锁相环
CN117353765B (zh) * 2023-12-06 2024-04-02 杭州长川科技股份有限公司 信号发送装置、测试机和测试机信号输出方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4733197A (en) * 1987-02-19 1988-03-22 Northern Telecom Limited Extended range phaselocked loop
US5059924A (en) * 1988-11-07 1991-10-22 Level One Communications, Inc. Clock adapter using a phase locked loop configured as a frequency multiplier with a non-integer feedback divider
KR20000026476A (ko) * 1998-10-20 2000-05-15 윤종용 반도체 장치의 위상 동기 루프
US6791379B1 (en) 1998-12-07 2004-09-14 Broadcom Corporation Low jitter high phase resolution PLL-based timing recovery system
US6181213B1 (en) 1999-06-14 2001-01-30 Realtek Semiconductor Corp. Phase-locked loop having a multi-phase voltage controlled oscillator
US6606004B2 (en) 2000-04-20 2003-08-12 Texas Instruments Incorporated System and method for time dithering a digitally-controlled oscillator tuning input
US6542013B1 (en) * 2002-01-02 2003-04-01 Intel Corporation Fractional divisors for multiple-phase PLL systems
US20030198311A1 (en) * 2002-04-19 2003-10-23 Wireless Interface Technologies, Inc. Fractional-N frequency synthesizer and method
EP1422827B1 (en) 2002-11-21 2006-01-18 STMicroelectronics Belgium N.V. Low frequency self-calibration of a PLL with multiphase clocks
JP4110081B2 (ja) 2002-12-06 2008-07-02 ザインエレクトロニクス株式会社 位相選択型周波数変調装置及び位相選択型周波数シンセサイザ
KR20040073128A (ko) 2003-02-13 2004-08-19 엘지전자 주식회사 저 위상 잡음을 갖는 주파수 합성기
US7187241B2 (en) 2003-05-02 2007-03-06 Silicon Laboratories Inc. Calibration of oscillator devices
KR100519246B1 (ko) 2003-08-13 2005-10-06 삼성전자주식회사 1 개의 극점을 가지는 클럭 발생기
TWI252393B (en) 2003-09-08 2006-04-01 Samsung Electronics Co Ltd A spread spectrum clock generator and method and system of generating a spread spectrum clock

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206344A (ja) * 2009-03-02 2010-09-16 Texas Instr Japan Ltd ディザ処理型クロック発生器
JP2012195826A (ja) * 2011-03-17 2012-10-11 Ricoh Co Ltd スペクトラム拡散クロック発生回路
JP2012195824A (ja) * 2011-03-17 2012-10-11 Ricoh Co Ltd フラクショナルｐｌｌ回路
JP2018522472A (ja) * 2015-06-16 2018-08-09 テレフオンアクチーボラゲット エルエム エリクソン（パブル） 電子回路、位相ロックループ、送受信機回路、無線局、及び周波数分割の方法

Also Published As

Publication number Publication date
US20070041486A1 (en) 2007-02-22
TW200709573A (en) 2007-03-01
US7881419B2 (en) 2011-02-01
CN1945974B (zh) 2012-08-08
KR100712527B1 (ko) 2007-04-27
CN1945974A (zh) 2007-04-11
KR20070021426A (ko) 2007-02-23

Similar Documents

Publication Publication Date Title
JP2007053770A (ja) ジッタを減少させた半導体装置、分散スペクトルクロック発生器、及び信号出力方法
US8085101B2 (en) Spread spectrum clock generation device
US7042258B2 (en) Signal generator with selectable mode control
Chang et al. A spread-spectrum clock generator with triangular modulation
US6703902B2 (en) Phase locked loop for reducing electromagnetic interference
US9484939B2 (en) Techniques for fractional-N phase locked loops
US20110109355A1 (en) Semiconductor integrated circuit device
JP2010035015A (ja) Ｐｌｌ回路、並びに通信装置及びその折り返し試験方法
KR20120047379A (ko) 확산 스펙트럼 클럭 발생 회로
EP2332258A2 (en) Techniques for generating fractional clock signals
US6943598B2 (en) Reduced-size integrated phase-locked loop
US20040001600A1 (en) Phase locked loop circuit for reducing electromagnetic interference and contorl method thereof
US8664988B1 (en) Circuits and methods for clock generation using a flying-adder divider inside and optionally outside a phase locked loop
JP7324013B2 (ja) 分数分周器および周波数シンセサイザ
KR100819390B1 (ko) 2개의 위상 동기 루프를 사용한 주파수 합성기
WO2012162886A1 (en) Spur suppression in a phase-locked loop
JP2006174459A (ja) デッドロック防止回路を備える位相同期ループ回路及びそのデッドロック防止方法
US20090167374A1 (en) Jitter-Free Divider
EP4175180A1 (en) Circuitry and methods for fractional division of high-frequency clock signals
US8258833B2 (en) Phase locked loop circuits
US11632119B1 (en) Programmable fractional ripple divider
US9191128B2 (en) Spread spectrum clock generator and method for generating spread spectrum clock signal
JPH09312567A (ja) Ｐｌｌ周波数シンセサイザの制御回路
JP2007053685A (ja) 半導体集積回路装置
JP4666670B2 (ja) 通信装置及びその折り返し試験方法