JP2009081323A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents

Abstract

【課題】同一のデザインルールで、単位面積当たりのチャネル密度を高くでき、低オン抵抗とすることのできるＭＯＳ型半導体装置およびその製造方法を提供すること。
【解決手段】チャネルを形成するトレンチＭＯＳ構造をストライプ状ではなく、短い線状のトレンチを周期的に配置する。短い線状のトレンチの長手方向のトレンチ間にコンタクト領域を形成し、短い線状のトレンチの幅を垂直に横断する方向にゲート電極を配線して短い線状のトレンチ内のゲート電極を導電型的に接続する構造とする。前記コンタクト領域は、ソース領域を貫いたトレンチを前記トレンチＭＯＳ構造に対して垂直に形成し、側壁部でソースコンタクトを底部でｐウエルのコンタクトをとる。
【選択図】 図１

Description

本発明は、ＭＯＳ型半導体装置およびその製造方法に関し、特に、トレンチ構造を有するＭＯＳＦＥＴ等のＭＯＳ型半導体装置およびその製造方法に関する。

パワー半導体素子においては、素子のオン抵抗の低減のためにトレンチ構造を利用してチャネル密度を高めたＭＯＳＦＥＴ素子が作製されている。このようなトレンチ型ＭＯＳＦＥＴは、たとえば、以下のように作製される。
一導電型の低抵抗シリコンサブストレート上に同一導電型のシリコンエピタキシャル層（ドリフト層）を成長させる。これを以降、シリコン基板または基板と称する。そのシリコンエピタキシャル層に他導電型のドーパントをイオン注入し拡散させ、ｐウエルを形成する。このｐウエルの形成と同時に基板上に作成された酸化膜をフォトリソグラフィーでパターニングし、この酸化膜をマスクにしてトレンチエッチングを行い、ｐウエルの下層の前記シリコンエピタキシャル層に達するトレンチを形成する。その後、トレンチ内に残留するシリコン酸化膜系ポリマー残渣とマスク酸化膜をＨＦエッチングにより除去する。次に、前記トレンチエッチングによるトレンチ内表面のダメージ層を除去するためのソフトエッチングと犠牲酸化を行う。犠牲酸化膜とマスク酸化膜の除去後にゲート酸化膜を形成する。さらにゲート電極を形成するため、基板表面に導電性ポリシリコン層を堆積してトレンチ内に埋め込み、基板表面上のポリシリコン層はエッチングにより除去する。
以上説明した、トレンチとトレンチへのゲート酸化膜とゲート電極が形成されたシリコン基板にｎ⁺ソース領域を形成する方法は、マスク合わせ回数を減らすために、主として２方法が知られている。図２（ａ）は第１の方法により作成されたトレンチＭＯＳＦＥＴの要部がい略図であり、（ａ）は平面図であり、（ｂ）は（ａ）のＸ−Ｙ線における断面図である。また、図２（ａ）における層間絶縁膜１２とソース電極１６はその下層の構造を見えるようにするために、一部を除き除かれている。この第１の方法では、前述のように、ｎ⁺型のシリコンサブストレート（図示せず）にｎ型のシリコンエピタキシャル層１とｐウエル２を作成したシリコン基板に表面からトレンチ１０とトレンチ１０の内面へのゲート酸化膜１０−１とゲート電極１０−２の形成する。その後、トレンチ１０間のメサ部の表面層にｎ⁺ソース領域１１を形成するために、不純物としてＡｓ（砒素）をイオン注入、熱処理を行ってｎ⁺ソース領域１１を形成する。その後、表面に層間絶縁膜１２を堆積し、トレンチ１０のストライプ状の平面平行パターン間に平行に、ストライプ状の平面パターンのコンタクトトレンチ１５を形成するために、前記層間絶縁膜１２をパターニングしてコンタクトトレンチ開口部１４を形成する。そして、ｎ⁺ソース領域１１とｐウエル２間のｐｎ接合より深くエッチングしてコンタクトトレンチ１５を形成する。このコンタクトトレンチ１５の底部に露出するｐウエル２に、高濃度のボロンのイオン注入および活性化処理を行い、ｐ⁺コンタクト１３を形成する。このコンタクトトレンチ１５はその側壁部にｎ⁺ソース１１のコンタクト面が露出し、底部にはｐ⁺コンタクト１３が形成される構成を有する。この結果、コンタクトトレンチ１５の内部に埋め込まれるソース電極１６はｎ⁺ソース１１とｐウエルに共通にオーミック接触することになる。

第２の方法は、図７の従来のトレンチＭＯＳＦＥＴの要部平面図に示すように、ストライプ状のトレンチＭＯＳゲート１０の平面平行パターン間のメサ部の表面層において、前記トレンチ１０の長手方向に垂直な形状で交互に併置されるｎ⁺ソース領域１１とｐ⁺コンタクト１３をイオン注入・熱処理により形成する。その後、図示しない層間絶縁膜を堆積しパターニングを行ってメタルコンタクト開口部を形成し、メタルを蒸着してパタ−ニングしてソース電極を形成する。さらに、図８の斜視図に示すように、トレンチコンタクト２０のパターン（ソース領域を貫通してｐウエルに達するトレンチ）がトレンチＭＯＳゲート１０のパターンに対して相互に垂直に交差する方向となるように形成することにより、平行なトレンチＭＯＳゲートの間隔を縮小して素子構造の微細化を図る方法（特許文献１）も知られている。
特開２００１−１５７４３号公報

しかしながら、前記特許文献１に記載の方法は、前記第１の方法と比較してｐ⁺コンタクト領域（図示せず）の横方向拡散を考慮しないですむので、セルピッチの微細化には有利であるが、ｐ⁺コンタクト領域ではチャネルが形成されないという欠点もある。
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、同一のデザインルールで、単位面積当たりのチャネル密度を高くでき、低オン抵抗とすることのできるＭＯＳ型半導体装置およびその製造方法を提供することである。

特許請求の範囲の請求項1記載の発明によれば、一導電型のドリフト層と、該ドリフト層の表面層に形成される他導電型のウエルと、該ウエルの表面層に形成される一導電型ソース領域と、該ソース領域の表面から前記ドリフト層に達する深さの複数のＭＯＳゲート用第一トレンチを備え、長さが幅より長い概略長方形の表面形状を有する前記第一トレンチの複数個が周期的な行列状パターンで配置され、前記第一トレンチ内にはゲート絶縁膜を介して埋め込まれるゲート電極を有し、該ゲート電極は、前記第一トレンチの幅方向に所定の間隔で並列配置されるトレンチ列の方向に沿って、前記第一トレンチの幅に垂直な方向に前記トレンチ列を導電的に接続すると共に、ゲートパッドまで配線され、前記第一トレンチの長さ方向のトレンチ間には前記一導電型のソース領域を表面から貫き前記他導電型のウエルに達する深さのコンタクト用第二トレンチを備え、該第二トレンチの側壁部では前記一導電型ソース領域とコンタクトし、底部では前記ウエルとコンタクトする金属電極を有するＭＯＳ型半導体装置とすることにより、前記本発明の目的は達成される。
特許請求の範囲の請求項２記載の発明によれば、一導電型のドリフト層の表面層に他導電型のウエルを形成する工程と、該ウエルの表面層に一導電型のソース領域を形成した後、複数の第一トレンチを形成する工程と、該トレンチ内にゲート絶縁膜を形成し、ドープドポリシリコンをトレンチ内に埋め込み前記第一トレンチ間を接続するようにパターニングする工程と、層間絶縁膜を堆積した後、前記第一トレンチ間の前記層間絶縁膜にコンタクトホールを形成する工程と、該コンタクトホールに第二トレンチを形成するエッチング工程と、該第二トレンチ底部に他導電型のコンタクト領域を形成する工程と、前記第二トレンチに金属電極を埋め込む工程を有するＭＯＳ型半導体装置の製造方法とする。

特許請求の範囲の請求項３記載の発明によれば、一導電型のドリフト層と、該ドリフト層の表面層に形成される他導電型のウエルと、該ウエルの表面層に形成される一導電型ソース領域と、該ソース領域の表面から前記ドリフト層に達する深さの複数のＭＯＳゲート用第三トレンチを備え、該第三トレンチは表面がストライプ状のトレンチと該ストライプ状トレンチを垂直に横断する長さの短いトレンチが前記ストライプ状トレンチの幅よりも長い間隔で複数個、配置される組み合わせトレンチを複数個、並列に有し、前記第三トレンチ内にはゲート絶縁膜を介して埋め込まれるゲート電極を有し、該ゲート電極は、前記ストライプ状トレンチの終端部からゲートパッド部に配線され、前記第三トレンチの、前記並列に複数配置される組み合わせトレンチ間には前記一導電型のソース領域を貫き前記他導電型のウエルに達する深さのコンタクト用第四トレンチを備え、該第四トレンチの側壁部では前記一導電型ソース領域とコンタクトし、底部では前記ウエルとコンタクトする金属電極を有するＭＯＳ型半導体装置とする。
特許請求の範囲の請求項４記載の発明によれば、一導電型のドリフト層の表面層に他導電型のウエルを形成する工程と、複数の第三トレンチを形成する工程と、トレンチ内にゲート絶縁膜を形成し、ドープドポリシリコンをトレンチ内に埋め込み前記第三トレンチ間を接続するようにパターニングする工程と、前記第三トレンチ間の前記他導電型のウエルの表面層に一導電型のソース領域を形成する工程と、層間絶縁膜を堆積し前記第三トレンチ間の前記層間絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホールをエッチングして第四トレンチを形成するコンタクトトレンチ形成工程と、該第四トレンチ底部に他導電型のコンタクト領域を形成する工程と、前記第四トレンチに金属電極を埋め込む工程を有するＭＯＳ型半導体装置の製造方法とする。

本発明は、要するに、チャネルを形成するトレンチＭＯＳ構造をストライプ状ではなく、短い線状のトレンチを周期的に配置する。短い線状のトレンチの長手方向のトレンチ間にコンタクト領域を形成し、短い線状のトレンチの幅を垂直に横断する方向にゲート電極を配線して短い線状のトレンチ内のゲート電極を導電型的に接続する構造とする。前記コンタクト領域は、ソース領域を貫いたトレンチを前記トレンチＭＯＳ構造に対して垂直に形成し、側壁部でソースコンタクトを底部でｐウエルのコンタクトをとる。このような構造を有するＭＯＳ型半導体装置はＭＯＳ部のトレンチを垂直方位に関してセルピッチを容易に縮小することが可能となり、チャネル密度を高くすることできる。あるいは、上記短い線状のトレンチの幅を垂直方向に横断するようにトレンチを形成しても良い。

本発明によれば、同一のデザインルールで、単位面積当たりのチャネル密度を高くでき、低オン抵抗とすることのできるＭＯＳ型半導体装置およびその製造方法を提供することができる。

以下、本発明にかかるＭＯＳ型半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１に実施例１により作成されたトレンチＭＯＳＦＥＴの要部平面図（ａ）と（ａ）のＡ−Ａ線における断面図（ｂ）を示す。図３に、実施例１にかかるトレンチＭＯＳＦＥＴのゲート酸化後のトレンチゲートの平面パターンの一部を示す平面図である。図４は実施例１にかかるトレンチＭＯＳＦＥＴの複数のトレンチゲートを導電接続するドープドポリシリコンのパターニング後の平面図（ａ）と断面図（ｂ）、（ｃ）であり、（ｂ）は図４（ａ）のＢ−Ｂ線断面図、（ｃ）は同図のＣ−Ｃ線断面図を示す。図５は実施例１にかかるトレンチＭＯＳＦＥＴのｐ⁺コンタクト領域形成後の平面図（ａ）と、（ａ）のＤ−Ｄ線断面図（ｂ）である。図６は実施例２にかかる、異なるトレンチゲートの一部の平面図（ａ）と（ａ）のＥ−Ｅ線断面図（ｂ）とチップの平面図（ｃ）である。図９は本発明にかかるトレンチＭＯＳＦＥＴによれば、チャネル密度を高くできることを説明するために参照する図であり、図１の（ａ）からポリシリコンゲート電極１０−２と層間絶縁膜１２とソース電極１６を除いた図であり、（ａ）は本発明にかかるトレンチＭＯＳＦＥＴの要部平面図、（ｂ）は図８に示される従来のトレンチＭＯＳＦＥＴ（特許文献１に記載）の要部平面図である。

実施例１では、ｎ型のシリコンサブストレート上にリンドープしたエピタキシャルシリコン層１（ｎ型ドリフト層）を約１０μｍの厚さに成長させた基板に、前記エピタキシャルシリコン層１の表面からボロンをイオン注入し拡散してｐウエル２を形成する。該ｐウエル２の形成後の基板表面の各ＭＯＳＦＥＴチップパターンの耐圧構造部の内側に位置する活性部に相当する全域にＡｓ（砒素）をイオン注入し熱処理してｎ⁺ソース領域１１を形成する。この基板上に酸化膜を全面に形成した後、図３に示すようなフォトリソグラフィーで幅０．３５μｍ、長さ２μｍの４角形状パターンの酸化膜開口部を並列方向（紙面の縦方向）に１μｍピッチ、縦列方向（紙面の横方向）に４μｍピッチで周期的に繰り返すパターンで複数形成する。このパターニングされた酸化膜をマスクにして前記開口部にＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの異方性エッチングにより深さ２μｍのトレンチ１０（第一トレンチ）を形成する。前記ＲＩＥエッチングによりトレンチ１０を形成した際に形成されるトレンチ１０内表面のダメージ層を除去するために、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を用いた等方性のエッチングと犠牲酸化を行う（図示せず）。
次に、ゲート酸化膜となるＣＶＤ酸化膜１０−１を膜厚１００ｎｍで形成する（図３）。次に、ゲート電極となる導電性ポリシリコン層を５００ｎｍ堆積する。さらに、図４（ａ）の平面図および（ａ）のＢ−Ｂ線断面図である同図（ｂ）、（ａ）のＣ−Ｃ線断面図である同図（ｃ）に示すように、トレンチ１０内に前記ゲート酸化膜１０−１を介して導電性ポリシリコン層１０−２で埋めると共に、導電性ポリシリコン層１０−２を、トレンチ１０の長さより狭い幅で、長さ方向に対して垂直に交差させて横断して覆う形状にするために、それ以外の部分をエッチングしてゲート電極を形成する。基板表面に残されたゲート酸化膜１０−１を除去する。

図５に示すように、層間絶縁膜としてＣＶＤ酸化膜を厚さ２００ｎｍとＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏｒ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を厚さ４００ｎｍ堆積しリフォローさせた後、トレンチ１０の長手方向の広いトレンチ間に金属電極と良好な接触をさせるためのｐ⁺高濃度領域（ｐ⁺コンタクト領域）１３を形成するためにストライプ状のパターニング（開口）を前記層間絶縁膜１２に対して行う。図５（ａ）に示す層間絶縁膜１２はその下層のパターン構造を見えるようにするために、一部を残して除去されている。このパターニングにより層間絶縁膜１２に開口部（コンタクトホール）１４を形成した後、開口部１４に露出するＳｉ基板表面のｎ⁺ソース領域１１を貫通し、下層のｐウエル２に達するコンタクトトレンチ１５（第二トレンチ）をエッチングにより形成する。そして、図示しないスクリーン酸化膜を堆積後、コンタクトトレンチ１５底部にボロンをイオン注入および活性化処理してｐ⁺コンタクト領域１３を形成する。
この後、図１に示すようにアルミニウムなどを主要金属とする電極材料を堆積してソ−ス電極１６と図示しないゲートパッド金属部を形成するようにパターニングして電極部の形成を行う。このように形成されたＭＯＳＦＥＴのＭＯＳゲート側表面の要部平面図およびＡ−Ａ線断面図を図１に示す。図１（ａ）における層間絶縁膜１２とソース電極１６は、一部を除き、その下層のパターン構造が見えるようにするために、敢えて除去されている。

以上説明した本発明のトレンチＭＯＳＦＥＴが従来のトレンチＭＯＳＦＥＴよりチャネル密度を高くできることについて、図９を参照して説明する。本発明にかかる図９（ａ）は発明の効果を明確にするために、図１に示されるトレンチ１０とコンタクトトレンチ１５の配置よりも、トレンチ１０の間隔（図の左右方向の間隔）が限界まで縮められている。また、図９の縦方向に記されている線状の破線は寸法の目安にするためのルーラーである。実際の前記トレンチの配置は図１に近くなる。平行なトレンチ１０のピッチをＬＡ、コンタクトトレンチ１５のピッチをＬＢ、トレンチ１０の幅をＷＡ、トレンチ１０の長さをＷＴ、ｐ⁺コンタクト領域１３の幅をＷＢとすると、本発明にかかるＭＯＳＦＥＴでは、単位面積当たりのチャネル密度は２（ＷＡ＋ＷＴ）／（ＬＡ×ＬＢ）で表される。一方、従来の単位面積当たりのチャネル密度は２（ＬＢ−ＷＢ）／（ＬＡ×ＬＢ）で表される。本発明と従来のトレンチＭＯＳＦＥＴとで、トレンチピッチとトレンチ長さを変えた場合のチャネル密度を算出し、それぞれ、本発明のトレンチＭＯＳＦＥＴのチャネル密度を下記表１に、従来のトレンチＭＯＳＦＥＴのチャネル密度を下記表２にまとめた。

表１、２から、トレンチピッチとトレンチ長さを表１、２のように変えた場合でも、チャネル密度は本発明のトレンチＭＯＳＦＥＴが優れていることが分かる。

実施例２について図６を参照して説明する。図６は、ＭＯＳＦＥＴのＭＯＳゲート側の表面のトレンチ３０の一部の平面図（ａ）および（ａ）のＥ−Ｅ線断面図（ｂ）およびゲート引き出し配線とゲートパッドを示すチップ全体の平面図（ｃ）からなる。実施例２は、実施例１のトレンチ１０（第一トレンチ）と比べて、トレンチ３０（第三トレンチ）の平面パターン形状が異なる。実施例１におけるトレンチ１０の形状は相互に分離した概略長方形のトレンチ１０を、該トレンチ１０の上を覆う導電性ポリシリコンゲート電極で相互に接続させる構造を有していたが、実施例２では、実施例１のトレンチ１０に相当する平行に分離して複数配置されるトレンチ１０ａに対して、さらにこの平行トレンチ１０ａの幅を垂直に交差して横断する方向に延びるストライプ状のトレンチ１０ｂを新たに形成して組み合わせたトレンチ３０となっている点である。
このトレンチ３０では前記トレンチ１０に相当するトレンチ１０ａは、前記交差するトレンチ１０ｂとこれらのトレンチ１０ａ、１０ｂを埋めるポリシリコンゲート電極１０−２により相互に接続される。このトレンチ３０の平面パターンを図６（ａ）に示す。図６（ａ）では２個の平行トレンチ１０ａをその中央を垂直方向に交差して横断する方向に延びるトレンチ１０ｂが示されているだけであるが、実際にはさらに多くの平行トレンチ１０ａを中央でストライプ状トレンチ１０ｂが横断する形状となっている。図６（ａ）の左右のトレンチは、それぞれストライプ状トレンチ１０ｂの終端部となる活性部の周辺部に設けられるゲート引き出し配線１０−３（図６（ｃ）参照）によって導電性的に接続され、ゲートパッド１０−４に接続される。ゲート引き出し配１０−３線とゲートパッド１０−４の表面にはアルミニウム膜が被覆される。

ｎ型のシリコン基板上にリンドープしたエピタキシャルシリコン層（ドリフト層）を約１０μｍの厚さに成長させた基板に、前記リンドープしたエピタキシャルシリコン層の表面からボロンをイオン注入し拡散してｐウエルを形成する。この基板上に酸化膜を全面に形成した後、図６に示すように、フォトリソグラフィーで幅０．３５μｍ、長さ２μｍの４角形状パターンの酸化膜開口部１０ａを平行に並べる方向（図面の縦方向）に１．４μｍピッチで形成し、開口部形状の縦長方向（図面の横方向）に４μｍピッチで周期的繰り返すパターンを形成すると共に、さらに、図面に縦方向に並列状に配置された前記４角形状パターンの酸化膜開口部１０ａの中央部を垂直に交差して横断するストライプ状開口部１０ｂを形成する。この開口された酸化膜をマスクにして前記開口部にＲＩＥなどの異方性エッチングにより深さ２μｍのトレンチを形成する。前記ＲＩＥエッチングによりトレンチ３０を形成した際に形成されるトレンチ内表面のダメージ層を除去するために、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を用いて等方性のエッチングと犠牲酸化を行う。この実施例２において、平行なトレンチ１０ａの間隔１．４μｍを実施例１の場合の間隔１．０μｍより広くした理由は、実施例１と２とで、トレンチの側壁部に形成される単位面積当たりのチャネルの密度を概略同じにするためである。

次に、ゲート酸化膜１０−１をＣＶＤ法で膜厚１００ｎｍに形成し、ゲート電極１０−２である導電性ポリシリコン層を５００ｎｍ堆積してトレンチ３０内を埋めると共に、図６（ｃ）に示すような外周部のゲート引き出し配線１０−３とこの引き出し配線１０−３とゲート電極１０−２とを接続するポリシリコン配線（図示せず）とを残すようにパターニングを行い、活性部の導電性ポリシリコン層をエッチバックする。基板表面に残されたゲート酸化膜を除去後、図示しないスクリーン酸化膜を形成し、活性部に残されているポリシリコン層をマスクにしてポリシリコン層の無い領域にＡｓ（砒素）をイオン注入し熱処理して図１（ｂ）と同様なｎ⁺ソース領域１１を形成する。
次に、前記図１（ｂ）と同様に、層間絶縁膜１２としてＣＶＤ酸化膜を２００ｎｍとＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏｒ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を４００ｎｍ堆積しリフォローさせた後、トレンチ３０間のｎ⁺ソース領域１１上の層間絶縁膜１２に、金属電極との良好な接触のための高濃度領域（ｐ⁺コンタクト領域）を形成するために、ストライプ状のパターニング（開口）を前記層間絶縁膜に対して行う。このパターニングにより層間絶縁膜１２に開口部を形成した後、開口部に露出するＳｉ基板のｎ⁺ソース領域１１を貫通し、下層のｐウエル２に達する深さのエッチングを行い、コンタクトトレンチ１５（第四トレンチ）を形成する。そして、スクリーン酸化膜を堆積後、トレンチ１５の底部へボロンをイオン注入および活性化処理してｐ⁺コンタクト領域１３を形成する。

この後、アルミニウムなどを主要金属とする電極材料を堆積してソ−ス電極１６とゲート引き出し配線１０−３とゲートパッド１０−４を形成するようにパターニングして電極部の形成を行う。実施例２の場合でも、実施例１と同様の程度のチャネル密度が高くなる。
以上説明した実施例１、２に記載のトレンチＭＯＳＦＥＴによれば、同一のデザインルールで作製した従来のストライプ状のトレンチゲートを有するトレンチＭＯＳＦＥＴよりも、単位面積当たりのチャネル密度が５％〜５０％増加し、その結果、オン抵抗を２０％低減することができる。

本発明にかかる実施例１のトレンチＭＯＳＦＥＴの要部平面図（ａ）と（ａ）のＡ−Ａ線における断面図（ｂ）である。 従来のトレンチＭＯＳＦＥＴの断面図（ａ）と平面図（ｂ）である。 本発明の実施例１にかかるトレンチＭＯＳＦＥＴのゲート酸化後のトレンチゲートの平面パターンの一部を示す平面図である。 本発明の実施例１にかかるトレンチＭＯＳＦＥＴのドープドポリシリコンのエッチバック後の平面図（ａ）と断面図（ｂ）、（ｃ）であり、（ｂ）は（ａ）のＢ−Ｂ線断面図、（ｃ）は同図のＣ−Ｃ線断面図である。 本発明の実施例１にかかるトレンチＭＯＳＦＥＴのｐ⁺コンタクト領域形成後の平面図（ａ）と、（ａ）のＤ−Ｄ線断面図（ｂ）である。 本発明の実施例２にかかる、異なるトレンチゲートの一部の平面図（ａ）と（ａ）のＥ−Ｅ線断面図（ｂ）とチップの平面図（ｃ）である。 従来のトレンチＭＯＳＦＥＴの要部平面図である。 従来（特許文献１にかかる）のトレンチＭＯＳＦＥＴの要部斜視図である。 （ａ）は本発明にかかるトレンチＭＯＳＦＥＴの要部平面図、（ｂ）は図８に示される従来のトレンチＭＯＳＦＥＴ（特許文献１に記載）の要部平面図である。

符号の説明

１ ｎ型エピタキシャルシリコン層、ｎ型ドリフト層
２ ｐウエル
１０、３０ トレンチ
１０−１ ゲート酸化膜
１０−２ 導電性ポリシリコンゲート電極
１０−３ ゲート引き出し配線
１０−４ ゲートパッド
１１ ｎ⁺ソース領域
１２ 層間絶縁膜
１３ ｐ⁺コンタクト領域
１４ コンタクトトレンチ開口部
１５ コンタクトトレンチ
１６ ソース電極。

Claims (4)

1. 一導電型のドリフト層と、該ドリフト層の表面層に形成される他導電型のウエルと、該ウエルの表面層に形成される一導電型ソース領域と、該ソース領域の表面から前記ドリフト層に達する深さの複数のＭＯＳゲート用第一トレンチを備え、長さが幅より長い概略長方形の表面形状を有する前記第一トレンチの複数個が周期的な行列状パターンで配置され、前記第一トレンチ内にはゲート絶縁膜を介して埋め込まれるゲート電極を有し、該ゲート電極は、前記第一トレンチの幅方向に所定の間隔で並列配置されるトレンチ列の方向に沿って、前記第一トレンチの幅に垂直な方向に前記トレンチ列を導電的に接続すると共に、ゲートパッドまで配線され、前記第一トレンチの長さ方向のトレンチ間には前記一導電型のソース領域を表面から貫き前記他導電型のウエルに達する深さのコンタクト用第二トレンチを備え、該第二トレンチの側壁部では前記一導電型ソース領域とコンタクトし、底部では前記ウエルとコンタクトする金属電極を有することを特徴とするＭＯＳ型半導体装置。
2. 一導電型のドリフト層の表面層に他導電型のウエルを形成する工程と、該ウエルの表面層に一導電型のソース領域を形成した後、複数の第一トレンチを形成する工程と、該トレンチ内にゲート絶縁膜を形成し、ドープドポリシリコンをトレンチ内に埋め込み前記第一トレンチ間を接続するようにパターニングする工程と、層間絶縁膜を堆積した後、前記第一トレンチ間の前記層間絶縁膜にコンタクトホールを形成する工程と、該コンタクトホールに第二トレンチを形成するエッチング工程と、該第二トレンチ底部に他導電型のコンタクト領域を形成する工程と、前記第二トレンチに金属電極を埋め込む工程を有することを特徴とするＭＯＳ型半導体装置の製造方法。
3. 一導電型のドリフト層と、該ドリフト層の表面層に形成される他導電型のウエルと、該ウエルの表面層に形成される一導電型ソース領域と、該ソース領域の表面から前記ドリフト層に達する深さの複数のＭＯＳゲート用第三トレンチを備え、該第三トレンチは表面がストライプ状のトレンチと該ストライプ状トレンチを垂直に横断する長さの短いトレンチが前記ストライプ状トレンチの幅よりも長い間隔で複数個、配置される組み合わせトレンチを複数個、並列に有し、前記第三トレンチ内にはゲート絶縁膜を介して埋め込まれるゲート電極を有し、該ゲート電極は、前記ストライプ状トレンチの終端部からゲートパッド部に配線され、前記第三トレンチの、前記並列に複数配置される組み合わせトレンチ間には前記一導電型のソース領域を貫き前記他導電型のウエルに達する深さのコンタクト用第四トレンチを備え、該第四トレンチの側壁部では前記一導電型ソース領域とコンタクトし、底部では前記ウエルとコンタクトする金属電極を有することを特徴とするＭＯＳ型半導体装置。
4. 一導電型のドリフト層の表面層に他導電型のウエルを形成する工程と、複数の第三トレンチを形成する工程と、トレンチ内にゲート絶縁膜を形成し、ドープドポリシリコンをトレンチ内に埋め込み前記第三トレンチ間を接続するようにパターニングする工程と、前記第三トレンチ間の前記他導電型のウエルの表面層に一導電型のソース領域を形成する工程と、層間絶縁膜を堆積し前記第三トレンチ間の前記層間絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホールをエッチングして第四トレンチを形成するコンタクトトレンチ形成工程と、該第四トレンチ底部に他導電型のコンタクト領域を形成する工程と、前記第四トレンチに金属電極を埋め込む工程を有することを特徴とするＭＯＳ型半導体装置の製造方法。
   
   

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