JP2007027726A5 - - Google Patents

Claims (9)

1. メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板と、
   前記半導体基板のメモリトランジスタ領域上に配置されるワードラインと、
   前記半導体基板の選択トランジスタ領域上に配置される選択ラインと、
   前記ワードラインと前記半導体基板との間に介在されるトンネル絶縁膜と、
   前記選択ラインと前記半導体基板との間に介在される前記トンネル絶縁膜より薄い選択ゲート絶縁膜と、を含み、
   前記選択ゲート絶縁膜の厚さは端部より中央部で薄いことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
2. 前記選択ラインは前記ワードラインより広い幅を有することを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ装置。
3. 前記選択ラインの幅は少なくとも前記選択ゲート絶縁膜の厚さが前記トンネル絶縁膜の最も薄い厚さと同一になる位置から前記選択ラインの側壁までの離隔距離の２倍であることを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ装置。
4. メモリトランジスタ領域、選択トランジスタ領域及び低電圧トランジスタ領域を含む半導体基板と、
   前記半導体基板のメモリトランジスタ領域上に配置されるワードラインと、
   前記半導体基板の選択トランジスタ領域上に配置される選択ラインと、
   前記半導体基板の低電圧トランジスタ領域上に配置される低電圧ゲート電極と、
   前記ワードラインと前記半導体基板との間に介在されるトンネル絶縁膜と、
   前記選択ラインと前記半導体基板との間に介在される前記トンネル絶縁膜より薄い選択ゲート絶縁膜と、
   前記低電圧ゲート電極と前記半導体基板との間に介在される低電圧ゲート絶縁膜と、を含み、
   前記選択ゲート絶縁膜の厚さは端部より中央部で薄いことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
5. 前記選択ゲート絶縁膜は前記低電圧ゲート絶縁膜と同一の厚さを有することを特徴とする請求項４に記載のＮＡＮＤ型フラッシュメモリ装置。
6. 前記ワードラインは前記選択ライン及び前記低電圧ゲート電極より狭い幅を有することを特徴とする請求項４または５に記載のＮＡＮＤ型フラッシュメモリ装置。
7. 前記選択ラインの幅は少なくとも前記選択ゲート絶縁膜の厚さが前記トンネル絶縁膜の最も薄い厚さと同一になる位置から前記選択ラインの側壁までの離隔距離の２倍であり、
   前記低電圧ゲート電極の幅は少なくともその下部に配置された前記低電圧ゲート絶縁膜の厚さが前記トンネル絶縁膜の最も薄い厚さと同一になる位置から前記低電圧ゲート電極の側壁までの離隔距離の２倍であることを特徴とする請求項４から６の何れか一項に記載のＮＡＮＤ型フラッシュメモリ装置。
8. 前記低電圧ゲート電極は前記選択ゲート電極と同一の厚さ及び同一の物質からなることを特徴とする請求項４から７の何れか一項に記載のＮＡＮＤ型フラッシュメモリ装置。
9. メモリトランジスタ領域、選択トランジスタ領域及び低電圧トランジスタ領域を含む半導体基板に活性領域を画定する素子分離膜パターンを形成する段階と、
   前記活性領域上に前記メモリトランジスタ領域を覆う第１絶縁膜パターンを形成する段階と、
   前記第１絶縁膜パターンが形成された活性領域の全面に第２絶縁膜を形成する段階と、
   前記第２絶縁膜上に、前記メモリトランジスタ領域の上部に配置されるワードライン、前記選択トランジスタ領域の上部に配置される選択ライン及び前記低電圧トランジスタ領域上に配置される低電圧ゲート電極を形成する段階と、を含むことを特徴とするＮＡＮＤ型フラッシュメモリ装置の製造方法。