JP2005294814A5 - - Google Patents
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- 第1の半導体領域上及び第2の半導体領域上に第1のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜上に第1の導電膜を形成し、
前記第1の導電膜をエッチングすることによって、前記第1の半導体領域と重なる位置に第1のゲート電極を形成するとともに、前記第2の半導体領域と重なる位置の前記第1のゲート絶縁膜を露出させ、
前記第1のゲート電極上及び露出した前記第1のゲート絶縁膜上に第2のゲート絶縁膜を形成し、
前記第2のゲート絶縁膜上に第2の導電膜を形成し、
前記第2の導電膜をエッチングすることによって、前記第1の半導体領域と重なる位置に第2のゲート電極を形成するとともに、前記第2の半導体領域と重なる位置に第3のゲート電極を形成することを特徴とする半導体装置の作製方法。 - 第1の半導体領域上及び第2の半導体領域上に第1のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜上に第1の導電膜を形成し、
前記第1の導電膜をエッチングすることによって、前記第1の半導体領域と重なる位置に前記第1の半導体領域よりも一回り大きい形状の第1のゲート電極を形成するとともに、前記第2の半導体領域と重なる位置の前記第1のゲート絶縁膜を露出させ、
前記第1のゲート電極上及び露出した前記第1のゲート絶縁膜上に第2のゲート絶縁膜を形成し、
前記第2のゲート絶縁膜上に第2の導電膜を形成し、
前記第2の導電膜をドライエッチングすることによって、前記第1の半導体領域と重なる位置に第2のゲート電極を形成するとともに、前記第2の半導体領域と重なる位置に第3のゲート電極を形成することを特徴とする半導体装置の作製方法。 - 請求項1又は請求項2において、
前記第1及び第2の半導体領域は、絶縁表面を有する基板上に形成された半導体層であることを特徴とする半導体装置の作製方法。 - 請求項1又は請求項2において、
前記第1及び第2の半導体領域は、半導体基板において素子分離された領域であることを特徴とする半導体装置の作製方法。 - 請求項1又は請求項2において、
前記第1及び第2の半導体領域は、SOI基板に形成された半導体層であることを特徴とする半導体装置の作製方法。 - 第1乃至第3の半導体領域上に第1のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜上に第1の導電膜を形成し、
前記第1の導電膜をエッチングすることによって、前記第1の半導体領域と重なる位置に第1のゲート電極を形成し、前記第2の半導体領域と重なる位置の前記第1のゲート絶縁膜を露出させ、且つ前記第3の半導体領域と重なる位置に下部ゲート電極を形成し、
前記第1のゲート電極上、露出した前記第1のゲート絶縁膜上、及び前記下部ゲート電極上に第2のゲート絶縁膜を形成し、
前記下部ゲート電極上の前記第2のゲート絶縁膜をエッチングにより除去し、
前記第2のゲート絶縁膜上及び前記下部ゲート電極上に第2の導電膜を形成し、
前記第2の導電膜をエッチングすることによって、前記第1の半導体領域と重なる位置に第2のゲート電極を形成し、前記第2の半導体領域と重なる位置に第3のゲート電極を形成し、且つ前記第3の半導体領域と重なる位置に上部ゲート電極を形成することを特徴とする半導体装置の作製方法。 - 第1乃至第3の半導体領域上に第1のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜上に第1の導電膜を形成し、
前記第1の導電膜をエッチングすることによって、前記第1の半導体領域と重なる位置に前記第1の半導体領域よりも一回り大きい形状の第1のゲート電極を形成し、前記第2の半導体領域と重なる位置の前記第1のゲート絶縁膜を露出させ、且つ前記第3の半導体領域と重なる位置に前記第3の半導体領域よりも一回り大きい形状の下部ゲート電極を形成し、
前記第1のゲート電極上、露出した前記第1のゲート絶縁膜上、及び前記下部ゲート電極上に第2のゲート絶縁膜を形成し、
前記下部ゲート電極上の前記第2のゲート絶縁膜をドライエッチングにより除去し、
前記第2のゲート絶縁膜上及び前記下部ゲート電極上に第2の導電膜を形成し、
前記第2の導電膜をドライエッチングすることによって、前記第1の半導体領域と重なる位置に第2のゲート電極を形成し、前記第2の半導体領域と重なる位置に第3のゲート電極を形成し、且つ前記第3の半導体領域と重なる位置に上部ゲート電極を形成することを特徴とする半導体装置の作製方法。 - 請求項6又は請求項7において、
前記第1乃至第3の半導体領域は、絶縁表面を有する基板上に形成された半導体層であることを特徴とする半導体装置の作製方法。 - 請求項6又は請求項7において、
前記第1乃至第3の半導体領域は、半導体基板において素子分離された領域であることを特徴とする半導体装置の作製方法。 - 請求項6又は請求項7において、
前記第1乃至第3の半導体領域は、SOI基板に形成された半導体層であることを特徴とする半導体装置の作製方法。 - 請求項6乃至請求項10のいずれか一項において、
前記第1の半導体領域を用いて、メモリトランジスタを形成し、
前記第2の半導体領域を用いて、高耐圧トランジスタを形成し、
前記第3の半導体領域を用いて、高速トランジスタを形成することを特徴とする半導体装置の作製方法。 - 請求項6乃至請求項11のいずれか一項において、
前記第2の導電膜の材料は、前記第1の導電膜の材料よりも低抵抗な材料からなることを特徴とする半導体装置の作製方法。 - 第1の半導体領域と、前記第1の半導体領域上の第1のゲート絶縁膜と、前記第1のゲート絶縁膜上の第1のゲート電極と、前記第1のゲート電極上の第2のゲート絶縁膜と、前記第2のゲート絶縁膜上の第2のゲート電極とを有する第1のトランジスタと、
第2の半導体領域と、前記第2の半導体領域層上の第3のゲート絶縁膜と、前記第3のゲート絶縁膜上の第3のゲート電極を有する第2のトランジスタと、を有し、
第2のトランジスタの前記第3のゲート絶縁膜は、前記第1ゲート絶縁膜と同じ層から形成された下部ゲート絶縁膜上に、前記第2ゲート絶縁膜と同じ層から形成された上部ゲート絶縁膜が積層された構造を有することを特徴とする半導体装置。 - 請求項13において、
前記第1及び第2の半導体領域は、絶縁表面を有する基板上に形成された半導体層であることを特徴とする半導体装置。 - 請求項13において、
前記第1及び第2の半導体領域は、半導体基板において素子分離された領域であることを特徴とする半導体装置。 - 請求項13において、
前記第1及び第2の半導体領域は、SOI基板に形成された半導体層であることを特徴とする半導体装置。 - 第1の半導体領域と、前記第1の半導体領域上の第1のゲート絶縁膜と、前記第1のゲート絶縁膜上の第1のゲート電極と、前記第1のゲート電極上の第2のゲート絶縁膜と、前記第2のゲート絶縁膜上の第2のゲート電極とを有する第1のトランジスタと、
第2の半導体領域と、前記第2の半導体領域層上の第3のゲート絶縁膜と、前記第3のゲート絶縁膜上の第3のゲート電極を有する第2のトランジスタと、を有し、
第3の半導体領域と、前記第3の半導体領域層上の第4のゲート絶縁膜と、前記第4のゲート絶縁膜上の第4のゲート電極を有する第3のトランジスタと、を有し、
第2のトランジスタの前記第3のゲート絶縁膜は、前記第1ゲート絶縁膜と同じ層から形成された下部ゲート絶縁膜上に、前記第2ゲート絶縁膜と同じ層から形成された上部ゲート絶縁膜が積層された構造を有し、
前記第3のトランジスタの前記第4のゲート絶縁膜は、前記第1ゲート絶縁膜と同じ層から形成された絶縁膜からなる構造を有することを特徴とする半導体装置。 - 請求項17において、
前記第2のトランジスタの前記第3のゲート電極は、前記第2のゲート電極と同じ層からなる構造を有し、
前記第3のトランジスタの前記第4のゲート電極は、前記第1ゲート電極と同じ層から形成された下部ゲート電極上に、前記第2ゲート電極と同じ層から形成された上部ゲート電極が積層された構造を有し、
前記第2のゲート電極と同じ層から形成された引き回しの配線が形成されており、
前記第2のゲート電極の材料は、前記第1のゲート電極の材料よりも低抵抗な材料からなることを特徴とする半導体装置。 - 請求項17又は請求項18において、
前記第1乃至第3の半導体領域は、絶縁表面を有する基板上に形成された半導体層であることを特徴とする半導体装置。 - 請求項17又は請求項18において、
前記第1乃至第3の半導体領域は、半導体基板において素子分離された領域であることを特徴とする半導体装置。 - 請求項17又は請求項18において、
前記第1乃至第3の半導体領域は、SOI基板に形成された半導体層であることを特徴とする半導体装置。 - 請求項17乃至請求項21のいずれか一項において、
前記第1のトランジスタは、メモリトランジスタであり、
前記第2のトランジスタは、高耐圧トランジスタであり、
前記第3のトランジスタは、高速トランジスタであることを特徴とする半導体装置。
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