JP4075914B2 - データ処理装置 - Google Patents

Description

本発明は、内部メモリ及び外部メモリを用いて、複数のデータ転送要求を同時に処理するデータ処理部を有するデータ処理装置に関する。

従来より、データの読み書きを行うためのＤＲＡＭ等のメモリを、データ処理回路と同一のチップ上に設けたデータ処理装置が知られている。このような回路上に設けられたメモリは、内部メモリ又は内蔵メモリ（以下、これらは「内部メモリ」と称される。）と呼ばれる。内部メモリは、データ処理部とデータの送受信を行うためのバスを、短く且つビット幅を広く形成することができるので、高速にデータ転送が可能となり、データ処理装置の高速化を実現できる。

データ処理回路とは別途に、外部バスを介してデータを送受信可能に設けられたＤＲＡＭ等のメモリは、外部メモリと呼ばれる。外部メモリは、ＣＰＵやデータ処理回路等からアクセスされる。したがって、外部バスは、ＣＰＵやデータ処理回路等が外部メモリにアクセスする際に用いられる。一般に、データ処理回路が外部バスを介して外部メモリにデータ転送を行う速度は、内部メモリに比べて遅い。一方、外部メモリは、メモリの増設に容易に対応できるという利点がある。

例えば、画像読取装置の読取画像のデータ処理を行うデータ処理装置として、内部メモリを有するデータ処理装置を用いれば、読取画像のデータ処理が高速化され、高速コピー等が実現される。

画像読取装置は、例えば複合機等に搭載されてスキャナ機能やコピー機能、ファクシミリ機能等に用いられ、近年、高解像度の画像読取りやカラーコピー等の複合機の高性能化に伴い、画像読取装置も高性能化されている。画像読取装置の高性能化により、データ処理装置により行われるデータ処理は、その種類が多くなり、また、処理すべき画像データの容量も大きくなっている。

大容量の画像データを高速に処理できるデータ処理装置を実現する手段の一つとして、大容量の内部メモリを設けることが考えられる。しかし、内部メモリの大容量化は、コストの上昇が大きいという問題がある。また、データ処理装置の回路設計段階で定められた内部メモリの容量に対して、その後の製品仕様の変更等により拡張又は縮小を要求されることが多いが、内部メモリの容量の変更は困難である。一方、外部メモリは、製品仕様の変更に伴う増設が容易である。また、内部メモリに比べて、メモリ増設によるコスト上昇が小さい。したがって、内部メモリと外部メモリとを併用するデータ処理装置が提案されている（特許文献１参照）。

特開平１１−３３２４号公報

データ処理装置が、複合機に適用された場合には、データ処理装置は、画像読取りのためのデータ処理の他、プリンタ機能やファクシミリ機能等を動作させるための各種処理を行う。その場合に、画像読取りにおけるデータ処理のために、外部メモリにアクセスするための外部バスを占有させることはできない。

一方、画像読取装置のイメージセンサとして、ＣＩＳ（Contact Image Sensor）やＣＣＤ（Charge Coupled Device）のようなラインイメージセンサを用いた場合には、メモリへ出力するまでの１ライン分のデータ処理は、中断することなく完了することが要求される。したがって、画像読取りにおけるデータ処理のための外部メモリへのアクセスが、ＣＰＵ等からの外部メモリへのアクセスよりも優先させることが望ましい。しかし、画像読取りにおけるデータ処理のための外部メモリへのアクセスが連続する場合には、ＣＰＵ等からの外部メモリへのアクセスが待たされ、システム全体の応答速度が遅くなるという問題が生じる。

また、画像読取りにおけるデータ処理が行われた後の画像データは、外部メモリをラインバッファとして一時保存され、フィルタ処理や色変換処理、誤差拡散処理等の画像処理が行われる。前述したように、画像読取りにおけるデータ処理のための外部メモリへのアクセスが優先されると、その後の画像処理が待たされる。例えば、複合機によりコピーを行っている場合には、画像読取りが高速化されても、その後の画像処理等が待たされると、コピー処理全体としての高速化が図れないという問題がある。

本発明は、かかる問題に鑑みてなされたものであり、内部メモリ及び外部メモリを用いて、複数のデータ転送要求を同時に処理するデータ処理部を有するデータ処理装置において、内部メモリと外部メモリとを有効利用して、小容量の内部メモリで高速なデータ処理を実現できる手段を提供すること目的とする。

また、本発明の他の目的は、上記データ処理装置において、内部メモリと外部メモリとの双方を割り当て可能にする手段を提供することにある。

また、本発明のさらに他の目的は、上記データ処理装置において、外部バスを占有することなく、高速なデータ処理を行う手段を提供することを目的とする。

(1)本発明に係るデータ処理装置は、複数のデータ転送要求を行うデータ処理部と、上記データ処理部を構成する回路内部に設けられた内部メモリと、上記データ処理部と外部バスを介してデータを送受信可能に設けられた外部メモリと、上記データ処理部からの上記複数のデータ転送要求を上記内部メモリ及び上記外部メモリに割り当てるメモリ選択部と、を具備する。上記メモリ選択部は、上記データ処理部からの上記複数のデータ転送要求を、上記外部バスに対して定められたバス帯域が最大限利用されるように、データ転送要求における単位メモリ容量当たりのデータ転送量である転送量効率が低い順に上記外部メモリに割り当て、当該複数のデータ転送要求のうち上記外部メモリに割り当てることができない残りのデータ転送要求を内部メモリを割り当てるものであり、かつ、上記外部メモリへのアクセスと上記内部メモリへのアクセスとを所定の割合で交互に行うものである。

データ処理部は、複数のデータ処理において、処理前後のデータの格納や、処理に要するデータの読み出しのために外部メモリ又は内部メモリへのデータ転送要求を行う。メモリ選択部は、データ処理部が各データ処理について要求するデータ転送要求に対して、内部メモリ及び外部メモリへの割り当てを行う。これにより、各データ転送要求に対して使用される内部メモリ及び外部メモリの双方が割り当て可能になる。

転送量効率とは、データ転送要求における単位メモリ容量当たりのデータ転送量であり、単位メモリ容量に対してデータ転送量が少ないほど、転送量効率が低いものとなる。

外部メモリに対して転送量効率の低いデータ転送要求が割り当てられることにより、内部メモリに割り当てられるその他のデータ転送要求は転送量効率が高いものとなる。また、外部メモリには、外部バスに対して定められたバス帯域が最大限利用されるように各データ転送要求が割り当てられるので、内部メモリへのデータ転送要求の割り当てが可能な限り小さくなる。これにより、内部メモリのメモリ容量を小さくすることができ、内部メモリのコストダウンが実現される。

メモリ選択部は、外部バスに対して定められたバス帯域が最大限利用されるように転送量効率が低いデータ転送要求を各データ転送要求毎に外部メモリに順次割り当てる。外部メモリに各データ転送要求を割り当てると、一つのデータ転送要求を割り当てるには不十分な残存バス帯域が生じる。この未利用の残存バス帯域に対して、未割り当てのデータ転送要求のうち転送量効率が低いデータ転送要求の一部が割り当てられる。当該データ転送要求の残りは内部メモリに割り当てられる。その他のデータ転送要求に対しては内部メモリが割り当てられる。これにより、メモリ選択部において、一つのデータ転送要求に対して内部メモリ及び外部メモリの双方を割り当てることが可能である。

外部メモリへのアクセス速度は内部メモリへのアクセス速度に対して低速である。外部メモリへのアクセスと内部メモリへのアクセスとを交互に行って、外部メモリへのアクセスを分散させることにより、低速な外部メモリのアクセスが一連のデータ処理の律速になることが防止される。

(2)また、上記データ処理部は、被読取媒体の画像をライン毎に読み取るラインイメージセンサが出力する画像信号を処理するものが好適である。

(3)また、上記データ処理部は、上記ラインイメージセンサから出力される画像信号を１ライン毎に処理するものが好適である。

このように、本発明に係るデータ処理装置によれば、メモリ選択部が、データ処理部が各データ処理におけるデータ転送要求に対して、内部メモリ及び外部メモリへの割り当てを行うので、１つのデータ転送要求に対して内部メモリと外部メモリとを併用することができる。また、内部メモリと外部メモリとを有効利用して、小容量の内部メモリで高速なデータ処理を実現される。また、データ処理部により外部バスが占有されることなく、高速なデータ処理を実現することができる。

以下、適宜図面を参照して本発明の実施形態を説明する。なお、本実施の形態で示すデータ処理装置３０は、本発明の一実施態様にすぎない。したがって、本発明が実施形態に記載のものに限定されず、発明の要旨を変更しない範囲で構成を変更できることはいうまでもない。

図１は、本発明の実施の形態に係る画像読取装置１の外観構成を示すものである。本画像読取装置１は、例えば、プリンタ機能とスキャナ機能とを一体的に備えた多機能装置（ＭＦＤ：Multi Function Device）のスキャナ部として用いられたり、複写機の画像読取部として用いられる。

図に示すように、画像読取装置１は、ＦＢＳとして機能する読取載置台２に対して、オート・ドキュメント・フィーダ（ＡＤＦ：Auto Document Feeder）３を備えた原稿カバー４が開閉自在に取り付けられてなる。読取載置台２は、略直方体の筐体２０の天面にプラテンガラス２１が配設され、該筐体２０内に画像読取ユニット５が内蔵されてなるものである。プラテンガラス２１上に載置された原稿が、原稿カバー４が閉じられることにより固定される。その原稿に対して、画像読取ユニット５が走査されて画像読取りが行われる。

また、読取載置台２の正面側には、操作パネル２２が設けられている。操作パネル２２は各種操作ボタンや液晶表示部から構成されており、画像読取装置１は、該操作パネル２２からの指示によって動作するようになっている。なお、本画像読取装置１をＭＦＤとして実現する場合には、操作パネル２２による指示のほか、コンピュータに接続されて該コンピュータからスキャナドライバ等を介して送信される指示によっても動作する。

原稿カバー４には、原稿トレイから排紙トレイへ原稿を連続搬送するＡＤＦ３が備えられている。ＡＤＦ３による搬送過程において原稿がプラテン２３を通過し、該プラテン２３の下方において画像読取ユニット５が該原稿の画像を読み取るようになっているが、本発明においてＡＤＦ３は任意の構成である。

画像読取ユニット５は、イメージセンサ２４（ラインイメージセンサ）がキャリッジに搭載され、該キャリッジがベルト駆動機構等の走査機構によりプラテンガラス２１に平行して往復動可能に構成されている。イメージセンサ２４は所謂密着型のイメージセンサであり、一般にＣＩＳと称される。

図２に示すように、イメージセンサ２４は、その上面２５が平面視で細長矩形の直方体形状である。上面２５には、イメージセンサ２４に内蔵されたＬＥＤの光を導くライトガイド２６が長手方向に配設されている。このライトガイド２６により、ＬＥＤの光がイメージセンサ２４の上面２５側へ出射される。また、上面２５には、複数の集光レンズ２７がライトガイド２６と平行するように長手方向に一列に配設されている。さらに、イメージセンサ２４の内部には、集光レンズ２７の直下に複数の光電変換素子が集光レンズ２７と同方向に列設されている。ＬＥＤから出射された光は被読取媒体に照射され、その反射光が集光レンズ２７により光電変換素子に集光される。光電変換素子は反射光の強度に応じた画像信号を出力する。このようにして、イメージセンサ２４は、被読取媒体の画像を１ライン毎の画像信号として出力する。

イメージセンサ２４の長手方向、すなわち主走査方向に配列された光電変換素子は任意の素子群からなるチャネルに分割されている。本実施の形態では、イメージセンサ２４の光電変換素子が３分割されたものについて説明する。図３に示すように、イメージセンサ２４の主走査方向に配列された光電変換素子は５１２０個である。これら各光電変換素子が１ラインにおける１画素に相当する。換言すれば、イメージセンサ２４の１ラインは５１２０画素からなる。この１ラインの５１２０画素が中央及び両端の３つの領域に分割されている。これら各領域を主走査方向の上流側からチャネル１（ｃｈ１）、チャネル２（ｃｈ２）、チャネル３（ｃｈ３）と呼ぶ。イメージセンサ２４の主走査方向の上流側とは、イメージセンサ２４が５１２０画素の画像信号を順次出力する方向の上流側であり、図３における左側である。

各チャネルに含まれる画素数は任意に設定し得る。本実施の形態では、チャネル１が１６００画素、チャネル２が１７９２画素、チャネル３が１７２８画素を有するように、１ライン分の５１２０画素が３分割されている。各チャネル１，２，３には、各チャネルが有する光電変換素子から画像信号を出力するための出力線がそれぞれ設けられている。イメージセンサ２４には、制御信号としてトリガー信号ＴＧが与えられた後、クロック信号ＣＬＫが与えられ、このクロック信号ＣＬＫに同期して、各チャネル１，２，３から、各チャネルが有する光電変換素子からの画像信号が出力される。換言すれば、イメージセンサ２４は、クロック信号ＣＬＫに同期して各チャネル１，２，３から画像信号を並列に出力する。

各チャネル１，２，３からの画像信号は、各チャネル１，２，３に対応して設けられた３本の出力線からそれぞれ出力される。各チャネルにおいては、主走査方向の上流側の光電変換素子から順次スイッチングされて各光電変換素子の画像信号が出力される。詳細には、チャネル１からは、１画素目から１６００画素目までの画像信号がシリアルに出力される。チャネル２からは、１６０１画素目から３３９２画素目までの画像信号がシリアルに出力される。チャネル３からは、３３９３画素目から５１２０画素目までの画像信号がシリアルに出力される。

イメージセンサ２４の各出力線は、画像読取装置１の制御部と電気的に接続されている。画像読取装置１の制御部は、例えば、各種演算を行うためのＣＰＵ、各種制御プログラムが格納されたＲＯＭ、データを一時格納するためのＲＡＭ、駆動回路や各種インタフェース等を駆動するためのＡＳＩＣ（Application Specific Integrated Circuit）等からなる。この制御部の一部として、本発明に係るデータ処理装置が実現されている。

図４は、データ処理装置３０の主要な構成を示す。なお、図４においては、データ処理装置３０の主要構成を説明する便宜上、ＣＰＵやＲＯＭ等から他の回路へのアクセス経路が一部省略されている。
データ処理装置３０は、イメージセンサ２４から出力された画像信号を処理する画像読取処理回路３１（データ処理部）及び画像処理回路３２（データ処理部）と、これらの回路内に設けられた内部メモリ３３と、内部メモリ３３に対するアクセス制御を行う内部メモリ制御部３４と、ＣＰＵ３５（中央処理装置）等と外部バス３６を介してデータを送受信可能に設けられた外部メモリ３７と、外部メモリ３７に対するアクセス制御を行う外部メモリ制御部３８と、画像読取処理回路３１又は画像処理回路３２からのデータ転送要求に対してメモリ割り当てを行うインタフェース回路３９（メモリ選択部）とを備える。

画像読取処理回路３１及び画像処理回路３２は、それぞれ複数のデータ転送処理を同時に行うとともに、複数のデータ転送要求を行うものである。図に示すように、画像読取処理回路３１は、イメージセンサ２４から出力される画像信号を、並び替え処理、黒補正処理、シェーディング補正処理、ガンマ補正、及びラインバッファ書き込み処理を一連の処理として行う。これら処理は、イメージセンサ２４から出力される１ライン毎の画像信号を一連のものとして行われる。

画像処理回路３２は、画像読取処理回路３１が処理した画像データに対して、ラインバッファ読み出し処理、フィルタ処理、色変換処理、記録ガンマ補正処理、２値化処理（誤差拡散処理）、及び画像処理データ出力処理を行う。

詳細に説明するに、イメージセンサ２４のＬＥＤから被読取媒体に光が照射され、被読取媒体の反射光が集光レンズ２７により主走査方向に列設された各光電変換素子に集光されると、各光電変換素子は、受光した光強度に応じて電荷を蓄積する。イメージセンサ２４には、制御信号として、１ラインの開始を示すトリガー信号ＴＧが与えられた後、クロック信号ＣＬＫが付与される。このクロック信号ＣＬＫに基づいて、各チャネル１，２，３が同時にスイッチングされ、各チャネル１，２，３の３つの光電変換素子から、受光した光強度に応じた画像信号が並列して外部に出力される。

イメージセンサ２４から並列に出力されたアナログの各画像信号は、アナログフロントエンド回路４０により、サンプルホールドされた後、デジタル変換され且つシリアル化される。デジタル変換とは、イメージセンサ２４から出力されたアナログの画像信号を所定ビット数のデジタルコードからなるデジタル信号に変換することである。デジタル変換は、アナログ／デジタル変換器により行われる。シリアル化とは、イメージセンサ２４から並列に出力された３つの画像信号を、所定の順序で直列に出力することにより行われる。並列に出力された画像信号のシリアル化は、アナログスイッチがイメージセンサ２４からの出力線のいずれか１つを順次スイッチングすることにより行われる。このデジタル変換とシリアル化の順序は、いずれが先であってもよい。

アナログフロントエンド回路４０によりシリアル化された各チャネル１，２，３の画像信号は、サンプリング回路４１によりサンプリングされる。サンプリング回路４１は、各チャネル１，２，３から出力される画像信号のレベルが安定する所定時点の画像信号をサンプリングする。また、サンプリング回路４１は、各画像信号が属するチャネルをチャネル情報としてサンプリングした各画像信号毎に付加して出力する。

サンプリング回路４１から出力された画像信号は、画像読取処理回路３１により並び替え処理される。すなわち、イメージセンサ２４の主走査方向の先頭から各画像信号が並ぶように並び替えられる。画像読取処理回路３１は、各画像信号の並び替えのために、サンプリング回路４１から出力された画像信号をメモリの所定アドレスに書き込むために、インタフェース回路３９にデータ転送要求を行う。また、メモリに書き込まれた画像信号を所定の順序で読み出すために、インタフェース回路３９にデータ転送要求を行う。並び替え処理において用いられるメモリは、インタフェース回路３９により内部メモリ３３又は外部メモリ３７のいずれか一方又は双方が選択され得る。

並び替え処理によりイメージセンサ２４の主走査方向の順序に並び替えられた画像信号は、黒補正処理が行われる。黒補正処理とは、黒補正データに基づいて光電変換素子間のばらつきを補正することをいう。黒補正データは、イメージセンサ２４が被読取媒体の画像読取りを開始する際に、基準部材等に対して予め取得されて、メモリに格納されている。黒補正処理においては、画像読取処理回路３１は、黒補正データを使用するためにインタフェース回路３９にデータ転送要求を行う。黒補正処理において用いられるメモリは、インタフェース回路３９により内部メモリ３３又は外部メモリ３７のいずれか一方又は双方が選択され得る。

黒補正処理が行われた画像信号は、シェーディング補正処理が行われる。シェーディング補正処理とは、シェーディング補正データに基づいて光電変換素子間及び光源のばらつきを補正することをいう。シェーディング補正データは、イメージセンサ２４が被読取媒体の画像読取りを開始する際に、基準部材等に対して予め取得されて、メモリに格納されている。シェーディング補正処理においては、画像読取処理回路３１は、シェーディング補正データを使用するためにインタフェース回路３９にデータ転送要求を行う。シェーディング処理において用いられるメモリは、インタフェース回路３９により内部メモリ３３又は外部メモリ３７のいずれか一方又は双方が選択され得る。

シェーディング補正処理が行われた画像信号は、ガンマ補正が行われる。ガンマ補正とは、読取信号に対して、記録濃度を線形に近づけるために階調補正を行うことをいう。ガンマ補正は、予めメモリに格納されたガンマテーブルに基づいて行われる。

ガンマ補正処理が行われた画像信号は、ラインバッファに書き込まれる。画像読取処理回路３１は、画像信号をメモリへ出力するためにインタフェース回路３９にデータ転送要求を行う。画像信号を出力先となるメモリは、インタフェース回路３９により、内部メモリ３３又は外部メモリ３７のいずれか一方又は双方が選択され得る。ラインバッファへの書き込みは、イメージセンサ２４の主走査方向の光電素子が出力した画像信号を１単位として、つまり１ライン単位で行われる。ラインバッファは、例えば、４ライン以上のラインデータを格納可能に構成される。

ラインバッファに書き込まれた画像信号は、画像処理回路３２により読み込まれる。読み込まれた画像信号は、フィルタ処理、色変換処理、及び記録ガンマ補正処理が行われる。フィルタ処理とは、例えば画像の鮮鋭化や中間調の滑らかな再生のための処理等であり、エッジ強調やスムージング、モアレ除去等である。色変換処理とは、イメージセンサ２４によりＲＧＢに色分解されて読み取られた画像信号を、例えばＣＭＹＫの色空間で定義される分光特性に補正して変換することをいう。記録ガンマ補正処理とは、色変換された画像信号を、記録濃度を線形に近づけるための階調補正をいう。これら各処理に用いられるフィルタデータやガンマテーブル等のようにランダムにアクセスされるものについては、内部メモリ３３に割り当てられない。

記録ガンマ補正処理が行われた画像信号は、２値化処理として誤差拡散処理が行われる。２値化処理とは、インクジェット記録や熱転写記録等において、ドットのオン／オフにより濃淡を表現する記録装置に対して、オン／オフの情報を提供するために、８ビットなどの多値データを１ビットデータに量子化する処理をいう。その２値化処理である誤差拡散処理とは、２値化時の誤差を周辺画素に分配することで、濃度階調を表現する擬似階調処理である。誤差拡散処理においては、画像読取処理回路３１は、誤差拡散データの入出力のためにインタフェース回路３９にデータ転送要求を行う。誤差拡散処理において用いられるメモリは、インタフェース回路３９により、内部メモリ３３又は外部メモリ３７のいずれか一方又は双方が選択され得る。誤差拡散処理が行われた画像信号は、画像処理データとして外部メモリ３７に書き込まれる。

内部メモリ３３は、画像読取処理回路３１、画像処理回路３２、内部メモリ制御部３４、インタフェース回路３９と同一の回路内に設けられている。画像読取処理回路３１、画像処理回路３２、内部メモリ制御部３４、及びインタフェース回路３９は、例えばＡＳＩＣにより実現され、内部メモリ３３もＡＳＩＣのチップ上に形成される。このように、画像読取処理回路３１や画像処理回路３２等と同一回路内に形成された内部メモリ３３は、画像読取処理回路３１や画像処理回路３２から高速アクセスが可能である。一方、内部メモリ３３の容量は、回路設計の際に定められる必要があり、回路を生成した後に内部メモリ３３を増設することは困難である。

外部メモリ３７は、所謂ＲＡＭであり、ＣＰＵ３５等のその他のデバイスが外部バス３６を介してアクセス可能なものである。外部メモリ３７は、アクセス速度は中速であるが、カラーコピーやモノクロコピーのように、装置に求められる仕様に応じて容量を変更することが可能であり、回路設計後の容量の変更にも容易に対応可能である。

外部バス３６は、外部メモリ３７と外部メモリ制御部３８とを送受信可能に接続するものであり、所定のビット幅で形成されており、所定の転送能力を有する。外部バス３６の転送能力を大きくすることは技術的に可能であるが、データ処理装置３０を可能な限り低コストで実現するという要求に反する。ここでは、外部バス３６は、画像読取処理回路３１及び画像処理回路３２が各データ処理をする際に要求するデータ転送要求が、インタフェース回路３９により、外部バス３６を介して外部メモリ３７にすべて割り当てられた場合に、画像読取処理回路３１及び画像処理回路３２が複数且つ一連のデータ処理におけるデータ転送に要する時間が要求される所定時間を超えるデータ転送能力であるとする。

ここで、外部バス３６のビット幅を１６ビットとする。また、外部メモリ３７へのアクセスは、６０ＭＨｚを１クロックとして行わる。また、外部メモリ３７へ１ビットのデータ転送するために５クロック必要とする。

画像読取処理回路３１及び画像処理回路３２が複数且つ一連のデータ処理におけるデータ転送に要する時間として、被読取媒体がＡ４サイズ（８．５インチ×１２インチ）の原稿に対して、解像度を主走査６００ｄｐｉ、副走査６００ｄｐｉとしてカラーコピーを行う場合を想定する。なお、説明の便宜上、１画素を１バイトデータとする。この条件の下に、Ａ４サイズの原稿を読み取った場合の１ページ当たりのデータ量を計算すれば、（６００ｄｐｉ×８．５インチ×６００ｄｐｉ×１２インチ）×３色（ＲＧＢ）＝１１０ＭＢとなる。

Ａ４サイズの原稿をカラーコピーする際に、画像読取処理回路３１及び画像処理回路３２において発生するメモリアクセス量を表１に示す。

表１に示される合計１１９１ＭＢのメモリアクセス量を、インタフェース回路３９がすべて外部メモリ３７に割り当てたとすれば、外部メモリ３７へのアクセス時間は、｛（１１９１Ｍ×８ビット）／１６ビット／６０Ｍ｝×５＝４９．６秒となる。

次に、画像読取処理回路３１及び画像処理回路３２のデータ転送に要求される所定時間として、Ａ４サイズの原稿１ページのカラーコピー速度が２５秒であると想定する。この所定時間は、いわば画像読取装置１に求められる製品仕様である。前述したように、Ａ４サイズの原稿のカラーコピーに要するメモリアクセスを、すべて外部メモリ３７に割り当てるとすれば、要求される所定時間、すなわち製品仕様を満たすことができない。したがって、画像読取処理回路３１及び画像処理回路３２の各データ処理に際して、各々のデータ転送要求を内部メモリ３３へも割り当てることになる。

ここで、画像読取処理回路３１及び画像処理回路３２のすべてのデータ処理におけるデータ転送要求を内部メモリ３３へ割り当てると、当然データ処理の高速化が実現されるが、内部メモリ３３の容量が大きくなるので妥当でない。したがって、画像読取処理回路３１及び画像処理回路３２の各データ処理におけるデータ転送要求を、効率的に内部メモリ３３及び外部メモリ３７に割り当てることが要求される。

また、画像読取処理回路３１及び画像処理回路３２の各データ処理におけるデータ転送要求のために、外部バス３６が占有されることは望ましくない。外部メモリ３７は、ＣＰＵ３５等からもアクセス可能であり、このようなメモリアクセスは、画像読取処理回路３１及び画像処理回路３２の各データ処理以外のデータ処理を行うために必要である。したがって、ＣＰＵ３５等からのメモリアクセスのために、外部メモリ３７の一部のバス帯域を空けておく必要がある。換言すれば、画像読取処理回路３１及び画像処理回路３２からのデータ転送要求に対して、外部バス３６を占有してよいバス帯域の上限が定められている。ここでは、そのバス帯域の上限を外部バス３６の単位時間（秒）当たりのデータ転送量の７０％とする。したがって、画像読取処理回路３１及び画像処理回路３２が使用できるバス帯域における外部バス３６の単位時間（秒）当たりの最大データ転送量は、６０ＭＨｚ×１６ビット×５クロック×０．７＝１６．８ＭＢである。

画像読取処理回路３１における各データ処理では、データバッファが数画素単位しかない。したがって、データ処理装置３０によるシステムが破綻することなくデータ処理が行われるには、ラインバッファ書き込み処理までの複数且つ一連のデータ処理、すなわち１ライン分の各データ処理は、ウェイトされることなく行われる必要がある。したがって、外部メモリ制御部３８において、画像読取処理回路３１の外部メモリ３７へのデータ転送要求に対して、ＣＰＵ３５から外部メモリ３７へのアクセス要求より優先順位が高く設定されている。

外部メモリ３７へのアクセス優先順位を表２に示す。表２に示すように、画像読取処理回路３１が行う上流側のデータ処理から順に優先順位が高く設定されている。そして、ＣＰＵ３５のアクセスは、画像読取処理回路３１より低く設定されている。これにより、画像読取処理回路３１は、外部メモリ３７へのデータ転送要求において、ＣＰＵ３５等からの外部メモリ３７へのアクセス要求のために待たされることがない。したがって、画像読取処理回路３１により行われるイメージセンサ２４の１ライン分のデータ処理が、ＣＰＵ３５等からの外部メモリ３７へのアクセスによって中断されることなく行われる。

また、画像読取処理回路３１の各データ処理におけるメモリアクセスがボトルネックとなってウェイトが生じないために、イメージセンサ２４から出力される１ライン分の画像信号に対して、各データ処理におけるデータ転送要求に必要なメモリバス帯域が足りていることが必要である。

ここで、イメージセンサ２４からの１ライン分の画像信号の入力時間を７００μ秒として、１ライン分の画素数が５１２０画素、１画素に必要なメモリアクセス数を５バイトとする。なお、５バイトの内訳は、並び替え処理におけるデータの読み書き、黒補正データの読み出し、シェーディング補正データの読み出し、ラインバッファへの書き込みである。この条件の下に、必要なメモリバス帯域を求めると、５１２０画素×５バイト／７００μ秒＝３６．６ＭＢ／秒になる。前述したように、画像読取処理回路３１が使用できる外部バス３６の最大転送能力は、１６．８ＭＢ／秒なので、外部メモリ３７のみでは、１９．８ＭＢ／秒の転送能力が不足している。

インタフェース回路３９は、画像読取処理回路３１及び画像処理回路３２からのデータ転送要求に対して、内部メモリ３３又は外部メモリ３７のいずれか一方又は双方への割り当てを行うものである。これにより、画像読取処理回路３１及び画像処理回路３２からの各データ転送要求において使用される内部メモリ３３及び外部メモリ３７が、インタフェース回路３９により一括して割り当てられる。

インタフェース回路３９は、画像読取処理回路３１及び画像処理回路３２とデータの送受信可能に設けられている。また、内部メモリ制御部３４ともデータの送受信可能に設けられており、画像読取処理回路３１及び画像処理回路３２は、インタフェース回路２９及び内部メモリ制御部３４を介して内部メモリ３３にデータの読み書きが可能である。さらに、外部バス３６を介して外部メモリ制御部３８ともデータの送受信可能に設けられており、画像読取処理回路３１及び画像処理回路３２は、インタフェース回路３９及び外部メモリ制御部３８を介して外部メモリ３７にデータの読み書きが可能である。

また、ＣＰＵ３５は、システムバスから内部メモリ制御部３４又は外部メモリ制御部３８を介して、内部メモリ３３及び外部メモリ３７にアクセス可能に設けられている。したがって、図５に示すように、内部メモリ３３も、ＣＰＵ３５からみた外部メモリ３７やＲＯＭ、ＡＳＩＣ等と同じメモリマップ上に割り付けられている。

さらに、ＣＰＵ３５のバス幅が１６ビットで構成されており、内部メモリ３３のバス幅が補正データ用に１０ビット単位で構成されている場合には、ＣＰＵ３５からのメモリアクセスは２モード設けることができる。具体的には、図６に示すように、ＣＰＵ３５の１６ビットバスを、内部メモリの１０ビットに接続することができる。また、図７に示すように、ＣＰＵ３５の１６ビットバスを、内部メモリ３３の下位８ビット２つと接続することができる。換言すれば、内部メモリ３３を、８ビットメモリとして扱うアクセスと１０ビットメモリとして扱うアクセスである。これにより、内部メモリ３３のバス幅を８ビットでなく１０ビットとして補正データ等の演算精度を高めるとともに、内部メモリ３３へのアクセスが容易になる。

以下、画像読取処理回路３１又は画像処理回路３２からの各データ転送要求に対する内部メモリ３３及び外部メモリ３７への割り当てについて説明する。
まず、前述したように、外部バス３６に対して定められたバス帯域を超えないようにメモリの割り当てを行う必要がある。画像読取処理回路３１から外部メモリ３７へのアクセスは、ＣＰＵ３５等より優先されているので、画像読取処理回路３１からの転送要求により外部バス３６が占有されること防止するためである。したがって、外部メモリ３７への割り当ては、外部バス３６に対して許容された最大データ転送能力１６．８ＭＢ／秒以下とする必要がある。

さらに、前述したように、画像読取処理回路３１及び画像処理回路３２のデータ転送に要求される所定時間を満たす必要がある。したがって、Ａ４サイズの原稿１ページのカラーコピー速度を２５秒とする製品仕様を満足させる必要がある。外部バス３６の最大転送能力は２４ＭＢ／秒なので、２５秒間に転送可能なデータ量は、６００ＭＢである。したがって、外部メモリ３７への割り当ては、６００ＭＢ以下とする必要がある。

さらに、内部メモリ３３の容量を可能な限り小さくする必要がある。前述したように、イメージセンサ２４からの１ライン分の画像信号を処理するために必要なメモリバス帯域は３６．６ＭＢ／秒である。また、外部バス３６に対して許容された最大転送能力１６．８ＭＢ／秒である。したがって、内部メモリ３３には、不足している１９．８ＭＢ／秒分のデータ転送が割り当てられることになる。そして、内部メモリ３３の容量を可能な限り小さくするために、転送量効率が高いデータ転送要求を割り当てる。したがって、内部メモリ３３は、割り当てられた転送量効率の高いデータ転送要求を満足させるメモリ容量を有するものとなる。

外部メモリ３７には、外部バス３６に対して許容されたバス帯域が最大限利用されるように、画像読取処理回路３１又は画像処理回路３２からの転送量効率が低いデータ転送要求が割り当てられる。内部メモリ３３には、画像読取処理回路３１又は画像処理回路３２からのデータ転送要求のうち、外部メモリ３７に割り当てることができない残りのデータ転送要求が割り当てられる。

外部メモリ３７に対して転送量効率の低いデータ転送要求が優先的に割り当てられることにより、内部メモリ３３に割り当てられる残りのデータ転送要求は転送量効率が高いものとなる。また、外部メモリ３７には、外部バス３６に対して許容されたバス帯域が最大限利用されるように各データ転送要求が割り当てられるので、内部メモリ３３へのデータ転送要求の割り当てが可能な限り小さくなる。これにより、内部メモリ３３のメモリ容量を小さくすることができ、内部メモリ３３のコストダウンが実現される。また、外部メモリ３７には、外部バス３６に対して定められたバス帯域でデータ転送要求が割り当てられるので、画像読取処理回路３１からの外部メモリ３７へのアクセスにより外部バス３６が占有されることがなく、データ処理装置３０全体のシステムの破綻が防止される。

表１に基づいて具体的に説明するに、表１に示すように、データ転送量効率が最も低いデータ処理は、シェーディング補正処理及びラインバッファ書き込み処理である。この２つのデータ処理は外部メモリ３７に割り当てられる。ここで、外部バス３７に対して許容されたバス帯域１６．８ＭＢ／秒を満たす範囲で、１画素に発生するメモリアクセス数を求めると、（１６．８ＭＢ／秒）／（５１２０画素／７００μ秒）＝２．２９バイト／画素となる。シェーディング補正処理及びラインバッファ書き込み処理を外部メモリ３７に割り当てることにより、このうち２バイト／画素が用いられるので、残りは、０．２９バイト／画素である。したがって、画像読取処理回路３１が行う複数のデータ処理のデータ転送要求のすべてを外部メモリ３７に割り当てることができない。

この場合、未割り当てのデータ転送要求のうち転送量効率が低いデータ転送要求に対して未利用の残存バス帯域分だけ外部メモリ３７が割り当てられ、残りを内部メモリ３３に割り当てられる。つまり、一つのデータ処理が、外部メモリ３７と内部メモリ３３に分けて割り当てられる。そして、画像読取処理回路３１が行う複数のデータ処理のうち、未割り当ての残りのデータ転送要求が内部メモリ３３に割り当てられる。

具体的に説明するに、未割り当てのデータ処理は、並び替え処理、黒補正処理、誤差拡散処理であり、これらのデータ処理の際のデータ転送要求のうち、最もデータ転送量効率が低いものは誤差拡散処理である。したがって、誤差拡散処理におけるデータ転送要求が、０．２９：０．７１の割合で外部メモリ３７と内部メモリ３３とに割り当てられる。これにより、外部バス３６に対して許容された最大転送能力１６．８ＭＢ／秒を最大限利用することになる。

これまでの条件で、画像読取処理回路３１の各データ処理のうち、内部メモリ３３には、並び替え処理、黒補正処理、及び誤差拡散処理の一部が割り当てられ、外部メモリ３７には、シェーディング補正処理、ラインバッファ書き込み処理、誤差拡散処理の一部が割り当てられる。これにより、画像読取処理回路３１が行うイメージセンサ２４の１ライン分の処理が中断されることなく行われ、また、データ処理装置３０においてシステム破綻が生じることがない。

さらに、画像処理回路３２の各データ処理のうち、ラインバッファ読み出し処理、及び画像データ出力処理におけるデータ転送要求を、内部メモリ３３又は外部メモリ３７のいずれか一方又は双方に割り当てることが必要になる。これらのデータ処理は、ＣＰＵ等からの外部メモリ３７へのアクセスより優先順位が低い。したがって、外部メモリ３７にすべて割り当てられたとしても、データ処理装置３０においてシステム破綻の要因となることがない。しかし、画像処理回路３２のデータ処理が、他のメモリアクセスによりウェイトされて中断されると、画像読取処理回路３１及び画像処理回路３２のデータ転送に要求される所定時間を満たすことができない。

具体的に説明するに、Ａ４サイズの原稿１ページのカラーコピー速度が２５秒とする製品仕様を満足させるには、外部メモリ３７に割り当て可能なデータ転送量は、６００ＭＢである。前述した条件で、外部メモリ３７には、画像読取処理回路３１の各データ処理のうち、シェーディング補正処理、ラインバッファ書き込み処理、誤差拡散処理の一部の各データ転送要求が割り当てられている。さらに、画像処理回路３２の各データ処理のうち、ラインバッファ読み出し処理、及び画像データ出力処理の各データ転送要求が外部メモリ３７に割り当てられるとすると、外部メモリ３７へのデータ転送量は、１１０ＭＢ（シェーディング補正処理）＋１１０ＭＢ（ラインバッファ書き込み処理）＋２９３×０．２９（誤差拡散処理の一部）＋３３０ＭＢ（ラインバッファ読み出し処理）＋１８ＭＢ（画像データ出力処理）＝６５２．９７ＭＢとなる。したがって、６００ＭＢを超える約５２．９７ＭＢ分を内部メモリ３３に割り当てることにより、求められる製品仕様を満たすことになる。

前述したように外部メモリ３７に割り当てた各データ処理のうち、転送効率が最も高い誤差拡散処理の一部、具体的には、さらに０．１９程度を内部メモリ３３に割り当てると、外部メモリ３７へのデータ転送量は、１１０ＭＢ（シェーディング補正処理）＋１１０ＭＢ（ラインバッファ書き込み処理）＋３３０ＭＢ（ラインバッファ読み出し処理）＋２９３ＭＢ×（０．２９−０．１９）＋１８ＭＢ（画像データ出力処理）＝５９７．３ＭＢとなる。これにより、求められる製品仕様が満たされる。そして、内部メモリ３３の総容量は、５１２０Ｂ（並び替え処理）＋５１２０Ｂ（黒補正処理）＋５１２０Ｂ×４×０．９（誤差拡散処理の一部）＝２８６７２Ｂになる。

このようにして、インタフェース回路３９は、画像読取処理回路３１及び画像処理回路３２の各データ処理の際のデータ転送要求に対して、内部メモリ３３及び外部メモリ３７への割り当てが設定されている。したがって、インタフェース回路３９は、内部メモリ３３及び外部メモリ３７の双方にデータ転送要求を割り当てることが可能である。

一つのデータ転送要求に対して、内部メモリ３３及び外部メモリ３７の双方を割り当てるために、図８に示すように、インタフェース回路３９は、内部メモリ３３及び外部メモリ３７に対して一連のメモリアドレスを有する。具体的には、誤差拡散処理におけるデータ転送要求のように内部メモリ３３と外部メモリ３７とを併用するデータ処理に対して、内部メモリ３３の上限アドレスを有し、内部メモリ３３へアクセスされるメモリアドレスが上限アドレスを超えた場合に、外部メモリ３７へアクセスが切り替えられる。

これにより、内部メモリ３３から外部メモリ３７への切り替えが容易に行われる。また、内部メモリ３３と外部メモリ３７とを一連のメモリアドレスで管理することにより、内部メモリ３３の同一領域に重複してデータ処理の割り当てが行われることが防止される。なお、内部メモリ３３及び外部メモリ３７に対して読み書きが要求されるデータ処理に対してオフセットアドレスを有することとしても同様の効果が得られる。

また、インタフェース回路３９は、画像処理回路３２の誤差拡散処理のデータ転送要求のうち、内部メモリ３３と外部メモリ３７とを併用する場合に、内部メモリ３３へのアクセスと外部メモリ３７へのアクセスとを所定の割合で交互に行うものとしてもよい。

外部メモリ３７へのアクセス速度は内部メモリ３３へのアクセス速度に対して低速であるので、外部メモリ３７へのアクセスと内部メモリ３３へのアクセスとを交互に行って、外部メモリ３７へのアクセスを分散させることにより、低速な外部メモリ３７のアクセスが一連のデータ処理の律速になることが防止される。

このように、本データ処理装置３０によれば、インタフェース回路３９が、画像読取処理回路３１及び画像処理回路３２の各データ処理におけるデータ転送要求に対して、内部メモリ３３又は外部メモリ３７のいずれか一方又は双方への割り当てを行うことができる。また、各データ転送要求に対して内部メモリ３３の重なった領域が割り当てられることがない。また、１つのデータ転送要求に対して内部メモリ３３と外部メモリ３７とを併用することが容易になる。したがって、ＣＰＵ３５等からのメモリアクセスより優先順位が高いデータ転送要求を任意に割り振れることができ、システム破綻を回避することができる。また、内部メモリ３３及び外部メモリ３７へのデータ転送要求が、転送量効率に基づいて割り振られることにより、内部メモリ３３の容量を可能な限り小さくして、データ処理の高速化を図ることができる。

図１は、本発明の実施の形態に係る画像読取装置１の外観構成を示す斜視図である。 図２は、イメージセンサ２４の外観構成を示す平面図である。 図３は、イメージセンサ２４の光電変換素子の分割を示す模式図である。 図４は、データ処理装置３０の主要構成を示す概略図である。 図５は、ＣＰＵ３５からみた内部メモリ３３及び外部メモリ３７を含むメモリマップである。 図６は、ＣＰＵ３５から内部メモリ３３へのアクセス方法を示す図である。 図７は、ＣＰＵ３５から内部メモリ３３へのアクセス方法を示す図である。 図８は、内部メモリ３３及び外部メモリ３７の各データ処理に割り付けられたアドレスを示す図である。

符号の説明

２４・・・イメージセンサ（ラインイメージセンサ）
３０・・・データ処理装置
３１・・・画像読取処理回路（データ処理部）
３２・・・画像処理回路
３３・・・内部メモリ
３４・・・内部メモリ制御部
３５・・・ＣＰＵ（中央処理装置）
３６・・・外部バス
３７・・・外部メモリ
３８・・・外部メモリ制御部
３９・・・インタフェース回路（メモリ選択部）

Claims (3)

1. 複数のデータ転送要求を行うデータ処理部と、
   上記データ処理部を構成する回路内部に設けられた内部メモリと、
   上記データ処理部と外部バスを介してデータを送受信可能に設けられた外部メモリと、
   上記データ処理部からの上記複数のデータ転送要求を上記内部メモリ及び上記外部メモリに割り当てるメモリ選択部と、を具備し、
   上記メモリ選択部は、上記データ処理部からの上記複数のデータ転送要求を、上記外部バスに対して定められたバス帯域が最大限利用されるように、データ転送要求における単位メモリ容量当たりのデータ転送量である転送量効率が低い順に上記外部メモリに割り当て、当該複数のデータ転送要求のうち上記外部メモリに割り当てることができない残りのデータ転送要求を内部メモリを割り当てるものであり、かつ、上記外部メモリへのアクセスと上記内部メモリへのアクセスとを所定の割合で交互に行うものであるデータ処理装置。
2. 上記データ処理部は、被読取媒体の画像をライン毎に読み取るラインイメージセンサが出力する画像信号を処理するものである請求項１に記載のデータ処理装置。
3. 上記データ処理部は、上記ラインイメージセンサから出力される画像信号を１ライン毎に処理するものである請求項２に記載のデータ処理装置。

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