JP2012095010A

JP2012095010A - 画像読取装置

Info

Publication number: JP2012095010A
Application number: JP2010239092A
Authority: JP
Inventors: Katsuhiro Kitakado; 克浩北門
Original assignee: Funai Electric Co Ltd
Current assignee: Funai Electric Co Ltd
Priority date: 2010-10-25
Filing date: 2010-10-25
Publication date: 2012-05-17

Abstract

【課題】画像読取装置において、出力タイプが異なるＣＩＳのいずれが設けられたとしても、製造コストを抑えながら、ＣＩＳからメモリに記憶される各画素データを画素配列順に読み出し、画像への各種処理を正確に実行する。
【解決手段】画像読取装置１は、ＣＩＳ２から出力される各画素データをＣＩＳ２の出力タイプに応じたアドレスに記憶するメモリ３と、記憶制御回路４とを備える。記憶制御回路４は、ＣＩＳ２の出力タイプ情報を基に、メモリ３から画素データを読み出す方法を変える。これにより、出力タイプが異なるＣＩＳ２のいずれが設けられたとしても、メモリ３から各画素データを画素配列順に読み出すことができ、画像への各種処理を正確に実行できる。しかも、画像処理を正確に行えるようにするために、製造の際、ＣＩＳ２の出力タイプ毎に、ＣＩＳ２に対応した記憶制御回路を用意する必要がなくなり、従って、部品の共通化を図ることができる。
【選択図】図１

Description

本発明は、原稿の画像を読み取る画像読取装置に関する。

従来から、原稿の画像をＣＩＳ（Contact Image Sensor）により読み取り、その読み取った画像データをメモリに格納し、画像補正処理等の際に、メモリから画像データを読み出して、画像に各種の処理を施す画像読取装置が知られている。

ＣＩＳは、１方向に配列された複数の受光素子を有しており、各受光素子に対して相対移動する原稿の画像を、受光素子により１ラインずつ読み取り、各受光素子の受光量を画像の各画素データとする。画像読取装置は、ＣＩＳから出力された各画素データをメモリに書き込む。

このようなＣＩＳには、画素データの出力方式が異なるリニア出力タイプと分離出力タイプが在る。リニア出力タイプは、各画素データを画素配列順に出力する。分離出力タイプは、各画素を、基準画素から数えて奇数番目に配置された画素から成る奇数画素グループと、基準画素から数えて偶数番目に配置された画素から成る偶数画素グループとに分離して、それら分離されたグループ毎に画素データを画素配列順に出力する。

上記画像読取装置においては、いずれの出力タイプのＣＩＳを用いるかによって、メモリ内の画素データの書き込み位置が異なる。従って、従来の画像読取装置においては、製造時に、ＣＩＳの出力タイプ毎に、ＣＩＳに対応して画素データを画素配列順に読み出す画像読出し回路を用意して組み込み、これにより、出荷後、画素データを画素配列順に読み出して、画像への各種処理を正確に実行できるようにしている。しかしながら、製造時に、ＣＩＳの出力タイプ別に、ＣＩＳに対応した画像読出し回路を準備する必要があり、製造コストが増加してしまう。

ところで、ＣＩＳの出力方式に応じて、メモリにおいてＣＩＳによる読取画像データの書き込みアドレスを制御する画像読取装置が知られている（例えば、特許文献１参照）。また、画像読取装置ではないが、読み取った画像を複数のブロックに分割し、各ブロックの画像を並行に出力可能なＣＩＳ（例えば、特許文献２参照）や、解像度に応じた読取速度が実現可能であり、かつ、高速なＣＩＳ（例えば、特許文献３参照）が知られている。しかしながら、特許文献１〜３に記載の技術では、上記の問題を解決することは難しい。

特開２００６−１９１３６２号公報特開平６−１８９０８０号公報特開平１１−２３４４７３号公報

本発明は、上記の従来の問題を解決するためになされたものであり、出力タイプが異なるＣＩＳのいずれが設けられたとしても、製造コストを抑えながら、ＣＩＳから記憶手段に記憶される各画素データを画素配列順に読み出すことができ、画像への各種処理を正確に実行することができる画像読取装置を提供することを目的とする。

上記目的を達成するために本発明の画像読取装置は、１方向に配列された複数の受光素子を有し、該複数の受光素子に対して相対移動する原稿の画像を該受光素子により１ラインずつ読み取り、各受光素子の受光量を該画像の各画素データとするＣＩＳ（Contact Image Sensor）と、前記ＣＩＳにより読み取られた各ラインの画像データを記憶するための記憶手段と、前記ＣＩＳにより読み取られ該ＣＩＳから出力される各ラインの画像データを前記記憶手段に記憶させる記憶制御手段と、前記記憶手段に記憶されている各ラインの画像データを読み出す画像読出し手段と、前記画像読出し手段により読み出された各ラインの画像データを基に各種処理を実行可能な処理手段と、を備え、前記記憶制御手段は、前記ＣＩＳからの各画素データの出力順と各画素データのアドレスの順序とが同じになるように各画素データを前記記憶手段に記憶させる画像読取装置において、前記ＣＩＳは、前記各画素データを画素配列順に出力する第１の出力タイプであるか、又は、前記各画素を、基準画素から数えて奇数番目に配置された画素から成る奇数画素グループと、該基準画素から数えて偶数番目に配置された画素から成る偶数画素グループとに分離して、それら分離されたグループ毎に画素データを画素配列順に出力する第２の出力タイプであり、前記ＣＩＳが前記第１の出力タイプと前記第２の出力タイプのいずれであるかをユーザが入力するためのタイプ判別手段と、を備え、前記記憶制御手段は、前記タイプ判別手段により前記ＣＩＳが第１の出力タイプであると判別されたときには、前記記憶手段の予め設定された第１のスタートアドレスから順に前記各画素データを記憶させ、前記タイプ判別手段により前記ＣＩＳが第２の出力タイプであると判別されたときには、該ＣＩＳから出力される各画素データが前記奇数画素グループと前記偶数画素グループのいずれであるかを判別し、前記奇数画素グループと判別された画素データを、前記記憶手段の予め設定された第２のスタートアドレスから順に記憶させ、前記偶数画素グループと判別された画素データを、該記憶手段の予め設定された第３のスタートアドレスから順に記憶させ、前記画像読出し手段は、前記タイプ判別手段により前記ＣＩＳが第１の出力タイプであると判別されたときには、前記第１のスタートアドレスから順に画素データを読み出すことにより、各画素データを画素配列順に読み出し、前記タイプ判別手段により前記ＣＩＳが第２の出力タイプであると判別されたときには、前記第２のスタートアドレスと前記第３のスタートアドレスとから順に、前記奇数画素グループの画素データと前記偶数画素グループの画素データとを交互に読み出すことにより、各画素データを画素配列順に読み出すことを特徴とする。

この発明において、前記ＣＩＳは、前記受光素子の受光量の分解能が予め定められた複数種類のいずれかであり、前記分解能が前記複数種類のいずれであるかを入力するための分解能入力手段と、前記画像読出し手段から前記処理手段に伝送される前記画素データを一時的に記憶する画素記憶手段と、前記画素記憶手段に前記画素データが格納される毎に該画素記憶手段のポインタをインクリメントするポインタインクリメント手段と、をさらに備え、前記ポインタインクリメント手段は、前記分解能入力手段により入力される分解能情報を基に、前記ポインタのインクリメントの回数を調整することが好ましい。

本発明によれば、ＣＩＳが、読み取った各画素データを異なった方式で出力する出力タイプのいずれであったとしても、画像読出し手段は、タイプ判別手段により判別されたＣＩＳの出力タイプ情報を基に、ＣＩＳから出力され記憶手段に記憶される各画素データを画素配列順に読み出すことができ、画像への各種処理を正確に実行することができる。しかも、画像処理を正確に行えるようにするために、製造の際、ＣＩＳの出力タイプ毎に、ＣＩＳに対応した画像読出し手段を用意する必要がなくなり、従って、部品の共通化を図ることができ、製造コストを抑えることができる。

本発明の一実施形態に係る画像読取装置の電気的ブロック図。上記装置においてメモリに格納された画素データを読み出す処理の一部の手順を示すフローチャート。上記の残りの手順を示すフローチャート。

以下、本発明の一実施形態に係る画像読取装置について図面を参照して説明する。図１は、本実施形態の画像読取装置の構成を示す。この画像読取装置１は、原稿の画像を読み取るスキャナ等に適用される。画像読取装置１は、上記画像を読み取るＣＩＳ（Contact Image Sensor）２と、ＣＩＳ２により読み取られた画像データを記憶するためのメモリ３（記憶手段）と、ＣＩＳ２により読み取られた画像データをメモリ３に記憶させ、かつ、メモリ３から適宜、画像データを読み出す記憶制御回路４（記憶制御手段、画像読出し手段）とを備える。記憶制御回路４は、ＣＩＳ２の後述する出力タイプ及び分解能の種類に応じて、データ読出し処理の内容を変更する。

また、画像読取装置１は、記憶制御回路４により読み出された画像データに所定の処理を施すことにより、画像のガンマ補正を行うガンマ補正回路５（処理手段）と、記憶制御回路４からガンマ補正回路５へのデータ伝送経路中に設けられ、画像データを一時的に記憶するＦＩＦＯ（First in, First Out）回路６（画素記憶手段）とを備える。さらに、画像読取装置１は、ＣＩＳ２の分解能の種類を入力するための入力回路７（分解能入力手段）と、上記各回路を制御し、かつＣＩＳ２の出力タイプを判別するマイクロプロセッサ８（タイプ判別手段）とを備える。

ＣＩＳ２は、１方向に配列された複数の受光素子を有するラインセンサである。このラインセンサは、複数の受光素子に対して相対移動する原稿の画像を一定期間毎又は一定移動距離毎に、受光素子により１ラインずつ読み取り、各受光素子の受光量を、読み取った画像の各画素データとし、各画素データをライン毎に画素配列順に出力する。上記受光素子の配列方向は、原稿の副走査方向と同じである。上記受光素子と原稿とを相対的に移動させるため、ＣＩＳ２が原稿の主走査方向に移動可能に構成されていてもよいし、画像読取装置１に、原稿を上記受光素子の配列方向と直交する方向に移動させる移動機構が設けられていてもよい。

ＣＩＳ２は、画素データの出力方式が異なるリニア出力タイプと分離出力タイプのいずれでもよい。リニア出力タイプ（第１の出力タイプ）は、各画素データを画素配列順に出力する。分離出力タイプ（第２の出力タイプ）は、各画素を、基準画素から数えて奇数番目に配置された画素（以下、奇数画素という）から成る奇数画素グループと、基準画素から数えて偶数番目に配置された画素（以下、偶数画素という）から成る偶数画素グループとに分離して、それら分離されたグループ毎に画素データを画素配列順に出力する。画像読取装置１は、ＣＩＳ２がいずれの出力タイプであっても、ＣＩＳ２と通信可能に構成されている。ＣＩＳ２は、分離出力タイプの場合、まず奇数画素グループの画素データを送出し、次に偶数画素グループの画素データを送出する。また、ＣＩＳ２は、各受光素子の受光量の分解能が予め定められた複数種類のいずれかであり、画像読取装置１は、それら複数種類の分解能のいずれにも対応可能に構成されている。本実施形態のＣＩＳ２の分解能は、例えば８ビットと１６ビット（実際に使用されるのは１２ビットの画素データ）の２種類のいずれかである。

メモリ３は、ＣＩＳ２により読み取られた各ラインの画像データを記憶可能なＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等により構成される。メモリ３の記憶単位は例えば８ビットである。

記憶制御回路４は、ＤＭＡＩ／Ｆ（Direct Memory Access Interface）等により構成される。記憶制御回路４は、ＣＩＳ２から出力される各ラインの画像データをメモリ３に記憶させる。各ラインの画像データは、１ラインの画素データ列から成っている。記憶制御回路４は、ライン毎に、ＣＩＳ２からの各画素データの出力順と各画素データのアドレスの順序とが同じになるように各画素データをメモリ３に記憶させる。

また、記憶制御回路４（ポインタインクリメント手段）は、ＦＩＦＯ回路６に画素データが格納される毎にＦＩＦＯ回路６のポインタをインクリメントする機能を有する。

ＦＩＦＯ回路６は、記憶制御回路４からガンマ補正回路５に転送される画素データを一時的に記憶するバッファリング方式のフロー制御回路により構成される。このフロー制御回路は、転送される画素データを、ガンマ補正回路５が処理可能な状態になるまで記憶し、その後、ガンマ補正回路５に出力する。この出力順は、画素データがＦＩＦＯ回路６に入力された順と同じ順序である。ＦＩＦＯ回路６の記憶単位は例えば８ビットにする。

入力回路７は、ＣＩＳ２の各受光素子の分解能が上記複数種類のいずれであるかを入力するためのインタフェース等により構成されており、本実施形態では、上記分解能が８ビットと１６ビットの２種類のいずれであるかを入力可能とされている。入力回路７は、例えば、そのような入力のためのトグルスイッチ、波形スイッチ、又はスライドスイッチ等の２極スイッチを有する。上記分解能についての入力情報に基づき、記憶制御回路４は、ＦＩＦＯ回路６のポインタのインクリメントの回数を調整する。具体的には、記憶制御回路４は、上記分解能が８ビットと入力されたとき、インクリメントの回数を１回とし、上記分解能が１６ビットと入力されたとき、インクリメントの回数を２回とする。入力回路７は、上記分解能の種類だけでなく、他の情報も入力可能であってもよい。

マイクロプロセッサ８には、ＣＩＳ２により出力された画素データが入力され、マイクロプロセッサ８は、その入力された画素データを記憶制御回路４に転送する。記憶制御回路４は、この転送された画素データをメモリ３に格納する。また、マイクロプロセッサ８は、ＣＩＳ２がリニア出力タイプと分離出力タイプのいずれであるかを判別する。この判別処理は、例えば、マイクロプロセッサ８においてＣＩＳ２からの画素データ入力用に設けた端子のうち、実際に画素データが入力された端子数に応じて行われる。その端子数が１つであればＣＩＳ２はリニア出力タイプと判別され、上記端子数が２つであれば分離出力タイプと判別される。

次に、記憶制御回路４におけるメモリ３へのデータ書込み処理について説明する。記憶制御回路４は、マイクロプロセッサ８によりＣＩＳ２がリニア出力タイプであると判別されたときには、メモリ３の予め設定された第１スタートアドレスから順に各画素データを記憶させる。ＣＩＳ２により読み取られたライン画像が複数である場合、最初に読み取られたライン画像の画素データ列は、上記のように格納される。そして、次以降に読み取られたライン画像の画素データ列は、最初のライン画像が格納されたアドレス領域の続きに連続して、ラインの読取り順と同じアドレス順で格納される。

記憶制御回路４は、マイクロプロセッサ８によりＣＩＳ２が分離出力タイプであると判別されたときには、ＣＩＳ２から出力される各画素データが奇数画素グループと偶数画素グループのいずれであるかを判別する。この判別処理においては、例えば、予め設定されたＣＩＳ２の画素数、又は入力回路７から入力されるＣＩＳ２の画素数に基づいて奇数画素の個数が算出される。そして、ＣＩＳ２から出力される画素データの個数がカウントされ、そのカウント数が上記の算出された奇数画素の個数と等しくなるまでは、出力される画素データが奇数画素のデータであると判別され、その後に出力される画素データについては偶数画素のデータと判別される。

そして、記憶制御回路４は、奇数画素グループと判別された画素データを、メモリ３の予め設定された第２スタートアドレスから順に記憶させ、偶数画素グループと判別された画素データを、メモリ３の予め設定された第３スタートアドレスから順に記憶させる。ＣＩＳ２により読み取られたライン画像が複数である場合、最初に読み取られたライン画像の奇数画素グループと偶数画素グループとは、上記のように格納される。そして、次以降に読み取られたライン画像の奇数画素グループと偶数画素グループとは、それぞれ、最初のライン画像の奇数画素グループと偶数画素グループとがそれぞれ格納されたアドレス領域の続きに連続して、ラインの読取り順と同じアドレス順で格納される。上記第１スタートアドレス、第２スタートアドレス、及び第３スタートアドレスは、入力回路７により設定可能であり、第１スタートアドレスと第２スタートアドレスとは同じでもよい。第３スタートアドレスは、第２スタートアドレスよりもアドレス値が大きく設定される。

次に、記憶制御回路４におけるメモリ３からの画素データ読出し処理について説明する。記憶制御回路４は、マイクロプロセッサ８によりＣＩＳ２がリニア出力タイプであると判別されたときには、第１スタートアドレスから順に画素データを読み出し、それにより、各画素データをライン順に、かつライン毎の画素配列順に読み出す。記憶制御回路４は、マイクロプロセッサ８によりＣＩＳ２が分離出力タイプであると判別されたときには、第２スタートアドレスと第３スタートアドレスとから順に、奇数画素グループの画素データと偶数画素グループの画素データとを交互に読み出し、それにより、各画素データをライン順に、かつライン毎の画素配列順に読み出す。そして、記憶制御回路４は、読み出された画素データを順次、ＦＩＦＯ回路６に書き込む。

図２及び図３は、上記画素データ読出し処理の詳細な手順の一例を示す。図２に示されるように、記憶制御回路４は、マイクロプロセッサ８によりＣＩＳ２がリニア出力タイプであると判別されたとき（Ｓ１０１でＹｅｓ）、メモリ３のポインタを第１スタートアドレスに設定する（Ｓ１０２）。

入力回路７により、ＣＩＳ２の各受光素子の分解能が８ビットである旨が入力された場合（Ｓ１０３でＹｅｓ）、記憶制御回路４は、メモリ３のポインタにより指定されるアドレスの画素データを読み出し（Ｓ１０４）、その読み出された画素データを、ＦＩＦＯ回路６においてポインタにより指定される記憶領域に書き込む（Ｓ１０５）。

そして、記憶制御回路４は、メモリ３のポインタを１回、インクリメントし（Ｓ１０６）、ＦＩＦＯ回路６のポインタを１回、インクリメントする（Ｓ１０７）。全画素データの読出しが終了していなければ（Ｓ１０８でＮｏ）、Ｓ１０４〜Ｓ１０７の処理が繰り返され、第１スタートアドレスから順に画素データが読み出される。

入力回路７により、ＣＩＳ２の各受光素子の分解能が１６ビットである旨が入力された場合（Ｓ１０３でＮｏ、Ｓ１０９でＹｅｓ）、記憶制御回路４は、メモリ３のポインタにより指定されるアドレスと次のアドレスの画素データを読み出し（Ｓ１１０）、その読み出された画素データを、ＦＩＦＯ回路６においてポインタにより指定される記憶領域に書き込む（Ｓ１１１）。

記憶制御回路４は、メモリ３のポインタを２回、インクリメントし（Ｓ１１２）、ＦＩＦＯ回路６のポインタを２回、インクリメントする（Ｓ１１３）全画素データの読出しが終了していなければ（Ｓ１１４でＮｏ）、Ｓ１１０〜Ｓ１１３の処理が繰り返される。

図３に示されるように、マイクロプロセッサ８によりＣＩＳ２が分離出力タイプであると判別されたとき（Ｓ１０１でＮｏ、Ｓ２０１でＹｅｓ）、記憶制御回路４は、メモリ３のポインタを第２スタートアドレスに設定する（Ｓ２０２）。入力回路７により、ＣＩＳ２の各受光素子の分解能が８ビットである旨が入力された場合（Ｓ２０３でＹｅｓ）、Ｓ１０４、Ｓ１０５、Ｓ１０７と同内容の処理を実行する（Ｓ２０４〜Ｓ２０６）。

記憶制御回路４は、全画素データの読出しが終了していなければ（Ｓ２０７でＮｏ）、メモリ３において、現在のポインタが指定しているアドレスに、第３スタートアドレスと第２スタートアドレスとのアドレス差を加えたアドレスを算出し（Ｓ２０８）、その算出したアドレスにポインタを移動させる（Ｓ２０９）。その後、Ｓ１０４〜Ｓ１０７と同じ内容の処理が実行される（Ｓ２１０〜Ｓ２１３）。

記憶制御回路４は、全画素データの読出しが終了していなければ（Ｓ２１４でＮｏ）、メモリ３において、現在のポインタが指定するアドレスから上記アドレス差を減じたアドレスを算出し（Ｓ２１５）、その算出したアドレスにポインタを移動し（Ｓ２１６）、Ｓ２０４の処理に戻る。

入力回路７により、ＣＩＳ２の各受光素子の分解能が１６ビットである旨が入力された場合（Ｓ２０３でＮｏ、Ｓ２１７でＹｅｓ）、Ｓ１１０、Ｓ１１１、Ｓ１１３と同内容の処理を実行する（Ｓ２１８〜Ｓ２２０）。

記憶制御回路４は、全画素データの読出しが終了していなければ（Ｓ２２１でＮｏ）、Ｓ２０８、Ｓ２０９、Ｓ１１０〜Ｓ１１３と同内容の処理を行う（Ｓ２２２〜Ｓ２２７）。その後、記憶制御回路４は、全画素データの読出しが終了していなければ（Ｓ２２８でＮｏ）、Ｓ２１５、Ｓ２１６と同内容の処理を実施し（Ｓ２２９、Ｓ２３０）、Ｓ２１８以降の処理を再び実行する。

本実施形態においては、ＣＩＳ２が、読み取った各画素データを出力する方式がリニア出力タイプと分離出力タイプのいずれであったとしても、記憶制御回路４は、マイクロプロセッサ８により判別されるＣＩＳ２の出力タイプ情報を基に、ＣＩＳ２から出力されメモリ３に記憶される各画素データを画素配列順に読み出すことができる。従って、ガンマ補正回路５による画像へのガンマ補正を正確に実行することができる。しかも、ガンマ補正処理を正確に行えるようにするために、製造時に、ＣＩＳ２の出力タイプ毎に、ＣＩＳ２に対応した記憶制御回路を用意する必要がなくなり、従って、部品の共通化を図ることができ、製造コストを抑えることができる。

また、ＣＩＳ２の各受光素子の受光量の分解能が８ビットと１６ビットのいずれであっても、記憶制御回路４は、入力回路７から入力される分解能情報を基に、各受光素子の受光量に対応する各画素データを画素単位で、ＦＩＦＯ回路６を介してガンマ補正回路５に正確に伝送することができる。従って、ガンマ補正回路５によるガンマ補正の正確さを向上することができる。しかも、ガンマ補正処理を正確に行えるようにするために、製造時に、分解能が異なるＣＩＳ２毎に、ＣＩＳ２に対応した記憶制御回路を用意する必要がなくなり、従って、部品の共通化を図ることができる。

なお、本発明は、上記の実施形態の構成に限定されるものでなく、使用目的に応じ、様々な変形が可能である。例えば、原稿画像の各ラインの画像データにデータ処理を施し、ガンマ処理以外の他の処理を原稿画像に実行可能な処理回路を設けてもよい。

１画像読取装置
２ＣＩＳ
３メモリ（記憶手段）
４記憶制御回路（記憶制御手段、画像読出し手段、ポインタインクリメント手段）
５ガンマ補正回路（処理手段）
６ＦＩＦＯ回路（画素記憶手段）
７入力回路（分解能入力手段）
８マイクロプロセッサ（タイプ判別手段）

Claims

１方向に配列された複数の受光素子を有し、該複数の受光素子に対して相対移動する原稿の画像を該受光素子により１ラインずつ読み取り、各受光素子の受光量を該画像の各画素データとするＣＩＳ（Contact Image Sensor）と、
前記ＣＩＳにより読み取られた各ラインの画像データを記憶するための記憶手段と、
前記ＣＩＳにより読み取られ該ＣＩＳから出力される各ラインの画像データを前記記憶手段に記憶させる記憶制御手段と、
前記記憶手段に記憶されている各ラインの画像データを読み出す画像読出し手段と、
前記画像読出し手段により読み出された各ラインの画像データを基に各種処理を実行可能な処理手段と、を備え、
前記記憶制御手段は、前記ＣＩＳからの各画素データの出力順と各画素データのアドレスの順序とが同じになるように各画素データを前記記憶手段に記憶させる画像読取装置において、
前記ＣＩＳは、前記各画素データを画素配列順に出力する第１の出力タイプであるか、又は、前記各画素を、基準画素から数えて奇数番目に配置された画素から成る奇数画素グループと、該基準画素から数えて偶数番目に配置された画素から成る偶数画素グループとに分離して、それら分離されたグループ毎に画素データを画素配列順に出力する第２の出力タイプであり、
前記ＣＩＳが前記第１の出力タイプと前記第２の出力タイプのいずれであるかを判別するタイプ判別手段と、を備え、
前記記憶制御手段は、
前記タイプ判別手段により前記ＣＩＳが第１の出力タイプであると判別されたときには、前記記憶手段の予め設定された第１のスタートアドレスから順に前記各画素データを記憶させ、
前記タイプ判別手段により前記ＣＩＳが第２の出力タイプであると判別されたときには、該ＣＩＳから出力される各画素データが前記奇数画素グループと前記偶数画素グループのいずれであるかを判別し、前記奇数画素グループと判別された画素データを、前記記憶手段の予め設定された第２のスタートアドレスから順に記憶させ、前記偶数画素グループと判別された画素データを、該記憶手段の予め設定された第３のスタートアドレスから順に記憶させ、
前記画像読出し手段は、
前記タイプ判別手段により前記ＣＩＳが第１の出力タイプであると判別されたときには、前記第１のスタートアドレスから順に画素データを読み出すことにより、各画素データを画素配列順に読み出し、
前記タイプ判別手段により前記ＣＩＳが第２の出力タイプであると判別されたときには、前記第２のスタートアドレスと前記第３のスタートアドレスとから順に、前記奇数画素グループの画素データと前記偶数画素グループの画素データとを交互に読み出すことにより、各画素データを画素配列順に読み出すことを特徴とする画像読取装置。
前記ＣＩＳは、前記受光素子の受光量の分解能が予め定められた複数種類のいずれかであり、
前記分解能が前記複数種類のいずれであるかを入力するための分解能入力手段と、
前記画像読出し手段から前記処理手段に伝送される前記画素データを一時的に記憶する画素記憶手段と、
前記画素記憶手段に前記画素データが格納される毎に該画素記憶手段のポインタをインクリメントするポインタインクリメント手段と、をさらに備え、
前記ポインタインクリメント手段は、前記分解能入力手段により入力される分解能情報を基に、前記ポインタのインクリメントの回数を調整することを特徴とする請求項１に記載の画像読取装置。