JP2007013078A - Nandフラッシュメモリ素子およびその製造方法 - Google Patents
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Abstract
【課題】ディスターブ特性を向上させることが可能なNANDフラッシュメモリ素子およびその製造方法を提供すること。
【解決手段】ドレイン選択トランジスタDSL、ソース選択トランジスタSSLおよびこれらの間に直列に連結されたメモリセルトランジスタが形成された半導体基板を提供する段階と、前記ソース選択トランジスタのゲート両側の半導体基板の表面内に酸化膜を形成する段階とを含む、NANDフラッシュメモリ素子の製造方法を提供する。
【選択図】図6
【解決手段】ドレイン選択トランジスタDSL、ソース選択トランジスタSSLおよびこれらの間に直列に連結されたメモリセルトランジスタが形成された半導体基板を提供する段階と、前記ソース選択トランジスタのゲート両側の半導体基板の表面内に酸化膜を形成する段階とを含む、NANDフラッシュメモリ素子の製造方法を提供する。
【選択図】図6
Description
本発明は、NANDフラッシュメモリ素子およびその製造方法に係り、特に、プログラムディスターブ(program disturb)特性を向上させるためのNANDフラッシュメモリ素子およびその製造方法に関する。
半導体メモリ装置は、DRAMやSRAMなどのように時間経過に伴ってデータを失ってしまう揮発性でありながらデータの入出力が速いRAM製品と、データを一度入力すればその状態を保つことはできるが、入出力の遅いROM製品に大別される。
このようなROM製品の中でも、電気的にデータの入出力が可能なフラッシュメモリ素子に対する需要が増加している。フラッシュメモリ素子は、回路ボードから除去しないながらも高速で電気的消去が可能な素子であって、メモリセルの構造が簡単であって単位メモリ当りの製造コストが低く且つデータを保持するためのリフレッシュ機能が不要であるという利点がある。
フラッシュメモリのセル構造は、NOR型とNAND型に分類される。ところが、NOR型は、2セル当り1つのコンタクトが必要であり、高集積化に不利であるが、セル電流が大きくて高速化に有利であるという利点を有し、NAND型は、セル電流が少なくて高速化に不利であるが、多数のセルが一つのコンタクトを共有して高集積化に有利であるという利点を持つ。したがって、NAND型フラッシュメモリ素子は、最近、MP3、デジタルカメラなどに使用されるなど次世代メモリ素子として脚光を浴びている。
通常のNAND型フラッシュセルアレイの断面図および等価回路図を図1および図2に示した。
図1および図2を参照すると、NAND型フラッシュメモリセルアレイは、単位ストリングを選択するためのドレイン選択トランジスタ(Drain Selective Transistor:DST)とグラウンドを選択するためのソース選択トランジスタ(SourceSelective Transistor:SST)との間に、フローティングゲート18とコントロールゲート22が積層された構造のメモリセルトランジスタMC1、...、MC16が直列に連結されることにより、1本のストリングを構成する。
前記ストリングは、多数がビットラインB/L1、B/L2、....に並列に連結されて一つのブロックを構成し、ブロックは、ビットラインコンタクトを中心として対称的に配置される。
前記トランジスタが行と列のマトリックス状に配列される。同一の列に配列されたドレイン選択トランジスタDSTおよびソース選択トランジスタSSTのゲートは、それぞれドレイン選択ラインDSLおよびソース選択ラインSSLと接続される。また、同一の列に配列されたメモリセルトランジスタMC1、...、MC16のゲートは、対応する多数のワードラインW/L1、...、W/L16に接続される。
そして、前記ドレイン選択トランジスタDSTのドレインにはビットラインB/Lが連結され、ソース選択トランジスタSSTのソースには共通ソースラインCSLが連結される。
前記メモリセルトランジスタMC1、...、MC16は、半導体基板10上にトンネル酸化膜16を介して形成されたフローティングゲート18と、前記フローティングゲート18上に層間誘電膜20を介して形成されたコントロールゲート22とが積層された構造で形成される。前記フローティングゲート18は、アクティブ領域からアクティブ領域の両側に存在するフィールド領域の一部の縁部にわたって形成されることにより、隣り合ったセルトランジスタのフローティングゲート18と隔離される。前記コントロールゲート22は、フィールド領域を介して独立に形成されたフローティングゲート18を含んで、隣り合ったセルトランジスタのコントロールゲート22と連結されることにより、ワードラインを形成する。
前記選択トランジスタDST、SSTは、データを格納するフローティングゲートが不要なトランジスタなので、セルアレイ内のフィールド領域上でバッティングコンタクト(butting contact)を介して前記フローティングゲート18と前記コントロールゲート22とを金属線によって連結する。したがって、前記選択トランジスタDST、SSTは、電気的には1層のゲートを持つMOSトランジスタとして動作する。
次に、上述した構造を持つNANDフラッシュメモリ素子のプログラム動作を説明する。
選択されたメモリセルトランジスタと連結されたビットラインに0Vの電圧を印加し、選択されていないメモリセルトランジスタと連結されたビットラインに電源電圧Vccを印加し、選択されたメモリセルトランジスタと連結されたワードラインにプログラム電圧Vpgmを印加することにより、メモリセルトランジスタのチャネル領域とコントロールゲート間の高い電圧差によるFN(Fowler-Nordheim)トンネリングによってチャネル領域の電子をフローティングゲート内に注入する。この際、ビットラインとグラウンドノードとの間に位置する多数のメモリセルトランジスタのうち、選択されていないメモリセルトランジスタに連結されるワードラインには、選択されたビットラインに印加されるデータ(0V)を選択メモリセルトランジスタに伝達するためのパス電圧Vpassを印加する。
一方、選択されたワードラインおよび選択されていないビットラインに連結された非選択メモリセルトランジスタが受けるプログラムディスターブ(program disturb)を防止するために、非選択メモリセルトランジスタがプログラムされることを禁止しなければならない。
選択されたワードラインおよび選択されていないビットラインに連結された非選択メモリセルトランジスタのチャネル電圧Vchを上昇(boosting)させ、非選択メモリセルトランジスタがプログラムされる現象を防止する。
図3は選択されたワードラインW/L1および選択されていないビットラインに連結されたストリングの状態を示す図であって、選択されたW/L1に連結された非選択メモリセルトランジスタのプログラムを禁止させるために、当該ストリングのチャネル電圧Vchは、ハイレベルにブーストさせた。
この際、前記ソース選択トランジスタSSTのゲートに印加される0Vの電圧とハイレベルにブーストされたチャネル間の電圧差によって、前記ソース選択トランジスタSSTのジャンクションオーバーラップ領域で強い電場が形成されることになる。この電場によってホットキャリアが発生する。
前記ホットキャリアのうち、正孔は基板バイアスに影響されて基板側に移動し、電子は前記電場によってストリングの内部に移動する。
一方、選択されたW/L1に連結された非選択メモリセルトランジスタMC1のゲートに印加される16〜18Vのプログラム電圧によってフローティングゲート18の方向に強い垂直電界(vertical E-field)が形成され、この垂直電界の影響により前記ストリングの内部に移動した電子は、非選択メモリセルトランジスタMC1のフローティングゲート18に注入される。すなわち、プログラムディスターブが発生する。
図4はソース選択トランジスタSSTに隣接したメモリセルトランジスタMC1のディスターブ特性を示すグラフ、図5はMC1を除いた残りのメモリセルトランジスタのディスターブ特性を示すグラフである。
図4および図5によれば、他のメモリセルに比べてMC1のディスターブ特性がさらに悪化していることを確認することができる。
ソース選択トランジスタSSTに隣接したメモリセルトランジスタMC1のディスターブ特性劣化現象は、デバイスの微細化が進むほどさらに激しくなって素子の特性および信頼性を制約する。
そこで、本発明の目的は、ディスターブ特性を向上させることが可能なNANDフラッシュメモリ素子およびその製造方法を提供することにある。
また、本発明の他の目的は、素子の特性および信頼性を向上させることにある。
上記目的を達成するために、本発明のある観点によれば、ドレイン選択トランジスタDSL、ソース選択トランジスタSSLおよびこれらの間に直列に連結されたメモリセルトランジスタが形成された半導体基板を提供する段階と、前記ソース選択トランジスタのゲート両側の半導体基板の表面内に酸化膜を形成する段階とを含む、NANDフラッシュメモリ素子の製造方法が提供される。
また、本発明の他の観点によれば、ソース選択トランジスタ、ドレイン選択トランジスタおよびこれらの間に直列に連結されたメモリセルと、前記ソース選択トランジスタのゲート両側の前記半導体基板内に形成された酸化膜とから構成される、NANDフラッシュメモリ素子が提供される。
上述したように、本発明は、次の効果がある。
1)選択されたW/Lの非選択ビットラインに連結された非選択メモリセルトランジスタMC1と隣接するソース選択トランジスタのジャンクションオーバーラップ領域に電場の強さを減らすことができる。よって、ホットキャリアの発生を減らすことができるので、プログラムディスターブ特性を向上させることができる。
2)プログラムディスターブ特性を向上させることができるので、素子の特性および信頼性を向上させることができる。
3)プログラムディスターブ特性を向上させることができるので、フラッシュメモリ素子のプログラム速度を向上させることができる。
4)デバイスの微細化が進むほどさらに劣化するプログラムディスターブ特性を向上させることができるので、高集積メモリセルの製造が容易になる。
以下に添付図面を参照しながら、本発明の好適な実施例を説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全にし、当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は特許請求の範囲によって理解されるべきである。
図6は本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
本発明に係るフラッシュメモリ素子は、図6cに示すように、半導体基板60にドレイン選択トランジスタDSTとソース選択トランジスタSSTとの間に直列に連結されたメモリセルトランジスタMC1、...、MC16と、前記ソース選択トランジスタSSTのゲート両側の半導体基板60内に薄い深さに形成される酸化膜66とから構成される。この際、前記酸化膜66の深さは、前記ソース選択トランジスタSSTのソースおよびドレイン接合65の深さより薄くなければならない。
このようなフラッシュメモリ素子の製造のためには、まず、図6aを参照すると、半導体基板60に、ドレイン選択トランジスタDSTとソース選択トランジスタSSTとの間に直列に連結されたメモリセルトランジスタMC1、...、MC16を形成する。
すなわち、半導体基板60上にトンネル酸化膜61とフローティングゲート用導電膜62と層間誘電膜63を順次形成し、ドレイン選択トランジスタおよびソース選択トランジスタが形成されるべき部分の層間誘電膜63を一部除去した後、全面にポリシリコン膜とタングステンシリサイド膜を順次蒸着してコントロールゲート膜64を形成し、前記コントロールゲート膜64と層間誘電膜63とフローティングゲート用導電膜62を選択的にエッチングしてドレイン選択トランジスタ、ソース選択トランジスタおよびメモリセルトランジスタのゲートを形成する。
その後、前記ゲートをイオン注入マスクとして全面にイオンを注入してソースおよびドレイン接合65を形成することにより、ソース選択トランジスタSST、ドレイン選択トランジスタDSTおよびこれらの間に直列に連結されるメモリセルトランジスタMC1、...、MC16を形成する。
次いで、図6bに示すように、半導体基板60上にフォトレジストPRを塗布し、露光および現像工程によって、前記ソース選択トランジスタSSTが露出(オープン)するように前記フォトレジストPRをパターニングする。
その後、パターニングされたフォトレジストPRをマスクとして酸素イオンを注入する。
この際、前記酸素が半導体基板60の表面にのみ注入できるように、低いエネルギーを用いて酸素を注入する。
その結果、図6cに示すように、前記ソース選択トランジスタSSTのゲート両側の半導体基板60内に薄い深さの酸化膜66が形成される。この際、前記酸化膜66の深さは、前記ソース選択トランジスタSSTのソースおよびドレイン接合65の深さより薄くなければならない。
このように素子を構成する場合、ソース選択トランジスタSSTのゲートに印加される0Vの電圧とチャネル電圧Vch間の差があっても、前記酸化膜66によって前記ソース選択トランジスタSSTのジャンクションオーバーラップ(junction overlap region)領域に電場の強さを減らすことができる。
したがって、GIDLの主原因であるホットキャリアの発生を抑制させることができるので、ディスターブ特性を向上させることができる。
本発明は、16本のストリングを有するフラッシュメモリ素子の場合に限って説明したが、32本およびそれ以上のストリングを有するフラッシュメモリ素子にも適用可能であることは当たり前である。
60 半導体基板
61 トンネル酸化膜
62 フローティングゲート用導電膜
63 層間誘電膜
64 コントロールゲート膜
65 ソースおよびドレイン接合
66 酸化膜
61 トンネル酸化膜
62 フローティングゲート用導電膜
63 層間誘電膜
64 コントロールゲート膜
65 ソースおよびドレイン接合
66 酸化膜
Claims (5)
- ドレイン選択トランジスタ、ソース選択トランジスタおよびこれらの間に直列に連結されたメモリセルトランジスタが形成された半導体基板を提供する段階と、
前記ソース選択トランジスタのゲート両側の半導体基板の表面内に酸化膜を形成する段階とを含むことを特徴とする、NANDフラッシュメモリ素子の製造方法。 - 前記酸化膜は、前記ソース選択トランジスタをオープンするマスクを形成し、全面に酸素イオンを注入して形成することを特徴とする、請求項1に記載のNANDフラッシュメモリ素子の製造方法。
- 前記酸化膜を、前記ソース選択トランジスタのソースおよびドレイン接合より薄い深さに形成することを特徴とする、請求項1に記載のNANDフラッシュメモリ素子の製造方法。
- ソース選択トランジスタ、ドレイン選択トランジスタおよびこれらの間に直列に連結されたメモリセルと、
前記ソース選択トランジスタのゲート両側の前記半導体基板内に形成された酸化膜とから構成されることを特徴とする、NANDフラッシュメモリ素子。 - 前記酸化膜は、前記ソース選択トランジスタのソースおよびドレイン接合より薄い深さを持つことを特徴とする、請求項4に記載のNANDフラッシュメモリ素子。
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