KR20170004693A - 메모리 장치의 컨트롤러 및 그 동작 방법 - Google Patents

메모리 장치의 컨트롤러 및 그 동작 방법 Download PDF

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KR20170004693A
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박석광
이윤봉
조성훈
최길복
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Abstract

본 기술은 반도체 메모리 장치를 제어하는 컨트롤러 및 그 동작 방법에 관한 것이다. 본 기술의 실시 예에 따른 복수의 페이지들로 구성된 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 컨트롤러는, 호스트로부터 수신한 데이터를 저장할 논리 주소를 상기 복수의 페이지 중 어느 하나를 가리키는 물리 주소로 변환하고, 상기 물리 주소 및 기 저장된 패리티 관련 정보를 기초로 패리티 비트를 생성하기 위한 동작 모드를 결정하는 메모리 제어부 및 상기 동작 모드에 따라 상기 데이터의 패리티 비트들을 생성하는 오류 정정 코드 회로를 포함한다.

Description

메모리 장치의 컨트롤러 및 그 동작 방법{MEMORY DEVICE CONTROLLER OF AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 구체적으로 본 발명은, 메모리 장치의 컨트롤러 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명은 메모리 셀 어레이의 페이지 별로 상이한 패리티 영역을 갖는 메모리 장치의 컨트롤러 및 그 동작 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 복수의 페이지들로 구성된 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 컨트롤러는, 호스트로부터 수신한 데이터를 저장할 논리 주소를 상기 복수의 페이지 중 어느 하나를 가리키는 물리 주소로 변환하고, 상기 물리 주소 및 기 저장된 패리티 관련 정보를 기초로 패리티 비트를 생성하기 위한 동작 모드를 결정하는 메모리 제어부 및 상기 동작 모드에 따라 상기 데이터의 패리티 비트들을 생성하는 오류 정정 코드 회로를 포함한다.
또한, 상기 패리티 관련 정보는, 상기 복수의 페이지들 각각에 대한 패리티 영역의 크기(size)에 관한 정보를 포함한다.
또한, 상기 패리티 관련 정보는, 상기 복수의 페이지들 각각에 대응하는 복수의 동작 모드들에 관한 정보를 포함한다.
또한, 상기 컨트롤러는, 상기 패리티 관련 정보를 저장하는 저장부를 더 포함한다.
또한, 상기 동작모드는, 상기 복수의 페이지들 각각에 대응하는 생성할 패리티 비트 수를 결정한다.
또한, 상기 동작모드는, 상기 복수의 페이지들 중 드레인 선택 라인에 인접한 페이지일수록 더 많은 패리티 비트들을 생성하도록 설정된다.
또한, 상기 메모리 제어부는, 상기 데이터에 상기 생성된 패리티 비트가 부가된 쓰기 데이터를 상기 반도체 메모리 장치로 전송한다.
본 발명의 일 실시 예에 따른, 복수의 페이지들로 구성된 메모리 셀 어레이를 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작방법은, 호스트로부터 수신한 데이터를 저장할 논리 주소를 상기 복수의 페이지 중 어느 하나를 가리키는 물리 주소로 변환하는 단계, 변환된 상기 물리 주소 및 기 저장된 패리티 관련 정보를 기초로 패리티 비트를 생성하기 위한 동작 모드를 결정하는 단계 및 결정된 상기 동작모드에 따라 상기 데이터의 패리티 비트들을 생성하는 생성하는 단계를 포함한다.
또한, 상기 패리티 관련 정보는, 상기 복수의 페이지들 각각에 대한 패리티 영역의 크기(size)에 관한 정보를 포함한다.
또한, 상기 패리티 관련 정보는, 상기 복수의 페이지들 각각에 대응하는 복수의 동작 모드들에 관한 정보를 포함한다.
또한, 상기 동작모드는, 상기 복수의 페이지들 각각에 대응하는 생성할 패리티 비트 수를 결정한다.
또한, 상기 동작모드는, 상기 복수의 페이지들 중 드레인 선택 라인에 인접한 페이지일수록 더 많은 패리티 비트들을 생성하도록 설정된다.
또한, 상기 동작 방법은, 상기 데이터에 상기 생성된 패리티 비트가 부가된 쓰기 데이터를 생성하는 단계를 더 포함한다.
또한, 상기 동작 방법은, 상기 쓰기 데이터를 상기 반도체 메모리 장치로 전송하는 단계를 더 포함한다.
본 발명의 일 실시 예에 따른 메모리 시스템은, 복수의 워드 라인들에 각각 연결된 복수의 페이지들을 포함하되, 상기 복수의 페이지들 각각은 복수의 전압 상태들을 갖는 메모리 셀들을 포함하는 반도체 메모리 셀 어레이 및 기 저장된 패리티 관련 정보를 기초로 상기 복수의 페이지들 중 호스트로부터 수신된 데이터가 저장될 페이지에 대응하는 패리티 비트들을 생성하고, 상기 데이터와 상기 패리티 비트들을 상기 선택된 페이지에 저장하도록 상기 반도체 메모리 장치를 제어하는 컨트롤러를 포함한다.
또한, 상기 패리티 관련 정보는, 상기 복수의 페이지들 각각에 대한 상기 데이터의 비트들의 수와 상기 패리티 비트들의 수 사이의 비율(ratio)에 관한 정보를 포함한다.
또한, 상기 패리티 관련 정보는, 상기 복수의 페이지들 각각에 대한 패리티 영역의 크기(size)에 관한 정보를 포함한다.
또한, 상기 패리티 관련 정보는, 상기 복수의 페이지들 각각에 대응하는 복수의 동작 모드들에 관한 정보를 포함하고, 상기 동작모드는, 상기 복수의 페이지들 각각에 대응하는 생성할 패리티 비트 수를 결정한다.
또한, 상기 동작모드는, 상기 복수의 페이지들 중 드레인 선택 라인에 인접한 페이지일수록 더 많은 패리티 비트들을 생성하도록 설정된다.
본 발명의 다양한 실시 예에 따르면, 에러 정정 능력이 증가하므로 메모리 소자 전체의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 메모리 셀의 영역을 설명하기 위한 도면이다.
도 2는 워드라인의 위치에 따른 페일 비트의 발생 분포를 설명하기 위한 도면이다.
도 3은 메모리 시스템에 데이터를 프로그램 하거나 메모리 시스템으로부터 데이터를 리드 하는 경우 호스트와 메모리 시스템간의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치의 컨트롤러를 포함하는 메모리 시스템의 구조를 나타낸 블록도이다.
도 5는 도 4의 메모리 셀 어레이의 구조를 나타낸 도면이다.
도 6은 본 발명의 메모리 장치의 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 메모리 장치의 컨트롤러에 저장된 패리티 관련 정보의 예를 나타낸 도면이다.
도 8은 본 발명에 따른 메모리 장치의 컨트롤러를 포함하는 구현 예를 나타낸 도면이다.
도 9는 본 발명에 따른 메모리 장치의 컨트롤러를 포함하는 메모리 시스템을 포함한 컴퓨팅 시스템을 나타낸 도면이다.
도 10은 본 발명의 메모리 장치 컨트롤러의 일 실시 예를 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 메모리 셀의 영역을 설명하기 위한 도면이다.
도 1에서는 설명의 편의상 메모리셀의 모든 구조를 나타내지 않고, 개념적으로 메모리 셀에 저장되는 데이터의 종류에 따른 영역을 설명한다.
도 1에 따르면, 메모리 셀 영역은 메모리 셀에 저장되는 데이터의 유형에 따라, 메인 데이터 영역(1) 및 패리티 영역(2)으로 구분될 수 있다.
패리티 영역(2)은 메인 데이터 영역(1)에 저장되는 데이터의 에러를 정정하기 위한 패리티(parity)가 저장되는 영역이다. 종래의 패리티 영역(2)은 전체 메모리 셀 영역 중 특정 범위의 비트라인에 연결된 메모리 셀을 일률적으로 설정하여 사용하였다. 다양한 실시 예에서, 메모리 셀 영역은 실제 데이터가 저장되는 데이터 영역(data region)과 메타 데이터, 기타 데이터 이외의 옵션 정보 또는 플래그 정보 등이 저장되는 스페어 영역(spare region)으로 구분될 수도 있다. 이 경우 본 발명에서 지칭하는 패리티 영역(2)은 스페어 영역의 일부일 수 있다.
메인 데이터 영역(1) 및 패리티 영역(2)은 모두 데이터를 저장하기 위한 메모리 셀을 포함한다. 메인 데이터 영역(1) 및 패리티 영역(2)의 메모리 셀의 구조는 동일하며, 단지 그 용도를 개념적으로 구분한 것일 수 있다. 따라서, 패리티 영역(2)에도 데이터가 저장될 수 있고, 메인 데이터 영역(1)에도 패리티가 저장될 수 있다.
도 2는 워드라인의 위치에 따른 페일 비트의 발생 분포를 설명하기 위한 도면이다.
메모리 셀 어레이는 복수의 워드라인(WL00~WLN)들을 포함하고, 각각의 워드라인에는 복수의 메모리 셀들이 연결되어 있다. 하나의 워드라인에 연결된 메모리 셀들은 하나의 페이지를 구성한다.
도 2의 (a) 그래프는 복수의 워드라인들에 연결된 복수의 메모리셀들에 데이터를 프로그램하고, 프로그램한 데이터를 읽기 동작을 통해 독출 했을때, 발생하는 페일 비트의 수(Number of fail bits)를 워드라인들의 위치에 따라 표시한 것이다.
도 2의 (a) 그래프에 따르면, 각각의 워드라인의 위치에 따라 발생하는 페일 비트의 수가 상이함을 알 수 있다.
구체적으로, 각 워드라인 별로 동일한 비트 수 의 패리티를 이용하여 페일 비트를 검출하면, 검출된 페일 비트의 수는 소스 선택 라인(source select line, SSL) 및 드레인 선택 라인(drain select line, DSL)에 인접한 워드라인에서 증가한다. 특히 소스 선택 라인 쪽보다 드레인 선택 라인 쪽에 접근할수록 페일(fail) 비트 수가 더 증가함을 알 수 있다. 즉, 하나의 셀 스트링을 기준으로 드레인 선택 라인에 인접한 워드라인에 연결된 메모리 셀에서 페일 비트가 발생하는 확률이 증가한다.
도 2의 (b)는 도 2의 (a)그래프와 같은 현상을 설명하기 위한 도면이다.
도 2의 (b)에서 프로그램 방향(PGM direction)은 워드라인 0번(WL00)째 트랜지스터로부터 워드라인 N번(WLN)째 트랜지스터 방향이다. 즉, 하나의 셀 스트링 라인(CSL)을 기준으로 워드라인 0번째 트랜지스터부터 워드라인 N번째 트랜지스터까지 순차적으로 프로그램이 수행되며, 드레인 선택 라인 트랜지스터의 드레인 측은 비트 라인(B/L)에 연결된다.
따라서, 드레인 선택 라인 쪽 메모리 셀에 대한 프로그램이 수행되는 경우 해당 메모리 셀 아래 쪽의 워드라인에 연결된 프로그램 된 메모리 셀은 회로 내에서 저항으로 동작하는 것으로 볼 수 있다. 즉, 드레인 선택 라인 쪽에서는, 소스 선택 라인 측 메모리 셀들의 저항이 바디 바이어스 효과(body bias effect)에 의해 증가한다. 그리하여, 드레인 선택 라인에 인접한 워드라인의 이레이즈(erase) 셀의 문턱전압이 증가할 수 있다. 이레이즈 셀의 문턱전압이 증가하게 되면, 읽기 동작시 페일 비트의 발생이 증가할 수 있다.
본 발명에서는 상술한 문제점을 해결하기 위해서, 워드라인 별로 페일 비트의 발생 수가 상이한 특징으로부터, 하나의 워드라인에 연결된 복수의 메모리 셀들을 포함하는 페이지 별로 상이한 패리티 영역을 갖는 반도체 메모리 장치를 제어하는 컨트롤러 및 그 동작 방법을 제안한다. 구체적으로, 본 발명은 페일 비트가 많이 발생하는 페이지의 패리티 영역을 그렇지 않은 페이지의 패리티 영역보다 넓게 설정하여, 페일 비트가 많이 발생하는 페이지에 프로그램 될 데이터에 대해서는 보다 많은 패리티를 생성한다. 그럼으로써, 페일 비트가 많이 발생하는 페이지의 오류 정정 효과를 증가시킨다. 여기서 패리티를 더 많이 생성한다는 것은 정정 가능한 페일 비트의 수가 증가됨을 나타낸다.
도 3은 메모리 시스템에 데이터를 프로그램 하거나 메모리 시스템으로부터 데이터를 리드 하는 경우 호스트와 메모리 시스템간의 동작을 설명하기 위한 도면이다.
도 3에 따르면, 애플리케이션(31)에서 요청(request)이 발생되면, 파일 시스템(32)은 커맨드(command)와 논리 어드레스(logical address, LA)를 생성하고 이를 플래시 변환 계층(flash translation layer, FTL)(33) 으로 전달한다.
플래시 변환 계층(33)은 호스트의 파일 시스템(32)으로부터 전달받은 논리 주소(LA)를 물리 주소(physical address; PA)로 변환하고, 변환된 물리적 주소(PA)(예를 들어, 블록 넘버, 페이지 넘버 등)를 불휘발성 메모리 장치(Non-Volatile Memory, NVM)(34)로 전달할 수 있다. 즉, 플래시 변환 계층(33)은 불휘발성 메모리 장치(34)의 읽기 또는 쓰기 동작시, 파일 시스템(File System)이 생성한 논리 주소(LA)를 불휘발성 메모리 장치(34)의 물리 주소(PA)로 맵핑(Mapping)시킬 수 있다.
본 발명의 반도체 메모리 장치에서는 페일 비트가 많이 발생하는 페이지의 패리티 영역을 그렇지 않은 페이지의 페리티 영역보다 넓게 설정한다. 즉, 페일 비트가 많이 발생하는 페이지에 프로그램 될 데이터에 대해서는 보다 많은 패리티를 생성하도록 하기 위하여, 메모리 장치의 물리 주소에 따라 오류 정정 코드(Error Correction Code, ECC) 회로의 동작 모드를 결정한다. 오류 정정 코드 회로는 설정된 동작 모드에 따라 페일 비트가 많이 발생하는 페이지의 오류 정정 효과를 증가시킨다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치의 컨트롤러를 포함하는 메모리 시스템의 구조를 나타낸 블록도이다.
도 4를 참조하면, 메모리 시스템(50)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하기 위한 주변 회로(120)를 포함한다. 메모리 셀 어레이(110)는 복수의 불휘발성 메모리 셀들을 포함한다.
메모리 셀 어레이(110)은 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들은 그 용도에 따라 시스템 블록 및 사용자 블록 등으로 구분하여 사용될 수 있다.
주변 회로(120)는 컨트롤러(200)의 제어에 응답하여 동작한다. 주변 회로(120)는 컨트롤러(200)의 제어에 응답하여, 메모리 셀 어레이(110)에 데이터를 프로그램 할 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)로부터 데이터를 읽고 메모리 셀 어레이(110)의 데이터를 소거하도록 동작할 수 있다.
다양한 실시 예에서, 반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다.
프로그램 동작 시, 주변 회로(120)는 컨트롤러(200)로부터 프로그램 동작을 나타내는 커맨드, 물리 주소 및 쓰기 데이터를 수신할 수 있다. 주변회로(120)는 물리 주소에 의해 하나의 메모리 블록과 해당 메모리 블록에 포함된 하나의 페이지가 선택되면, 선택된 페이지에 쓰기 데이터를 프로그램 할 수 있다.
읽기 동작 시, 주변 회로(120)는 컨트롤러(200)로부터 읽기 동작을 나타내는 커맨드(이하, 읽기 커맨드), 물리 주소를 수신할 수 있다. 주변 회로(120)는 물리 주소에 의해 선택된 하나의 메모리 블록과 그것에 포함된 하나의 페이지로부터 데이터를 읽고, 읽어진 데이터(이하, 페이지 데이터)를 컨트롤러(200)로 출력할 수 있다.
소거 동작 시에, 주변 회로(120)는 컨트롤러(200)로부터 소거 동작을 나타내는 커맨드 및 물리 주소를 수신할 수 있다. 물리 주소는 하나의 메모리 블록을 특정할 것이다. 주변 회로(120)는 물리 주소에 대응하는 메모리 블록의 데이터를 소거할 것이다.
컨트롤러(200)은 반도체 메모리 장치(100)의 전반적인 동작을 제어한다. 컨트롤러(200)는 외부 호스트로부터의 요청에 응답하여 반도체 메모리 장치(100)를 액세스할 수 있다.
컨트롤러(200)는 램(210), 메모리 제어부(220) 및 에러 정정 회로(230)을 포함할 수 있다.
램(random access memory; RAM)(210)은 메모리 제어부(220)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 램(210)이 워크 메모리로 사용되는 경우에, 메모리 제어부(220)에 의해서 처리되는 데이터가 임시 저장될 수 있다. 램(220)이 버퍼 메모리로 사용되는 경우에는, 호스트(미도시)에서 반도체 메모리 장치(100)로 또는 반도체 메모리 장치(100)에서 호스트(미도시)로 전송될 데이터를 버퍼링 하는데 사용될 수 있다. 램(210)이 캐시 메모리로 사용되는 경우에는 저속의 반도체 메모리 장치(100)가 고속으로 동작하도록 할 수 있다.
램(210)은 반도체 메모리 장치(100)의 메모리 셀 어레이(110)의 패리티 관련 정보를 저장할 수 있다. 패리티 관련 정보는 메모리 셀 어레이(110)를 구성하는 복수의 페이지 중 각 페이지에 설정된 패리티 영역의 크기에 관한 정보를 포함한다. 또한 패리티 관련 정보는 패리티 영역의 크기에 관한 정보뿐만 아니라, 각 페이지에 대한 에러 정정 코드 회로(230)의 동작 모드에 관한 정보도 포함할 수 있다. 다양한 실시 예에서, 패리티 관련 정보는 메모리 셀 어레이(110)의 각 페이지에 대한 패리티 영역의 크기에 관한 정보 및 에러 정정 코드 회로(230)의 동작 모드에 관한 정보가 룩-업 테이블 형태로 저장된 것일 수 있다. 패리티 관련 정보는 메모리 셀 어레이(110)의 드레인 선택 라인에 인접한 페이지일수록 더 많은 패리티 비트를 생성하도록 동작 모드를 정의할 수 있다. 또는 실험적으로 기 설정된 각 페이지에 대한 패리티 영역의 크기에 따라 에러 정정 코드 회로의 동작 모드가 정의될 수 있다.
메모리 제어부(220)는 반도체 메모리 장치(100)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 제어부(220)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 제어부(220)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 주소를 물리 주소로 변환할 수 있다. 구체적으로, 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 주소를 입력 받아, 물리 주소로 변환시킬 수 있다. 여기서 논리 주소는 논리 블록 어드레스일 수 있고, 물리 주소는 물리 페이지 넘버일 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
호스트가 프로그램 요청을 전송할 때, 메모리 제어부(220)는 호스트가 제공한 논리 주소를 상술한 방법을 통해 물리 주소로 변환한다. 메모리 제어부(220)는 프로그램 동작의 물리 주소가 결정되면, 램(210)에 저장된 패리티 관련 정보에 따라, 코드(Error Correction Code, ECC) 회로(230)의 동작 모드를 결정할 수 있다.
메모리 제어부(220)는 호스트로부터 수신한 데이터, 에러 정정 코드 회로(230)의 동작 모드에 관한 정보를 에러 정정 코드 회로(230)로 전달할 수 있다.
또한 에러 정정 코드 회로(230)가 패리티를 생성하여 패리티(parity) 비트가 부가된 쓰기 데이터를 생성하여 메모리 제어부(220)로 전달하면, 메모리 제어부(220)는 반도체 메모리 장치(100)로 프로그램 커맨드, 쓰기 데이터 및 물리 주소를 전달한다.
호스트가 읽기 요청(request)을 전송할 때, 메모리 제어부(220)는 읽기 요청에 해당하는 페이지(즉, 선택된 페이지)의 데이터를 식별하기 위해 읽기 커맨드를 반도체 메모리 장치(100)에 제공할 것이다. 메모리 제어부(220)는 읽기 요청에 포함된 논리 주소와 매핑된 물리 주소를 읽기 커맨드와 함께 반도체 메모리 장치(100)에 제공할 수 있다. 다양한 실시 예에서, 메모리 제어부(220)는 호스트의 요청이 수신될 때마다, 플래시 변환 계층을 이용하여 논리 주소를 물리 주소로 변환할 수도 있고, 프로그램 동작 수행시 변환한 정보를 저장하고 있다가, 읽기 요청을 수신하면 해당 물리 주소를 저장된 정보로부터 획득할 수도 있다.
반도체 메모리 장치(100)는 읽기 커맨드에 응답하여, 선택된 물리 주소의 페이지로부터 페이지 데이터를 읽고, 읽어진 페이지 데이터를 컨트롤러(200)에 전송한다.
메모리 제어부(220)는 페이지 데이터, 물리 주소 및 에러 정정 코드 회로(230)의 동작 모드에 관한 정보를 에러 정정 코드 회로(230)로 전달할 수 있다.
에러 정정 코드 회로(230)는 메모리 제어부(220)의 제어에 응답하여 페이지 데이터에 에러가 포함되는지 여부를 판별한다. 예를 들면, 에러 정정 코드 회로(230)는 패리티를 사용하여 에러를 정정할 수 있다. 에러 정정 코드 회로(230)는 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
에러 정정 코드 회로(230)는 프로그램 할 데이터에 대한 에러 정정 코드(Error Correction Code; ECC)인 패리티를 생성한다. 또한 에러 정정 코드 회로(230)는 독출한 페이지 데이터에 대해 패리티를 이용하여 오류를 정정할 수 있다.
프로그램 동작 시, 에러 정정 코드 회로(230)는 메모리 제어부(220)로부터 수신한 동작 모드에 따라 패리티를 생성할 수 있다. 다양한 실시 예에서, 에러 정정 코드 회로(230)는 동작 모드에 따른 생성할 패리티 비트 수에 관한 정보를 저장하고 있을 수 있다. 또한, 에러 정정 코드 회로(230)는 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다.
여기서 에러 정정 코드 회로(230)의 동작모드는 복수 개 존재할 수 있으며, 각각의 동작 모드 별로 에러 정정 코드 회로(230)는 서로 다른 크기의 패리티를 생성할 수 있다. 또는 에러 정정 코드 회로(230)는 각각의 동작 모드에 따라 데이터의 비트들의 수와 상기 패리티 비트들의 수 사이의 비율(ratio)이 상이한 쓰기 데이터를 생성할 수 있다.
다양한 실시 예에서, 에러 정정 코드 회로(230)는 프로그램 할 데이터를 복수개의 저장단위(chunk)로 구분하여 각 단위 데이터에 대한 패리티를 생성할 수 있다. 또는 에러 정정 코드 회로(230)는 프로그램 할 데이터 전체에 대한 패리티를 생성할 수 있다.
에러 정정 코드 회로(230)는 생성된 패리티를 프로그램 할 데이터에 부가하여 쓰기 데이터를 생성할 수 있다. 에러 정정 코드 회로(230)는 생성된 쓰기 데이터를 메모리 제어부(220)로 전달할 수 있다.
읽기 동작 시, 에러 정정 코드 회로(230)는 독출된 페이지 데이터의 오류를 정정할 수 있다. 이때, 프로그램 수행 당시의 에러 정정 코드 회로(230)의 동작 모드에 따라 정정할 수 있는 오류 비트 수가 달라질 수 있다.
일반적으로, 패리티의 비트 수가 증가할수록 정정 가능한 에러 비트 수가 증가한다. 따라서, 더 많은 패리티 비트 수를 포함하는 페이지 데이터에 대해서는 더 많은 오류 비트를 정정할 수 있다. 페이지 데이터에 설정된 개수 이상의 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 설정된 개수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다.
디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
도 5는 도 4의 메모리 셀 어레이의 구조를 나타낸 도면이다.
도 5를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제 1 내지 제 m 비트 라인들(BL1~BLm)에 공통 연결된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 도 2의 비트 라인들(BL)을 구성한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 단위를 이룬다.
도 5에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 하나(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.
복수의 셀 스트링들(CS1~CSm) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다.
드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 기준 전압 노드에 연결된다. 실시 예로서, 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(미도시)에 연결되고, 그러한 공통 소스 라인은 기준 전압으로 바이어스될 수 있다.
제 1 내지 제 m 셀 스트링들(CS1~CSm) 중 하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지(pg)를 구성한다. 따라서, 하나의 메모리 블록(BLK1)은 복수의 페이지들을 포함한다.
드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 소스 선택 라인(SSL1)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 소스 선택 라인(SSL1)은 주변회로(120)에 포함된 어드레스 디코더에 의해 제어될 수 있다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 주변회로(120)에 포함된 읽기 및 쓰기 회로에 의해 제어될 수 있다.
이하에서는 도 6 내지 7을 통해 본 발명의 메모리 시스템의 동작 방법에 대해 보다 상세하게 설명한다.
도 6은 본 발명의 메모리 장치의 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 6에서는 본 발명에 따라 프로그램 동작을 수행하는 경우를 예로 설명한다.
도 6에 따르면, 컨트롤러는 호스트로부터 프로그램 요청(request)을 수신한다. 컨트롤러는 호스트로부터 프로그램 요청과 함께 프로그램 할 데이터인 쓰기 데이터, 프로그램 논리 주소를 수신할 수 있다. 컨트롤러는 호스트로부터 수신한 논리 주소를 메모리 장치의 물리 주소로 변환할 수 있다(601). 구체적으로, 컨트롤러는 플래시 변환 계층(FTL)을 이용하여 논리 주소를 물리 주소로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 주소를 입력 받아, 물리 주소로 변환시킬 수 있다. 플래시 변환 계층(FTL)의 어드레스 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다. 플래시 변환 계층(FTL)은 컨트롤러에 포함된 램에 로드 될 수 있다.
603 단계에서, 컨트롤러는 변환된 물리 주소 및 컨트롤러 내의 램에 저장된 패리티 관련 정보를 기초로 에러 정정 코드 회로의 동작 모드를 결정할 수 있다(603). 패리티 관련 정보는 메모리 셀 어레이(110)를 구성하는 복수의 페이지 중 각 페이지에 설정된 패리티 영역의 크기에 관한 정보를 포함한다. 또한 패리티 관련 정보는 패리티 영역의 크기에 관한 정보뿐만 아니라, 각 페이지에 대한 에러 정정 코드 회로의 동작 모드에 관한 정보도 포함할 수 있다. 다양한 실시 예에서, 패리티 관련 정보는 메모리 셀 어레이(110)의 각 페이지에 대한 패리티 영역의 크기에 관한 정보 및 에러 정정 코드 회로의 동작 모드에 관한 정보가 룩-업 테이블 형태로 저장된 것일 수 있다. 패리티 관련 정보는 메모리 셀 어레이(110)의 드레인 선택 라인에 인접한 페이지일수록 더 많은 패리티 비트를 생성하도록 동작 모드를 정의할 수 있다. 또는 실험적으로 기 설정된 각 페이지에 대한 패리티 영역의 크기에 따라 에러 정정 코드 회로의 동작 모드가 정의될 수 있다.
컨트롤러는 603 단계에서 결정된 에러 정정 코드 회로의 동작 모드에 따라, 프로그램 할 데이터에 대한 에러 정정 코드인 패리티를 생성한다. 다양한 실시 예에서, 에러 정정 코드 회로는 동작 모드에 따른 생성할 패리티 비트 수에 관한 정보를 저장하고 있을 수 있다. 또한, 에러 정정 코드 회로는 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 여기서 에러 정정 코드 회로의 동작모드는 복수 개 존재할 수 있으며, 각각의 동작 모드 별로 에러 정정 코드 회로는 서로 다른 크기의 패리티를 생성할 수 있다. 또는 에러 정정 코드 회로는 각각의 동작 모드에 따라 데이터의 비트들의 수와 상기 패리티 비트들의 수 사이의 비율(ratio)이 상이한 쓰기 데이터를 생성할 수 있다.
다양한 실시 예에서, 에러 정정 코드 회로는 프로그램 할 데이터를 복수개의 저장단위(chunk)로 구분하여 각 단위 데이터에 대한 패리티를 생성할 수 있다. 또는 에러 정정 코드 회로는 프로그램 할 데이터 전체에 대한 패리티를 생성할 수 있다.
에러 정정 코드 회로(230)는 생성된 패리티를 프로그램할 데이터에 부가하여 쓰기 데이터를 생성할 수 있다.
607 단계에서, 컨트롤러는 생성된 쓰기 데이터, 물리 주소 및 프로그램 커맨드를 반도체 메모리 장치에 전달하여 생성된 데이터를 저장할 수 있다.
이하에서는 도 6에 따른 방법으로 프로그램 된 데이터에 대한 읽기 동작을 수행하는 방법을 상세하게 설명한다.
컨트롤러는 읽기 요청에 해당하는 페이지(즉, 선택된 페이지)의 데이터를 식별하기 위해 읽기 커맨드를 반도체 메모리 장치에 제공한다. 컨트롤러는 읽기 요청에 포함된 논리 주소와 매핑된 물리 주소를 읽기 커맨드와 함께 반도체 메모리 장치에 제공할 수 있다. 다양한 실시 예에서, 컨트롤러는 호스트의 요청이 수신될 때마다, 플래시 변환 계층을 이용하여 논리 주소를 물리 주소로 변환할 수도 있고, 프로그램 동작 수행시 변환한 정보를 저장하고 있다가, 읽기 요청을 수신하면 해당 물리 주소를 저장된 정보로부터 획득할 수도 있다. 반도체 메모리 장치는 읽기 커맨드에 응답하여, 선택된 물리 주소의 페이지로부터 페이지 데이터를 읽고, 읽어진 페이지 데이터를 컨트롤러에 전송한다.
컨트롤러는 페이지 데이터에 에러가 포함되는지 여부를 판별한다. 예를 들면, 컨트롤러의 에러 정정 코드 회로는 패리티를 사용하여 에러를 정정할 수 있다. 에러 정정 코드 회로(230)는 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다. 이때, 프로그램 수행 당시의 컨트롤러 내 에러 정정 코드 회로의 동작 모드에 따라 정정할 수 있는 오류 비트 수가 달라질 수 있다.
일반적으로, 패리티의 비트 수가 증가할수록 정정 가능한 에러 비트 수가 증가한다. 따라서, 더 많은 패리티 비트 수를 포함하는 페이지 데이터에 대해서는 더 많은 오류 비트를 정정할 수 있다. 페이지 데이터에 설정된 개수 이상의 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 설정된 개수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다.
디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
도 7은 본 발명의 메모리 장치의 컨트롤러에 저장된 패리티 관련 정보의 예를 나타낸 도면이다.
도 7에 따르면, 패리티 관련 정보는 에러 정정 코드 회로의 동작 모드에 관한 정보를 포함한다. 패리티 관련 정보는 메모리 셀 어레이를 구성하는 복수의 페이지 중 각 페이지에 설정된 패리티 영역의 크기에 관한 정보를 포함한다. 또한 패리티 관련 정보는 패리티 영역의 크기에 관한 정보뿐만 아니라, 각 페이지에 대한 에러 정정 코드 회로의 동작 모드에 관한 정보도 포함할 수 있다. 다양한 실시 예에서, 패리티 관련 정보는 메모리 셀 어레이의 각 페이지에 대한 패리티 영역의 크기에 관한 정보 및 에러 정정 코드 회로의 동작 모드에 관한 정보가 룩-업 테이블 형태로 저장된 것일 수 있다. 패리티 관련 정보는 메모리 셀 어레이의 드레인 선택 라인에 인접한 페이지일수록 더 많은 패리티 비트를 생성하도록 동작 모드를 정의할 수 있다. 또는 실험적으로 기 설정된 각 페이지에 대한 패리티 영역의 크기에 따라 에러 정정 코드 회로의 동작 모드가 정의될 수 있다.
도 7에는 에러 정정 코드 회로의 동작 모드에 따른 최대 페일 비트 수, 추가된 패리티 비트 수, 추가된 패리티 영역의 크기 및 코드 레이트에 관한 정보를 포함하는 패리티 관련 정보가 도시 되어 있다.
제1 모드(mode 1)는 디폴트(default) 모드로, 데이터 영역의 일부를 패리티 영역으로 사용하지 않는 동작 모드이다.
제2 모드(mode 2)는 데이터 영역의 일부를 패리티 영역으로 사용하며, 정정 가능한 비트 수가 80비트로 증가 한다.
제3 모드(mode 2)는 제1 내지 제2 모드 보다 더 많은 데이터 영역의 일부를 패리티 영역으로 사용하며, 정정 가능한 비트 수가 90비트로 증가 한다.
제4 모드(mode 2)는 제1 내지 제3 모드 보다 더 많은 데이터 영역의 일부를 패리티 영역으로 사용하며, 정정 가능한 비트 수가 100비트로 증가 한다.
제1 모드에서 제4 모드로 에러 정정 코드 회로의 동작 모드가 변경되는 경우 보다 많은 패리티 비트를 생성하며, 에러 정정 능력이 증가한다. 또한, 패리티를 저장하기 위해 추가로 설정된 패리티 영역의 크기는 제2 모드인 경우 17.5 바이트, 제3 모드인 경우 35 바이트, 제4 모드인 경우 52.5 바이트로 전체 메인 데이터 영역의 0.1 % 미만의 크기에 불과하여, 메모리 장치의 저장 성능에 문제되지 않음을 알 수 있다. 한편, 도 7에서는 제1 내지 제4 모드만을 나타내었으나, 설정 방법에 따라 보다 많은 동작 모드를 포함할 수 있음을 명시한다.
도 8은 본 발명에 따른 메모리 장치의 컨트롤러를 포함하는 구현 예로 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 나타낸 도면이다. 예를 들어, 도 8의 퓨전 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램 하게 된다.
도 8에서 낸드 플래시 셀 어레이(750)는 도 4의 메모리 셀 어레이(110)에 대응될 수 있고, 도 4의 주변회로(120), 메모리 제어부(220), 램(210) 및 에러 정정 코드 회로(230)가 도 8의 제어부(730)에 포함될 수 있다.
도 9는 본 발명에 따른 메모리 장치의 컨트롤러를 포함하는 메모리 시스템을 포함한 컴퓨팅 시스템을 나타낸 도면이다.
도 9에 따르면, 본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 여기서 메모리 시스템(810)의 컨트롤러(8110)와 반도체 장치(812)는 도 4에 도시된 본 발명의 컨트롤러(200)와 반도체 메모리 장치(100)에 대응될 수 있다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리로 제공될 수 있다.
도 10은 본 발명의 메모리 장치 컨트롤러의 일 실시 예를 나타낸 블록도이다.
도 4에 나타나 있는 메모리 시스템(50)은 반도체 메모리 장치(100)와 컨트롤러(200)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다.
도 10를 참조하면, 컨트롤러(1000)는 SRAM(1050), 프로세싱 유닛 (1010), 호스트 인터페이스(1030), 에러 정정 블록(1040) 및 메모리 인터페이스(1020)를 포함할 수 있다. 도 10의 구성요소 중 프로세싱 유닛(1010) 및 SRAM(1050)은 도 4의 메모리 제어부(220)로 동작할 수 있고, 에러 정정 블록(1040)은 도 4의 컨트롤러(200)의 에러 정정 코드 회로(230)에 대응된다. SRAM(1050)은 프로세싱 유닛(1010)의 동작 메모리로써 사용된다. 다양한 실시 예에서, SRAM(1050)는 도 4의 메모리 제어부(220)에 포함되거나 별도의 램(210)으로 구현될 수도 있다.
호스트 인터페이스(1030)는 메모리 시스템(50)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1040)은 반도체 장치(110)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1020)는 본 발명의 반도체 메모리 장치(100)와 인터페이싱 한다. 프로세싱 유닛(1010)은 컨트롤러(200)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 호스트(미도시)와 컨트롤러(1000)는 다양한 인터페이스들을 통하여 연결될 수 있다. 예를 들어, 호스트 인터페이스(1030)는 PATA(parallel Advanced Technology Attachment), SATA(serial Advanced Technology Attachment), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), USB(Universal Serial Bus), PCIe(PCI express) 등과 같은 표준 인터페이스들일 수 있다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(50)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 본 발명이 속하는 기술 분야의 통상의 지식을 갖춘 자들에게 자명하다. 반도체 메모리 장치(100)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(50)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 장치가 구비될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 메모리 시스템
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
200: 컨트롤러
210: 램
220: 메모리 제어부
230: 에러 정정 코드 회로

Claims (19)

  1. 복수의 페이지들로 구성된 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 컨트롤러에 있어서,
    호스트로부터 수신한 데이터를 저장할 논리 주소를 상기 복수의 페이지 중 어느 하나를 가리키는 물리 주소로 변환하고, 상기 물리 주소 및 기 저장된 패리티 관련 정보를 기초로 패리티 비트를 생성하기 위한 동작 모드를 결정하는 메모리 제어부; 및
    상기 동작 모드에 따라 상기 데이터의 패리티 비트들을 생성하는 오류 정정 코드 회로;를 포함하는 컨트롤러.
  2. 제 1항에 있어서, 상기 패리티 관련 정보는,
    상기 복수의 페이지들 각각에 대한 패리티 영역의 크기(size)에 관한 정보를 포함하는 컨트롤러.
  3. 제 1항에 있어서, 상기 패리티 관련 정보는,
    상기 복수의 페이지들 각각에 대응하는 복수의 동작 모드들에 관한 정보를 포함하는 컨트롤러.
  4. 제 1항에 있어서,
    상기 패리티 관련 정보를 저장하는 저장부;를 더 포함하는 컨트롤러.
  5. 제 1항에 있어서, 상기 동작모드는,
    상기 복수의 페이지들 각각에 대응하는 생성할 패리티 비트 수를 결정하는 컨트롤러.
  6. 제 5항에 있어서, 상기 동작모드는,
    상기 복수의 페이지들 중 드레인 선택 라인에 인접한 페이지일수록 더 많은 패리티 비트들을 생성하도록 설정된 컨트롤러.
  7. 제 1항에 있어서, 상기 메모리 제어부는,
    상기 데이터에 상기 생성된 패리티 비트가 부가된 쓰기 데이터를 상기 반도체 메모리 장치로 전송하는 컨트롤러.
  8. 복수의 페이지들로 구성된 메모리 셀 어레이를 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작방법에 있어서,
    호스트로부터 수신한 데이터를 저장할 논리 주소를 상기 복수의 페이지 중 어느 하나를 가리키는 물리 주소로 변환하는 단계;
    변환된 상기 물리 주소 및 기 저장된 패리티 관련 정보를 기초로 패리티 비트를 생성하기 위한 동작 모드를 결정하는 단계; 및
    결정된 상기 동작모드에 따라 상기 데이터의 패리티 비트들을 생성하는 생성하는 단계;를 포함하는 컨트롤러의 동작 방법.
  9. 제 8항에 있어서, 상기 패리티 관련 정보는,
    상기 복수의 페이지들 각각에 대한 패리티 영역의 크기(size)에 관한 정보를 포함하는 컨트롤러의 동작 방법.
  10. 제 8항에 있어서, 상기 패리티 관련 정보는,
    상기 복수의 페이지들 각각에 대응하는 복수의 동작 모드들에 관한 정보를 포함하는 컨트롤러의 동작 방법.
  11. 제 8항에 있어서, 상기 동작모드는,
    상기 복수의 페이지들 각각에 대응하는 생성할 패리티 비트 수를 결정하는 컨트롤러의 동작 방법.
  12. 제 8항에 있어서, 상기 동작모드는,
    상기 복수의 페이지들 중 드레인 선택 라인에 인접한 페이지일수록 더 많은 패리티 비트들을 생성하도록 설정된 컨트롤러의 동작 방법.
  13. 제 8항에 있어서
    상기 데이터에 상기 생성된 패리티 비트가 부가된 쓰기 데이터를 생성하는 단계;를 더 포함하는 컨트롤러의 동작 방법.
  14. 제 13항에 있어서,
    상기 쓰기 데이터를 상기 반도체 메모리 장치로 전송하는 단계;를 더 포함하는 컨트롤러의 동작 방법.
  15. 복수의 워드 라인들에 각각 연결된 복수의 페이지들을 포함하되, 상기 복수의 페이지들 각각은 복수의 전압 상태들을 갖는 메모리 셀들을 포함하는 반도체 메모리 셀 어레이; 및
    기 저장된 패리티 관련 정보를 기초로 상기 복수의 페이지들 중 호스트로부터 수신된 데이터가 저장될 페이지에 대응하는 패리티 비트들을 생성하고, 상기 데이터와 상기 패리티 비트들을 상기 선택된 페이지에 저장하도록 상기 반도체 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템.
  16. 제 15항에 있어서, 상기 패리티 관련 정보는,
    상기 복수의 페이지들 각각에 대한 상기 데이터의 비트들의 수와 상기 패리티 비트들의 수 사이의 비율(ratio)에 관한 정보를 포함하는 메모리 시스템.
  17. 제 15항에 있어서, 상기 패리티 관련 정보는,
    상기 복수의 페이지들 각각에 대한 패리티 영역의 크기(size)에 관한 정보를 포함하는 메모리 시스템.
  18. 제 15항에 있어서, 상기 패리티 관련 정보는,
    상기 복수의 페이지들 각각에 대응하는 복수의 동작 모드들에 관한 정보를 포함하고,
    상기 동작모드는,
    상기 복수의 페이지들 각각에 대응하는 생성할 패리티 비트 수를 결정하는 메모리 시스템.
  19. 제 18항에 있어서, 상기 동작모드는,
    상기 복수의 페이지들 중 드레인 선택 라인에 인접한 페이지일수록 더 많은 패리티 비트들을 생성하도록 설정된 메모리 시스템.
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