JP2007013034A - 半導体装置 - Google Patents
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Abstract
【解決手段】 半導体装置は、表面の電極に直接にリード端子を接続させる構造を有する半導体装置であって、表面に設けられた第1主電極と、裏面に設けられた第2主電極と、前記第1主電極の表面の少なくとも一部を覆って設けられた、リード端子をはんだ付けするための金属膜とを備え、前記金属膜は、前記第1主電極の表面を露出する複数の開口部を有する。
【選択図】 図1
Description
(a)まず、半導体ウエハ1を準備する。ここでは、便宜上ゲート駆動素子であるIGBTを用いている。半導体ウエハ1は、ウエハプロセス最終工程まで完了し、半導体ウエハ1上には、複数個の半導体チップ2が配列されている。各々のチップ2には、ともにアルミ合金で形成されたエミッタ電極3、ゲート電極4が形成され、エミッタ電極3を取り囲むようにゲート配線5が形成されている。また、半導体ウエハ1の裏面にはコレクタ電極6が蒸着法、もしくはスパッタ法により形成されている。さらに、エミッタ電極3上には選択的にリード端子付けに必要なはんだ付け領域に金属膜8が蒸着法を用いて形成されている。本従来例の場合、Ti/Ni/Auの合金がエミッタ電極3上に蒸着されている。そのときのTiはエミッタ電極とのオーミック性向上のためで、Niは、はんだとの接続剤であり、AuはNiの酸化防止剤である。
(c)プローブテスト後、ダイシングが行われ、各チップ2が切り出される。このとき、エミッタ電極3と金属膜8には多数のプローブ痕11が残ることになる。なお、ウエハ状態でプローブテストが行われるのが一般的であるが、作業効率の観点からダイシング後、チップ分離後プローブテストが行われる場合もある。
以上によって、従来例に示す半導体装置50が出来上がる。
表面に設けられた第1主電極と、
裏面に設けられた第2主電極と、
前記第1主電極の表面の少なくとも一部を覆って設けられた、リード端子をはんだ付けするための金属膜と
を備え、
前記金属膜は、前記第1主電極の表面を露出する複数の開口部を有することを特徴とする。
図1は、本発明の実施の形態1に係るダイレクトリードボンディング方式対応の半導体装置100の平面図である。図2は、半導体ウエハ101でプロセス最終工程まで終了しているもので金属膜蒸着前の状態を示す平面図であり、図3は、その裏面の平面図である。図4は、表面のエミッタ電極103に金属膜108を選択的に蒸着するためのメタルマスク107の平面図である。このメタルマスク107は、この半導体装置100の金属膜108の開口部を有するパターンを得るために改良されたマスクパターンを有する。図5は、メタルマスク107のb部の部分拡大図であって、改良部を示すものであり、図6は、蒸着時の構成を示す概略図であり、図7は、表面のエミッタ電極103に金属膜108を蒸着した後の半導体ウエハ101を示す平面図である。図8は、ウエハ状態でのプローブテスト時のブローブ針109の触針状態を示す概略図であり、図9は、図8の触針状態を示す断面図である。図10は、この半導体装置100のプローブテスト後の平面図であり、プローブ痕111がエミッタ電極103の上の金属膜108の開口部152に残った状態を示す。図11は、この半導体装置100を用いて製作された電力用半導体製品の断面図で、図12は、電力用半導体製品の表面のエミッタ電極103上のプローブ針跡部c部を拡大した断面図である。
(a)まず、半導体ウエハ101を準備する。便宜上ゲート駆動素子であるIGBTを用いている。半導体ウエハ101は,ウエハプロセス最終工程まで完了し、半導体ウエハ101上には、複数個の半導体チップ102が配列されている。各々のチップ102には、ともにアルミ合金で形成されたエミッタ電極103、ゲート電極104が形成され、エミッタ電極103を取り囲むようにゲート配線105が形成されている。半導体ウエハ101の裏面にはコレクタ電極106が蒸着法、もしくはスパッタ法により形成されている。また、エミッタ電極103上には、リード端子付けに必要なはんだ付け領域として金属膜108が選択的に形成されており、部分的に金属膜が成膜されない開口部領域152が配置されている。この金属膜108は、蒸着法を用いて形成されている。
(c)プローブテスト後、ダイシングが行われ、チップ102が切り出される。このとき、エミッタ電極103と金属膜108には多数のプロープ痕111が残るが、本実施例ではプローブ針当て位置に予め、金属膜108をマスキングして蒸着されない○型形状の開口部領域152が配置されるように設計されている。また、蒸着時にはつなぎ領域153も同じく蒸着されない領域として残るが、これも本発明の効果を得るためには必須ではない。もしメタルマスク107のつなぎ領域151が十分に細ければ蒸着時の回り込みにより、このつなぎ領域153は形成されないこともある。
以上によって、本実施の形態に係る半導体装置100が得られる。
本発明の実施の形態2に係る半導体装置は、実施の形態1に係る半導体装置と比較すると、図13、図14に示すように、ダイオード素子のように制御電極を持たず、主電極だけであるような半導体デバイスを搭載している点で相違する。このように表面の電極に制御用のゲート電極を有しない場合にも有効であり、同様の効果を奏することができる。なお、この場合、この半導体装置は、主電極として、表面にアノード電極118、裏面にカソード電極119を有する。
本発明の実施の形態3に係る半導体装置は、実施の形態1に係る半導体装置と比較すると、図15に示すように、電力用半導体素子以外のオプション素子などを配置することで、制御電極が複数存在している点で相違する。このように表面の電極として複数の制御電極を有する場合にも有効であり、実施の形態1と同様の効果を奏することができる。この半導体装置では、図15に示すように、オプション素子として温度センス素子120を備える。
図16は、本発明の実施の形態4に係る半導体装置の平面図であり、図17は、図16のA−A’線断面図である。この半導体装置は、実施の形態1に係る半導体装置と比較すると、図16に示すように、エミッタ電極103の表面のうち金属膜108で覆われていない箇所にポリイミド等による絶縁性の保護膜121を形成している点で相違する。上記実施の形態1では、エミッタ電極103の表面のうち、金属膜108を形成した領域以外には特に何も設けていなかったが、上記のように保護膜121を設けることによって、外部環境から保護することができる。なお、図16に示すようにポリイミド121などの保護膜を形成した場合でも実施の形態1と同様の効果を奏し、さらに保護膜を形成することで、リード端子装着時のはんだ飛散によるダメージから保護することができる。
図18の(a)は、本発明の実施の形態5に係る半導体装置の平面図であり、(b)は、(a)のB部の拡大図である。図19の(a)は、実施の形態5の別例の半導体装置の平面図であり、(b)は、(a)のC部の拡大図である。この半導体装置は、実施の形態1に係る半導体装置と比較すると、開口部領域の単面積が限定されている点で相違する。この半導体装置では、○型形状の開口部の面積を10000μm2以上に限定している。プローブテスト時のプローブ針の位置合わせ精度を考慮すると、10000μm2以上の面積を確保しておくことが好ましい。この○型形状の開口部領域152の面積の限定は、なお、図19の(a)及び(b)に示すように、開口部の形状は、○型だけではなく、□型形状の開口部154であってもよい。このような場合にも同様の効果を示し、開口部の面積は、同様に10000μm2以上確保する方がよい。
図20は、本発明の実施の形態6に係る半導体装置の構成を示す平面図である。この半導体装置は、実施の形態1から5に係る半導体装置と比較すると、エミッタ電極103上を覆う金属膜108の開口部がプローブテスト時の各プローブ針に対応する各領域が連続した長方形状の開口部155であって、金属膜108を一直線状に分離している点で相違する。上記の金属膜108に設けられた開口部の形状は、例えば、○型形状、□型形状であったが、この半導体装置では、図20に示すように起伏を設けず、一直線状に金属膜を分離している。この場合でも、実施の形態1と同様の効果を奏し、さらにメタルマスク107の加工が容易になるというメリットが得られる。
図21は、本発明の実施の形態7に係るダイレクトリードボンディング方式対応の半導体装置200の平面図である。図22は、プロセス最終工程まで終了している半導体ウエハ201の金属膜蒸着前の状態を示す平面図であって、図23は、その裏面を示す平面図である。図24は、表面のエミッタ電極203に金属膜208を選択的に蒸着するためのメタルマスク207の平面図である。このメタルマスク207は、この半導体装置200を得るためにマスクパターンを改良している。図25は、図24のメタルマスク207の改良部を示すd部の部分拡大図である。また、図26は、蒸着時の構成を示す概略図であり、図27は、表面のエミッタ電極203に金属膜208を蒸着した後の半導体ウエハ201の平面図である。図28は、ウエハ状態でのプローブテスト時のプローブ針209の触針状態を示す概略図であり、図29は、触針状態を示す断面図である。図30は、この半導体装置のプローブテスト後の平面図で、プローブ痕211がエミッタ電極203上のコーナー部250に残った状態を示す。図31は、コーナー部e部の部分拡大図であり、エミッタ電極203の下のトランジスタセル配置領域252にはトランジスタセルが配置されているが、コーナー部250にはトランジスタセルが配置されない。また、エミッタ電極203の外側にはターミネーション領域253が設けられている。図32は、図31のブロープ痕211を拡大したD−D’線断面図である。
(a)まず、半導体ウエハ201を準備する。ここでは便宜上ゲート駆動素子であるIGBTを用いている。半導体ウエハ201は、ウエハプロセス最終工程まで完了し、半導体ウエハ201上には、複数個の半導体チップ202が配列されている。各々のチップ202には、ともにアルミ合金で形成されたエミッタ電極203、ゲート電極204が形成され、エミッタ電極203を取り囲むようにゲート配線205が形成されている。また、半導体ウエハ201の裏面にはコレクタ電極206が蒸着法、もしくはスパッタ法により形成されている。さらに、エミッタ電極203上には、リード端子付けに必要なはんだ付け領域として金属膜208が選択的に形成されており、エミッタ電極203のコーナー部には部分的に金属膜が成膜されない領域250を配置している。この金属膜208は、蒸着法を用いて形成されている。また、領域250のエミッタ電極203下部にはトランジスタセルは配置されていない。
(c)プロープテスト後、ダイシングが行われ、チップ202が切り出される。
以上によって、本実施の形態に係る半導体装置200が得られる。
なお、その後は実施の形態1と同様の組立工程を経て、電力用半導体製品が完成する。
図33は、本発明の実施の形態8に係る半導体装置の構成を示す平面図であり、図34は、図33の裏面を示す平面図である。この半導体装置は、実施の形態7に係る半導体装置と比較すると、制御用の電極(ゲート電極204)を持たず、アノード電極218のみを有する点で相違する。この半導体装置では、図33、図34に示すように、主電極としては、表面にアノード電極218、裏面にカソード電極219をもつ。このように、ダイオード素子のように制御電極を持たず、主電極だけであるような半導体デバイスにおいてもコーナー部250に金属膜208を成膜せず、プローブテストでプローブ針209をコーナー部250に触針させることによって実施の形態7と同様の効果を奏することができる。
図35は、本発明の実施の形態9に係る半導体装置の構成を示す平面図である。この半導体装置は、実施の形態7に係る半導体装置と比較すると、図35に示すように、電力用半導体素子以外のオプション素子等を配置することによって、表面に複数の制御電極を有する点で相違する。このように表面の電極として複数の制御電極を有する場合にも実施の形態7と同様の効果を奏することができる。この半導体装置では、図35に示すように、オプション素子として温度センス素子120を備える。
図36は、本発明の実施の形態10に係る半導体装置の構成を示す平面図である。この半導体装置は実施の形態7から9に係る半導体装置と比較すると、エミッタ電極203上の金属膜208にはんだ付けするリード端子251として、金属膜を成膜していないコーナー部250を覆わないように配線していることを特徴とする。なお、このリード端子251は、コーナー部250を覆わないようにするため、図36に示すように、金属膜208の輪郭と同様の形状を有する形状としてもよい。このようにリード端子251をコーナー部250の上部を覆わないように配線することによって、たとえ、はんだ供給過剰によってコーナー部250上にはんだが流入しても上部にリードフレームが存在しないため、リード端子251とシリコン間の熱収縮応力が発生することは無い。
(1)以上の実施例では、金属膜108、208としての蒸着膜は、Ti/Ni/Auのみであったが、エミッタ電極とのオーミック向上のため、Al/Mo/Ni/AuやAl/Ti/Ni/Auなどの材料を用いる場合もある
(2)また、以上の実施例では、電力用半導体素子としてIGBTやダイオード等のみを示していたが、その他のパワー半導体素子であるMOSFET、CSTBT等のチップ表面に電極を持つ構造を有する電力用半導体素子であれば、用いることができる。
(3)さらに、以上の実施例では、プローブテストにはプローブ針を使用していたが、図37に示すようなピンタイプのプローブを用いてもよい。このようなピンタイプのプローブを用いることでエミッタ電極上へ形成されるプローブ痕が改善され、さらにプローブ一本当たりの電流量が増加し、プローブ本数も減らす効果が得られる。
2、102、202 半導体チップ、
3、103、203 エミッタ電極、
4、104、204 ゲート電極、
5、105、205 ゲート配線、
6、106、206 コレクタ電極、
7、107、207 メタルマスク、
8、108、208 金属膜、
9、109、209 プローブ針、
10、110、210 ウエハステージ、
11、111、211 プローブ痕、
12、112 裏面はんだ層、
13、113 基板、
14、114、251 リード端子、
15、115 表面はんだ層、
16、116 ゲートアルミワイヤ、
17、117 モールド樹脂、
50、100、200 半導体装置
118、218 アノード電極、
119、219 カソード電極、
120、220 温度センスダイオード素子、
121 ポリイミド樹脂、
122、222 温度センス素子用電極、
150、151 メタルマスクのマスキング領域、
152、153、154、155、250 金属未蒸着領域、
252 トランジスタセル配置領域
254 ターミネーション領域
Claims (9)
- 表面の電極に直接にリード端子を接続させる構造を有する半導体装置であって、
表面に設けられた第1主電極と、
裏面に設けられた第2主電極と、
前記第1主電極の表面の少なくとも一部を覆って設けられた、リード端子をはんだ付けするための金属膜と
を備え、
前記金属膜は、前記第1主電極の表面を露出する複数の開口部を有することを特徴とする半導体装置。 - 表面の電極に直接にリード端子を接続させる構造を有する半導体装置であって、
表面に設けられた第1主電極と、
裏面に設けられた第2主電極と、
前記第1主電極の表面の少なくとも一部を覆って設けられた、リード端子をはんだ付けするための金属膜と
を備え、
前記金属膜は、前記第1主電極の表面を覆う最外部の平面的な輪郭が少なくとも一つの凹部を有することを特徴とする半導体装置。 - 表面の電極に直接にリード端子を接続させる構造を有する半導体装置であって、
表面に設けられた第1主電極と、
裏面に設けられた第2主電極と、
前記第1主電極の表面の少なくとも一部を覆って設けられた、リード端子をはんだ付けするための金属膜と
を備え、
前記金属膜は、前記第1主電極の表面の少なくとも一つの隅部を空けて前記第1主電極の表面を覆っていることを特徴とする半導体装置。 - 前記表面に少なくとも1つの制御電極を備えることを特徴とする請求項1から3のいずれか一項に記載の半導体装置。
- 前記金属膜で覆われていない前記第1主電極の表面の少なくとも一部を覆う表面保護膜をさらに備えることを特徴とする請求項1から4のいずれか一項に記載の半導体装置。
- 前記複数の開口部のそれぞれの単面積は、10000μm2以上であることを特徴とする請求項1に記載の半導体装置。
- 前記複数の開口部は、互いに連続して設けられていることを特徴とする請求項1に記載の半導体装置。
- 前記複数の開口部は、一直線状に配置されていることを特徴とする請求項1に記載の半導体装置。
- 請求項1から8のいずれか一項に記載の前記半導体装置と、
前記半導体装置の前記第1主電極の表面の前記金属膜が形成されていない領域の上部を開放して前記金属膜を介して前記第1主電極とダイレクトリードボンディングされたリード端子と
を備えることを特徴とする電力用半導体製品。
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