JP7097742B2 - 半導体装置およびその製造方法 - Google Patents

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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/481—Disposition
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92246—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a strap connector
    • H—ELECTRICITY
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
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Description

本発明は、半導体装置およびその製造技術に関し、例えば、スナバ容量を備える半導体装置およびその製造技術に適用して有効な技術に関する。
特開２０１７－６３１２４号公報（特許文献１）および特開２０１７－１４３１８８号公報（特許文献２）には、半導体チップの内部にスナバ容量を形成した半導体装置に関する技術が記載されている。
特開２０１７－６３１２４号公報 特開２０１７－１４３１８８号公報
パワートランジスタを含む半導体装置においては、パワートランジスタからの出力電圧に含まれるサージ電圧を減衰させて、素子破壊の防止や、サージ電圧に基づく妨害電磁波の発生を抑制するために、パワートランジスタと並列接続されるスナバ容量が使用されることがある。特に、本発明者の検討の結果、パワートランジスタが形成された半導体チップの内部にスナバ容量を設ける場合、半導体チップの外部にスナバ容量を設ける構成では顕在化しなかった新たな改善の余地が存在することが明らかとなった。したがって、パワートランジスタが形成された半導体チップの内部にスナバ容量を設ける構成を有する半導体装置では、新たに顕在化する改善の余地に対して工夫を施すことが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置において、半導体チップの表面には、スナバ容量の容量電極と電気的に接続されたスナバ容量パッドが形成されている。
一実施の形態によれば、半導体装置の信頼性を向上することができる。
サージ電圧を抑制する回路構成例を示す回路図である。 パワーＭＯＳＦＥＴとスナバ容量とを含む半導体装置のデバイス構造の模式的な構成例を示す断面図である。 パワーＭＯＳＦＥＴとスナバ容量とを混載する半導体装置においては、工夫を施さないと、スクリーニング試験を実施できなくなることを説明する図である。 スナバ容量の容量電極間に印加されるパルス電圧を示す図である。 ＩＧＢＴとスナバ容量とを混載する半導体装置においても、工夫を施さないと、スクリーニング試験を実施できなくなることを説明する図である。 スナバ容量の容量電極間に印加されるパルス電圧を示す図である。 スクリーニング試験を実施するスクリーニング工程における半導体装置の回路構成を模式的に示す回路図である。 スクリーニング試験を実施した後の組立工程における半導体装置の回路構成を模式的に示す回路図である。 実施の形態における半導体装置の外観構成を示す図である。 実施の形態における半導体装置の内部構造を示す図である。 実施の形態の半導体チップにおいて、スナバ容量の構成要素である第２容量電極とスナバ容量パッドとを接続する模式的なレイアウト構成を示す図である。 実施の形態における半導体チップの断面図である。 半導体ウェハを模式的に示す図である。 スクリーニング試験の流れを示すフローチャートである。 スクリーニング試験の具体例を示すフローチャートである。 実施の形態における半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 変形例１における半導体装置の模式的な構成を示す図である。 変形例２における半導体装置の模式的な構成を示す図である。 変形例３における半導体装置の模式的な構成を示す図である。 変形例４における半導体装置の模式的な構成を示す図である。 変形例５における半導体装置の模式的な構成を示す図である。 変形例６における半導体装置の模式的な構成を示す図である。 変形例７における半導体装置の模式的な構成を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜サージ電圧を低減するためのスナバ容量＞
現実のパワートランジスタにおいては、寄生インダクタンスの影響によって、ターンオン時やターンオフ時にサージ電圧が発生する。このようなサージ電圧がパワートランジスタの耐圧を超えると、パワートランジスタは破壊されてしまう。さらには、サージ電圧が発生すると、サージ電圧に起因する電磁ノイズが発生して、周辺機器への電磁ノイズに起因する誤動作に代表される悪影響が懸念される。このことから、ターンオン時やターンオフ時に発生するサージ電圧を抑制する必要がある。
図１は、サージ電圧を抑制する回路構成例を示す回路図である。図１において、パワートランジスタの一種であるパワーＭＯＳＦＥＴ１００は、ゲート電極Ｇに印加されるゲート電圧を制御することによって、ドレインＤとソースＳの間に流れるドレイン電流を制御するように構成されている。すなわち、ゲート電極Ｇにしきい値電圧以上のゲート電圧を印加すると、ドレインＤとソースＳの間に電流経路となる反転層が形成され、ドレインＤとソースＳとの間にドレイン電流が流れる。一方、ゲート電極Ｇにしきい値電圧よりも小さいゲート電圧を印加すると、ドレインＤとソースＳの間に形成されている反転層が消滅して、ドレインＤとソースＳとの間にドレイン電流が流れなくなる。
このように構成されているパワーＭＯＳＦＥＴ１００と並列接続されるようにスナバ容量ＳＣが設けられている。これにより、図１に示す回路では、パワーＭＯＳＦＥＴ１００のターンオン時やターンオフ時に発生するサージ電圧を抑制することができる。以下に、この理由について説明する。なお、図１に示す回路において、パワーＭＯＳＦＥＴ１００と逆並列に接続されているボディダイオードＢＤは、パワーＭＯＳＦＥＴ１００のデバイス構造に起因して寄生的に形成されるダイオードである。
例えば、図１において、パワーＭＯＳＦＥＴ１００がターンオフすると、寄生インダクタンスに基づく逆起電力（サージ電圧）が生じる。この逆起電力は、寄生インダクタンスの大きさに比例するとともに、電流変化率にも比例する。すなわち、パワーＭＯＳＦＥＴ１００がターンオフする際には、流れていた電流が流れなくなることから、電流変化率は大きくなる。したがって、ターンオフの際には、大きな逆起電力が生じる。
このとき、図１に示すように、パワーＭＯＳＦＥＴ１００と並列にスナバ容量ＳＣが接続されている場合、スナバ容量ＳＣに蓄積されている電荷が放電されることによって、パワーＭＯＳＦＥＴ１００がターンオフをする際の急激な電流変化が緩和される。この結果、図１に示す回路では、スナバ容量ＳＣを設けない単体のパワーＭＯＳＦＥＴ１００の場合よりも、電流変化率が小さくなるため、電流変化率に比例する逆起電力（サージ電圧）の大きさが小さくなる。このことは、スナバ容量ＳＣをパワーＭＯＳＦＥＴ１００と並列に接続することにより、大きなサージ電圧の発生を抑制することができることを意味する。以上のようにして、パワーＭＯＳＦＥＴ１００と並列にスナバ容量ＳＣを接続することにより、大きなサージ電圧の発生を抑制することができる。この結果、サージ電圧に起因する電磁ノイズの発生を抑制できるため、周辺機器への電磁ノイズに起因する誤動作の発生を抑制することができる。さらには、大きなサージ電圧に起因するパワーＭＯＳＦＥＴ１００の破壊も抑制することができる。
＜スナバ容量を半導体チップの内部に設ける有用性＞
例えば、上述したスナバ容量は、パワーＭＯＳＦＥＴが形成された半導体チップの外部に設けられることが一般的である。ところが、パワーＭＯＳＦＥＴが形成された半導体チップの外部にスナバ容量を設ける場合、パワーＭＯＳＦＥＴとスナバ容量とを接続する配線の長さが長くなることから、寄生インダクタンスが増加することになる。そして、逆起電力（サージ電圧）の大きさは、寄生インダクタンスの大きさに比例することから、寄生インダクタンスが大きくなると、寄生インダクタンスに基づく逆起電力（サージ電圧）が大きくなる。したがって、パワーＭＯＳＦＥＴが形成された半導体チップの外部にスナバ容量を設ける構成（外付け）では、スナバ容量によって、電流変化率を緩和できる一方で、寄生インダクタンスの大きさを低減することが難しいことから、効果的に大きな逆起電力（サージ電圧）の発生を抑制することが困難となる。
この点に関し、パワーＭＯＳＦＥＴが形成された半導体チップの内部にスナバ容量を設けることが検討されている。パワーＭＯＳＦＥＴが形成された半導体チップの内部にスナバ容量を設ける構成では、スナバ容量を外付けする構成よりも、パワーＭＯＳＦＥＴとスナバ容量とを接続する配線の長さを短くすることができる。このことは、寄生インダクタンスを低減できることを意味する。したがって、パワーＭＯＳＦＥＴが形成された半導体チップの内部にスナバ容量を設ける構成は、スイッチング時の電流変化率をスナバ容量によって緩和することができる効果と、パワーＭＯＳＦＥＴとスナバ容量とを接続する配線の長さが短いことによって寄生インダクタンスを低減できる効果との相乗効果によって、効果的に大きな逆起電力（サージ電圧）の発生を抑制することができる。すなわち、パワーＭＯＳＦＥＴが形成された半導体チップの内部にスナバ容量を設ける構成は、効果的に大きな逆起電力（サージ電圧）の発生を抑制する観点から有用であることがわかる。さらには、パワーＭＯＳＦＥＴが形成された半導体チップの内部にスナバ容量を設ける構成では、スナバ容量を外付けする構成よりも、半導体装置を実装するための実装基板における部品実装面積の削減や部品点数の削減を図ることもできる。
＜スクリーニング試験の必要性＞
ここで、パワーＭＯＳＦＥＴが形成された半導体チップの内部にスナバ容量を設ける構成を採用すると、スナバ容量の信頼性を確保する観点から、パワーＭＯＳＦＥＴを含む半導体装置を製造する工程において、スナバ容量の信頼性試験（スクリーニング試験）が必要となる。なぜなら、パワーＭＯＳＦＥＴが形成された半導体チップの内部にスナバ容量が含まれる半導体装置では、スナバ容量が不良になると、パワーＭＯＳＦＥＴが良品であっても、パワーＭＯＳＦＥＴとスナバ容量とを含む半導体装置としては不良品と判断する必要があるからである。つまり、パワーＭＯＳＦＥＴとスナバ容量とを含む半導体装置においては、パワーＭＯＳＦＥＴに対する信頼性試験を実施する必要があるだけでなく、スナバ容量に対する信頼性試験も実施する必要性が生じるのである。
＜顕在化する改善の余地＞
このように、効果的に大きな逆起電力（サージ電圧）の発生を抑制する観点から、パワーＭＯＳＦＥＴが形成された半導体チップの内部にスナバ容量を設ける構成を採用すると、スナバ容量の信頼性を確保するために、パワーＭＯＳＦＥＴとスナバ容量とを含む半導体装置の製造工程において、スナバ容量の信頼性を担保するスクリーニング試験を実施する必要性が生じる。この点に関し、本発明者は、パワーＭＯＳＦＥＴと混載されるスナバ容量のスクリーニング試験を実施するにあたって工夫を施す必要性を新規に見出した。すなわち、本発明者は、パワーＭＯＳＦＥＴが形成された半導体チップの内部にスナバ容量を設ける構成を採用すると、新たな改善の余地が顕在化することを見出した。そこで、以下では、まず、新たに顕在化する改善の余地について説明する。
図２は、パワーＭＯＳＦＥＴとスナバ容量とを含む半導体装置のデバイス構造の模式的な構成例を示す断面図である。図２において、半導体基板（ｎ型基板）ＳＵＢ上には、エピタキシャル層（ｎ型半導体層）ＥＰＩが形成されており、このエピタキシャル層ＥＰＩには、チャネル領域（ｐ型半導体領域）ＣＨとｐ型カラムＰＣＲが形成されて、いわゆるスーパージャンクション構造が形成されている。
そして、チャネル領域ＣＨを貫通してエピタキシャル層ＥＰＩに達するようにトレンチが形成されており、このトレンチの内壁には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されている。さらに、ゲート絶縁膜ＧＯＸを介してトレンチの内部を埋め込むように、例えば、ポリシリコン膜からなるゲート電極ＧＥが形成されている。一方、チャネル領域ＣＨの表面には、ソース領域（ｎ型半導体領域）が形成されており、さらに、チャネル領域ＣＨの内部には、チャネル領域ＣＨよりも不純物濃度の高いボディコンタクト領域（ｐ型半導体領域）ＢＣが形成されている。このようにして、パワーＭＯＳＦＥＴが形成されている。すなわち、パワーＭＯＳＦＥＴは、ゲート電極ＧＥと、ドレイン領域として機能するエピタキシャル層ＥＰＩおよび半導体基板ＳＵＢと、ソース領域ＳＲとを有する。このとき、上述した構成を有するパワーＭＯＳＦＥＴにおいては、ｎ型半導体層であるエピタキシャル層ＥＰＩと、ｐ型半導体領域であるチャネル領域ＣＨとによって、寄生的にｐｎ接合ダイオードが形成される。この寄生的に形成されるｐｎ接合ダイオードは、ボディダイオードと呼ばれる。
続いて、図２において、パワーＭＯＳＦＥＴを覆うように、例えば、酸化シリコン膜からなる層間絶縁層ＩＬ１が形成されており、この層間絶縁層ＩＬ１には、層間絶縁層ＩＬ１を貫通するプラグＰＬＧ１が形成されている。プラグＰＬＧ１は、ソース領域ＳＲとボディコンタクト領域ＢＣの両方と電気的に接続されている。
次に、図２に示すように、プラグＰＬＧ１が形成された層間絶縁層ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁層ＩＬ２が形成されている。このとき、この層間絶縁層ＩＬ２には、層間絶縁層ＩＬ２を貫通し、かつ、プラグＰＬＧ１と接続されたプラグＰＬＧ２が形成されているとともに、スナバ容量の容量電極ＣＥ２が形成されている。そして、層間絶縁層ＩＬ２上には、例えば、酸化シリコン膜からなる層間絶縁層ＩＬ３が形成されている。この層間絶縁層ＩＬ３には、層間絶縁層ＩＬ３を貫通し、かつ、プラグＰＬＧ２と接続されるプラグＰＬＧ３が形成されている。さらに、プラグＰＬＧ３が形成された層間絶縁層ＩＬ３上には、ソースパッド（ソース電極）ＳＰが形成されている。したがって、ソース領域ＳＲとソースパッドＳＰとは、プラグＰＬＧ１とプラグＰＬＧ２とプラグＰＬＧ３とを介して電気的に接続されていることになる。
ここで、図２に示すように、スナバ容量は、主に、層間絶縁層ＩＬ２に形成された容量電極ＣＥ２と、容量電極ＣＥ２と対向するプラグＰＬＧ２との間の容量と、容量電極ＣＥ２とソースパッドＳＰとの間の容量とにより構成されている。そして、図２では示されていないが、容量電極ＣＥ２は、パワーＭＯＳＦＥＴのドレイン領域となる半導体基板ＳＵＢ（エピタキシャル層ＥＰＩ）と電気的に接続されている。したがって、スナバ容量は、パワーＭＯＳＦＥＴのソース領域ＳＲとドレイン領域との間に並列接続される。
特に、図２に示すデバイス構造では、ゲート電極ＧＥの上方に形成されるスペースを有効活用して、スナバ容量の容量電極ＣＥ２が形成されている。このことから、半導体チップのサイズの増大を招くことなく、パワーＭＯＳＦＥＴが形成された半導体チップにスナバ容量を混載することができる。
ここで、例えば、層間絶縁層ＩＬ１～層間絶縁層ＩＬ３のそれぞれを構成する酸化シリコン膜は、プラズマＣＶＤ（Chemical Vapor Deposition）法を使用して形成される。このとき、プラズマＣＶＤ法で形成される酸化シリコン膜には、汚染物質（不純物）が含まれている。したがって、例えば、層間絶縁膜ＩＬ２を構成する酸化シリコン膜の一部は、
スナバ容量の容量絶縁膜となるため、スナバ容量の容量絶縁膜は、プラズマＣＶＤ法で形成された酸化シリコン膜から構成されることになる。そして、スナバ容量の容量絶縁膜には、サージ電圧が印加されても絶縁破壊されない絶縁耐性が要求される。ところが、プラズマＣＶＤ法で形成された酸化シリコン膜においては、部分的に汚染物質が混入する可能性があり、この汚染物質に起因して、容量絶縁膜の絶縁耐性が低下するおそれがある。つまり、図２に示すデバイス構造のようにして、パワーＭＯＳＦＥＴとスナバ容量とを混載する場合、スナバ容量を構成する容量絶縁膜の絶縁耐性が良好であるかをテストする必要がある。なぜなら、スナバ容量を構成する容量絶縁膜の絶縁不良が生じると、スナバ容量が不良となるため、このような製品は、スクリーニング試験を施すことによって除外する必要があるからである。そこで、上述したように、パワーＭＯＳＦＥＴとスナバ容量とを含む半導体装置においては、パワーＭＯＳＦＥＴに対する信頼性試験を実施する必要があるだけでなく、スナバ容量に対する信頼性試験も実施する必要性が生じる。
この点に関し、本発明者は、パワーＭＯＳＦＥＴとスナバ容量とを混載する半導体装置において、スナバ容量のスクリーニング試験を実施する際には工夫を施さないと、スクリーニング試験を実施できなくなることを新規に見出した。
＜＜パワーＭＯＳＦＥＴの場合＞＞
まず、パワーＭＯＳＦＥＴとスナバ容量とを混載する半導体装置においては、スナバ容量のスクリーニング試験を実施する際には工夫を施さないと、スクリーニング試験を実施できなくなることについて説明する。
図３は、パワーＭＯＳＦＥＴ１００とスナバ容量ＳＣとを混載する半導体装置においては、工夫を施さないと、スクリーニング試験を実施できなくなることを説明する図である。図３において、パワーＭＯＳＦＥＴ１００のドレインＤとソースＳとの間にスナバ容量ＳＣが並列接続されている。このとき、スナバ容量ＳＣを構成する容量絶縁膜の絶縁耐性が良好であるかをテストするスクリーニング試験においては、スナバ容量ＳＣの容量電極間にパルス電圧を印加する。そして、スナバ容量ＳＣの容量電極間にパルス電圧を印加した状態において、容量電極間に挟まれた容量絶縁膜に流れるパルス電流を測定することにより、スナバ容量ＳＣを構成する容量絶縁膜の絶縁耐性が良好であるかがテストされる。
具体的に、図４は、スナバ容量ＳＣの容量電極間に印加されるパルス電圧を示す図である。例えば、図４の破線で示すように、スナバ容量ＳＣを構成する容量絶縁膜の絶縁耐性をテストするためには、スナバ容量ＳＣの容量電極間に電圧Ｖｃを印加する。例えば、スクリーニング試験においては、スナバ容量ＳＣの容量電極間に、パワーＭＯＳＦＥＴ１００のソース・ドレイン間耐圧の４倍程度の電圧Ｖ１を印加する必要がある。ところが、スナバ容量ＳＣは、パワーＭＯＳＦＥＴ１００のソースＳとドレインＤとの間に並列接続されている。このことから、スナバ容量ＳＣの容量電極間に、電圧Ｖ１を印加するために、パワーＭＯＳＦＥＴ１００のソースＳとドレインＤとの間に、電圧Ｖ１が印加されることになる。ここで、図３に示すように、パワーＭＯＳＦＥＴ１００には、デバイス構造上、寄生的にボディダイオードＢＤが形成される。この結果、スナバ容量ＳＣの容量電極間に、電圧Ｖ１を印加するために、パワーＭＯＳＦＥＴ１００のソースＳとドレインＤとの間に、電圧Ｖ１を印加すると、寄生的に形成されているボディダイオードＢＤにも、電圧Ｖ１が印加されることになる。特に、図３に示すように、ボディダイオードＢＤは、パワーＭＯＳＦＥＴと逆並列接続されていることから、パワーＭＯＳＦＥＴ１００のソースＳとドレインＤとの間に、電圧Ｖ１が印加されると、ボディダイオードＢＤにおいては、電圧Ｖ１が、逆方向電圧として印加されることになる。このとき、ボディダイオードＢＤの逆降伏電圧は、電圧Ｖ１よりも遥かに小さいことから、ボディダイオードＢＤに、電圧Ｖ１が印加されると降伏する。すなわち、パワーＭＯＳＦＥＴ１００のソースＳとドレインＤとの間に、電圧Ｖ１を印加しても、ボディダイオードＢＤによってクランプされる結果、図４の実線で示すように、パワーＭＯＳＦＥＴ１００のソースＳとドレインＤとの間には、ボディダイオードＢＤによってクランプされた電圧Ｖ２しか印加されないことになる。このことは、スナバ容量ＳＣの容量電極間に、電圧Ｖ１を印加する必要があるにも関わらず、ボディダイオードＢＤの存在によって、スナバ容量ＳＣの容量電極間には、ボディダイオードＢＤによってクランプされた電圧Ｖ２しか印加されないことになる。このことは、スナバ容量ＳＣを構成する容量絶縁膜の絶縁耐性をテストすることができなくなることを意味する。すなわち、パワーＭＯＳＦＥＴ１００とスナバ容量ＳＣとを混載する半導体装置においては、寄生的に形成されるボディダイオードＢＤの存在によって、何らかの工夫を施さないと、スナバ容量ＳＣを構成する容量絶縁膜の絶縁耐性をテストするスクリーニング試験を実施できなくなる。
＜＜ＩＧＢＴの場合＞＞
次に、パワートランジスタの一種であるＩＧＢＴ（Insulated Gate Bipolar Transistor）とスナバ容量とを混載する半導体装置においても、スナバ容量のスクリーニング試験を実施する際には工夫を施さないと、スクリーニング試験を実施できなくなることについて説明する。図５は、ＩＧＢＴ２００とスナバ容量ＳＣとを混載する半導体装置においても、工夫を施さないと、スクリーニング試験を実施できなくなることを説明する図である。図５において、ＩＧＢＴ２００のコレクタＣとソースＥとの間にスナバ容量ＳＣが並列接続されている。このとき、スナバ容量ＳＣを構成する容量絶縁膜の絶縁耐性が良好であるかをテストするスクリーニング試験においては、スナバ容量ＳＣの容量電極間にパルス電圧を印加する。そして、スナバ容量ＳＣの容量電極間にパルス電圧を印加した状態において、容量電極間に挟まれた容量絶縁膜に流れるパルス電流を測定することにより、スナバ容量ＳＣを構成する容量絶縁膜の絶縁耐性が良好であるかがテストされる。
具体的に、図６は、スナバ容量ＳＣの容量電極間に印加されるパルス電圧を示す図である。例えば、図６に示すように、スナバ容量ＳＣを構成する容量絶縁膜の絶縁耐性をテストするためには、スナバ容量ＳＣの容量電極間に電圧Ｖｃを印加する。例えば、スクリーニング試験においては、スナバ容量ＳＣの容量電極間に、ＩＧＢＴ耐圧の４倍程度の電圧Ｖ３を印加する必要がある。ところが、スナバ容量ＳＣは、ＩＧＢＴ２００のエミッタＥとコレクタＣとの間に並列接続されている。このことから、スナバ容量ＳＣの容量電極間に、電圧Ｖ３を印加するために、ＩＧＢＴ２００のエミッタＥとコレクタＣとの間に、電圧Ｖ３が印加されることになる。このとき、ＩＧＢＴ２００においては、パワーＭＯＳＦＥＴ１００と異なり、寄生的にボディダイオードＢＤは形成されないが、スナバ容量ＳＣを構成する容量絶縁膜のスクリーニング試験を実施すると、ＩＧＢＴ２００のエミッタＥとコレクタＣとの間に耐圧を超える電圧Ｖ３が加わることになる。このことは、ＩＧＢＴ２００が破壊されてしまうことを意味する。このように、ＩＧＢＴ２００とスナバ容量ＳＣとを混載する半導体装置においては、何らかの工夫を施さないと、スナバ容量ＳＣを構成する容量絶縁膜の絶縁耐性をテストするスクリーニング試験を実施できなくなる。
＜実施の形態における基本思想＞
そこで、本実施の形態では、パワーＭＯＳＦＥＴやＩＧＢＴに代表されるパワートランジスタと並列接続されたスナバ容量を備える半導体装置において、スナバ容量を構成する容量絶縁膜の絶縁耐性をテストするスクリーニング試験を実施するための工夫を施している。以下では、この工夫を施した実施の形態における基本思想について説明する。
図７は、スクリーニング試験を実施するスクリーニング工程における半導体装置の回路構成を模式的に示す回路図である。図７に示すように、パワーＭＯＳＦＥＴ１００は、ゲート電極ＧとソースＳとドレインとを有し、パワーＭＯＳＦＥＴのドレインはドレインパッドと電気的に接続されている。このように構成されているパワーＭＯＳＦＥＴ１００においては、ソースＳとドレインとの間に寄生的にボディダイオードＢＤが形成されている。また、スナバ容量ＳＣの一方の容量電極は、パワーＭＯＳＦＥＴ１００のソースＳと電気的に接続されている一方、スナバ容量ＳＣの他方の容量電極は、スナバ容量パッドＳＮＰと電気的に接続されている。このとき、スクリーニング試験を実施するスクリーニング工程においては、図７に示すように、ドレインパッドＤＰとスナバ容量パッドＳＮＰとは、電気的に接続されていない。すなわち、スクリーニング工程においては、パワーＭＯＳＦＥＴ１００とスナバ容量ＳＣとは並列接続されていない。この状態で、スナバ容量パッドＳＮＰとパワーＭＯＳＦＥＴのソースＳとの間にパルス電圧を印加する。ここで、本実施の形態では、ドレインパッドＤＰとスナバ容量パッドＳＮＰとが電気的に接続されていないことから、パワーＭＯＳＦＥＴ１００自体に、パワーＭＯＳＦＥＴ１００自体の耐圧を超えるパルス電圧が印加されない。このため、スクリーニング試験を実施しても、パワーＭＯＳＦＥＴ１００が破壊されることはない。さらに、ボディダイオードＢＤにもパルス電圧が印加されないことから、ボディダイオードＢＤのクランプに起因して、スナバ容量ＳＣに意図するパルス電圧が加わらなくなることを防止できる。このように、本実施の形態における基本思想は、パワーＭＯＳＦＥＴ１００のドレインとは電気的に接続されていないスナバ容量パッドＳＮＰを設けることにより、スクリーニング試験を実施する際、スナバ容量ＳＣに規定のパルス電圧を印加する一方、パワーＭＯＳＦＥＴ１００のソースＳとドレインとの間にパルス電圧が印加しないように構成する点にある。これにより、本実施の形態によれば、パワーＭＯＳＦＥＴ１００の破壊を防止し、かつ、ボディダイオードＢＤの存在に邪魔されることなく、スナバ容量ＳＣを構成する容量絶縁膜の絶縁耐性をテストするスクリーニング試験を確実に実施することができる。
ただし、最終的な半導体装置においては、パワーＭＯＳＦＥＴ１００とスナバ容量ＳＣとを並列接続する必要があることから、スクリーニング試験を実施した後、パワーＭＯＳＦＥＴ１００のドレインパッドＤＰと、スナバ容量ＳＣのスナバ容量パッドＳＮＰとを電気的に接続する必要がある。
図８は、例えば、スクリーニング試験を実施した後の組立工程における半導体装置の回路構成を模式的に示す回路図である。図８に示すように、パワーＭＯＳＦＥＴ１００のドレインパッドＤＰと、スナバ容量ＳＣのスナバ容量パッドＳＮＰとは、例えば、外部接続部材ＥＣＭで電気的に接続されている。これにより、本実施の形態における半導体装置では、スクリーニング試験を実施した後、パワーＭＯＳＦＥＴ１００とスナバ容量ＳＣとを並列接続することができる。
本実施の形態における基本思想は、パワーＭＯＳＦＥＴ１００とスナバ容量ＳＣとを並列接続した状態では、スナバ容量ＳＣを構成する容量絶縁膜の絶縁耐性をテストすることが困難となることを考慮した上での工夫である。具体的に、本実施の形態における基本思想は、スナバ容量ＳＣを構成する容量絶縁膜の絶縁耐性をテストする段階においては、パワーＭＯＳＦＥＴ１００のドレインパッドＤＰとスナバ容量ＳＣのスナバ容量パッドＳＮＰとを電気的に接続しない一方、スクリーニング試験を実施した後の段階においては、ドレインパッドＤＰとスナバ容量パッドＳＮＰとを電気的に接続する思想である。これにより、本実施の形態によれば、スナバ容量ＳＣを構成する容量絶縁膜の絶縁耐性を確実にテストすることができるとともに、パワーＭＯＳＦＥＴ１００とスナバ容量ＳＣとを並列接続することができる。この結果、スクリーニング試験が実施可能となることに起因するパワーＭＯＳＦＥＴ１００とスナバ容量ＳＣとを含む半導体装置の歩留り向上を図りながら、半導体装置において、大きな逆起電力（サージ電圧）の発生を抑制することができるとともに、スナバ容量を外付けする構成よりも、半導体装置を実装するための実装基板での部品実装面積の削減や部品点数の削減を図ることができる。
＜半導体装置の構成＞
次に、本実施の形態における半導体装置の構成について説明する。図９は、本実施の形態における半導体装置ＳＡ１の外観構成を示す図である。図９において、本実施の形態における半導体装置ＳＡ１は、平面形状が略矩形形状の封止体ＭＲを有し、この封止体ＭＲからは、ゲートリードＧＬと、リードＬと、ソースリードＳＬとが突出している。
続いて、図１０は、本実施の形態における半導体装置ＳＡ１の内部構造を示す図である。図１０において、本実施の形態における半導体装置ＳＡ１は、辺Ｓ１を有するチップ搭載部ＴＡＢと、半田材ＳＤを介して、チップ搭載部ＴＡＢ上に搭載された半導体チップＣＨＰと、チップ搭載部ＴＡＢの辺Ｓ１に離間して対向配置された複数のリードとを備える。このとき、複数のリードには、ゲートリードＧＬと、ソースリードＳＬと、チップ搭載部ＴＡＢと一体的に形成されたリードＬとが含まれている。
半導体チップＣＨＰには、パワートランジスタの一種であるパワーＭＯＳＦＥＴと、このパワーＭＯＳＦＥＴと並列接続されたスナバ容量とが形成されている。そして、パワーＭＯＳＦＥＴは、ゲートリードＧＬと電気的に接続されたゲート電極と、ソースリードＳＬと電気的に接続されたソース領域と、チップ搭載部ＴＡＢと電気的に接続されたドレイン領域とを有する。一方、スナバ容量は、ソース領域と電気的に接続された第１容量電極と、第１容量電極と離間して対向配置された第２容量電極と、第１容量電極と第２容量電極とに挟まれた容量絶縁膜とを有する。
図１０に示すように、半導体チップＣＨＰは、平面形状が略矩形形状をしている。具体的に、半導体チップＣＨＰは、チップ搭載部ＴＡＢの辺Ｓ１と対向して配置されたチップ辺ＣＳ１と、チップ辺ＣＳ１の反対側に位置するチップ辺ＣＳ２と、チップ辺ＣＳ１およびチップ辺ＣＳ２と交差するチップ辺ＣＳ３と、チップ辺ＣＳ１およびチップ辺ＣＳ２と交差し、かつ、チップ辺ＣＳ３の反対側に位置するチップ辺ＣＳ４とを有する。
そして、半導体チップＣＨＰの表面には、パワーＭＯＳＦＥＴのソース領域と電気的に接続された複数のソースパッドＳＰが形成され、複数のソースパッドＳＰは、ソースワイヤＳＷによって、ソースリードＳＬと電気的に接続されている。また、半導体チップＣＨＰの表面には、パワーＭＯＳＦＥＴのゲート電極と電気的に接続されたゲートパッドＧＰが形成されている。このゲートパッドＧＰは、ゲートワイヤＧＷによって、ゲートリードＧＬと電気的に接続されている。さらに、半導体チップＣＨＰの表面には、スナバ容量の第２容量電極と電気的に接続されたスナバ容量パッドＳＮＰが形成されている。また、半導体チップＣＨＰの表面には、パワーＭＯＳＦＥＴのドレイン領域と電気的に接続されたドレインパッドＤＰも形成されている。このとき、図１０に示すように、スナバ容量パッドＳＮＰとドレインパッドＤＰとは、ワイヤＷで電気的に接続されている。
ここで、図１０に示すように、ゲートワイヤＧＷの径は、ソースワイヤＳＷの径よりも小さくなっている。同様に、ワイヤＷの径も、ソースワイヤＳＷの径よりも小さくなっている。一方、ワイヤＷの径とゲートワイヤＧＷの径とは、互いに等しくなっている。
次に、図１１は、本実施の形態の半導体チップＣＨＰにおいて、スナバ容量の構成要素である第２容量電極とスナバ容量パッドとを接続する模式的なレイアウト構成を示す図である。図１１において、半導体チップＣＨＰの表面に形成されているソースパッドＳＰの下層には、複数の容量電極（第２容量電極）ＣＥ２が配置されている。そして、複数の容量電極ＣＥ２は、プラグＰＬＧによって上層の配線ＷＬ１および配線ＷＬ２と接続されている。この結果、複数の容量電極ＣＥ２は、配線ＷＬ１および配線ＷＬ２によって、半導体チップＣＨＰの表面に形成されているスナバ容量パッドＳＮＰと電気的に接続されることになる。
続いて、図１２は、本実施の形態における半導体チップＣＨＰの断面図である。図１２においては、パワーＭＯＳＦＥＴ形成領域Ａ１における断面構造と、ドレインパッド形成領域Ａ２における断面構造と、スナバ容量パッドと接続される配線ＷＬ１が形成されている配線形成領域Ａ３における断面構造とが図示されている。
まず、パワーＭＯＳＦＥＴ形成領域Ａ１における断面構造について説明する。図１２のパワーＭＯＳＦＥＴ形成領域Ａ１において、半導体基板（ｎ型基板）ＳＵＢ上には、エピタキシャル層（ｎ型半導体層）ＥＰＩが形成されており、このエピタキシャル層ＥＰＩには、チャネル領域（ｐ型半導体領域）ＣＨとｐ型カラムＰＣＲが形成されて、いわゆるスーパージャンクション構造が形成されている。このとき、半導体基板ＳＵＢおよびエピタキシャル層ＥＰＩは、パワーＭＯＳＦＥＴのドレイン領域として機能することになる。
例えば、スーパージャンクション構造を有するパワーＭＯＳＦＥＴでは、オフ状態において、ｐ型カラム領域ＰＣＲとエピタキシャル層ＥＰＩの境界領域に形成されるｐｎ接合から横方向にも空乏層が延びる。このため、スーパージャンクション構造を有するパワーＭＯＳＦＥＴでは、電流通路であるエピタキシャル層ＥＰＩの不純物濃度を高くしても、２つの境界領域に挟まれるエピタキシャル層ＥＰＩの内側方向に延びる空乏層が繋がってエピタキシャル層ＥＰＩ全体が空乏化しやすくなる。
これにより、オフ状態でエピタキシャル層ＥＰＩ全体が空乏化するため、耐圧を確保することができる。つまり、スーパージャンクション構造を有するパワーＭＯＳＦＥＴでは、電流通路であるエピタキシャル層ＥＰＩの不純物濃度を高くしながらも、エピタキシャル層ＥＰＩ全体を空乏化することができる。この結果、スーパージャンクション構造を有するパワーＭＯＳＦＥＴは、高耐圧を確保しながら、オン抵抗を低減することができる。
そして、チャネル領域ＣＨを貫通してエピタキシャル層ＥＰＩに達するようにトレンチが形成されており、このトレンチの内壁には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されている。さらに、ゲート絶縁膜ＧＯＸを介してトレンチの内部を埋め込むように、例えば、ポリシリコン膜からなるゲート電極ＧＥが形成されている。一方、チャネル領域ＣＨの表面には、ソース領域（ｎ型半導体領域）が形成されており、さらに、チャネル領域ＣＨの内部には、チャネル領域ＣＨよりも不純物濃度の高いボディコンタクト領域（ｐ型半導体領域）ＢＣが形成されている。このようにして、パワーＭＯＳＦＥＴが形成されている。すなわち、パワーＭＯＳＦＥＴは、ゲート電極ＧＥと、ドレイン領域として機能するエピタキシャル層ＥＰＩおよび半導体基板ＳＵＢと、ソース領域ＳＲとを有する。このとき、上述した構成を有するパワーＭＯＳＦＥＴにおいては、ｎ型半導体層であるエピタキシャル層ＥＰＩと、ｐ型半導体領域であるチャネル領域ＣＨとによって、寄生的にｐｎ接合ダイオードが形成される。この寄生的に形成されるｐｎ接合ダイオードは、ボディダイオードと呼ばれる。
続いて、図１２のパワーＭＯＳＦＥＴ形成領域Ａ１において、パワーＭＯＳＦＥＴを覆うように、例えば、酸化シリコン膜からなる層間絶縁層ＩＬ１が形成されており、この層間絶縁層ＩＬ１には、層間絶縁層ＩＬ１を貫通するプラグＰＬＧ１が形成されている。プラグＰＬＧ１は、ソース領域ＳＲとボディコンタクト領域ＢＣの両方と電気的に接続されている。
したがって、図１２のパワーＭＯＳＦＥＴ形成領域Ａ１に示すパワーＭＯＳＦＥＴにおいては、ソース領域ＳＲとボディコンタクト領域ＢＣとが電気的に接続されている。言い換えれば、ソース領域ＳＲは、ボディコンタクト領域ＢＣを介して、チャネル領域ＣＨと電気的に接続されている。ここで、ボディコンタクト領域ＢＣは、プラグＰＬＧ１とのオーミック接触を確保する機能を有し、このボディコンタクト領域ＢＣが存在することにより、ソース領域ＳＲとチャネル領域ＣＨは同電位で電気的に接続されることになる。
このため、ソース領域ＳＲをエミッタ領域とし、チャネル領域ＣＨをベース領域とし、かつ、エピタキシャル層ＥＰＩをコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとチャネル領域ＣＨが同電位で電気的に接続されているということは、寄生ｎｐｎバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないことを意味し、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
次に、図１２のパワーＭＯＳＦＥＴ形成領域Ａ１に示すように、プラグＰＬＧ１が形成された層間絶縁層ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁層ＩＬ２が形成されている。このとき、この層間絶縁層ＩＬ２には、層間絶縁層ＩＬ２を貫通し、かつ、プラグＰＬＧ１と接続されたプラグＰＬＧ２が形成されているとともに、スナバ容量の容量電極（第２容量電極）ＣＥ２が形成されている。そして、層間絶縁層ＩＬ２上には、例えば、酸化シリコン膜からなる層間絶縁層ＩＬ３が形成されている。この層間絶縁層ＩＬ３には、層間絶縁層ＩＬ３を貫通し、かつ、プラグＰＬＧ２と接続されるプラグＰＬＧ３が形成されている。さらに、プラグＰＬＧ３が形成された層間絶縁層ＩＬ３上には、ソースパッド（ソース電極）ＳＰが形成されている。したがって、ソース領域ＳＲとソースパッドＳＰとは、プラグＰＬＧ１とプラグＰＬＧ２とプラグＰＬＧ３とを介して電気的に接続されていることになる。
ここで、図１２に示すように、スナバ容量は、主に、層間絶縁層ＩＬ２に形成された容量電極ＣＥ２と、容量電極ＣＥ２と対向するプラグＰＬＧ２との間の容量と、容量電極ＣＥ２とソースパッドＳＰとの間の容量とにより構成されている。すなわち、スナバ容量は、第２容量電極となる容量電極ＣＥ２と、第１容量電極として機能する「プラグＰＬＧ２＋ソースパッドＳＰ」と、第１容量電極と第２容量電極とに挟まれた「層間絶縁層ＩＬ２の一部＋層間絶縁層ＩＬ３の一部」からなる容量絶縁膜とから構成される。
特に、図１２のパワーＭＯＳＦＥＴ形成領域Ａ１に示すデバイス構造では、ゲート電極ＧＥの上方に形成されるスペースを有効活用して、スナバ容量の容量電極ＣＥ２が形成されている。このことから、半導体チップのサイズの増大を招くことなく、パワーＭＯＳＦＥＴが形成された半導体チップにスナバ容量を混載することができる。
続いて、ドレインパッド形成領域Ａ２における断面構造について説明する。図１２のドレインパッド形成領域Ａ２において、半導体基板（ｎ型基板）ＳＵＢ上には、エピタキシャル層（ｎ型半導体層）ＥＰＩが形成されている。そして、エピタキシャル層ＥＰＩ上には、例えば、酸化シリコン膜からなる層間絶縁層ＩＬ１が形成されている。この層間絶縁層ＩＬ１には、層間絶縁層ＩＬ１を貫通するプラグＰＬＧ１が形成されている。このとき、プラグＰＬＧ１と接触するエピタキシャル層ＥＰＩの表面には、エピタキシャル層ＥＰＩよりも不純物濃度の高い高濃度ｎ型半導体領域が形成されている。この高濃度ｎ型半導体領域は、プラグＰＬＧ１とエピタキシャル層ＥＰＩとの間でオーミック接触を確保する機能を有する。
次に、図１２のドレインパッド形成領域Ａ２に示すように、プラグＰＬＧ１が形成された層間絶縁層ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁層ＩＬ２が形成されている。このとき、この層間絶縁層ＩＬ２には、層間絶縁層ＩＬ２を貫通し、かつ、プラグＰＬＧ１と接続されたプラグＰＬＧ２が形成されている。そして、層間絶縁層ＩＬ２上には、例えば、酸化シリコン膜からなる層間絶縁層ＩＬ３が形成されている。この層間絶縁層ＩＬ３には、層間絶縁層ＩＬ３を貫通し、かつ、プラグＰＬＧ２と接続されるプラグＰＬＧ３が形成されている。さらに、プラグＰＬＧ３が形成された層間絶縁層ＩＬ３上には、ドレインパッドＤＰが形成されている。したがって、エピタキシャル層ＥＰＩとドレインパッドＤＰとは、プラグＰＬＧ１とプラグＰＬＧ２とプラグＰＬＧ３とを介して電気的に接続されていることになる。ここで、半導体基板ＳＵＢおよびエピタキシャル層ＥＰＩは、パワーＭＯＳＦＥＴのドレイン領域となることから、半導体チップの表面に形成されているドレインパッドＤＰは、パワーＭＯＳＦＥＴのドレイン領域と電気的に接続されていることになる。
続いて、スナバ容量パッドと接続される配線ＷＬ１が形成されている配線形成領域Ａ３における断面構造について説明する。図１２の配線形成領域Ａ３において、半導体基板（ｎ型基板）ＳＵＢ上には、エピタキシャル層（ｎ型半導体層）ＥＰＩが形成されている。そして、エピタキシャル層ＥＰＩ上には、例えば、酸化シリコン膜からなる層間絶縁層ＩＬ１が形成されている。そして、図１２の配線形成領域Ａ３に示すように、層間絶縁層ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁層ＩＬ２が形成されている。このとき、この層間絶縁層ＩＬ２には、層間絶縁層ＩＬ２を貫通する容量電極ＣＥ２が形成されている。そして、層間絶縁層ＩＬ２上には、例えば、酸化シリコン膜からなる層間絶縁層ＩＬ３が形成されている。この層間絶縁層ＩＬ３には、層間絶縁層ＩＬ３を貫通し、かつ、容量電極ＣＥ２と接続されるプラグＰＬＧが形成されている。さらに、プラグＰＬＧが形成された層間絶縁層ＩＬ３上には、配線ＷＬ１が形成されている。このとき、例えば、図１１に示すように、配線ＷＬ１は、スナバ容量パッドＳＮＰと電気的に接続されている。したがって、図１２の配線形成領域Ａ３に示す容量電極ＣＥ２は、プラグＰＬＧと配線ＷＬ１とを介して、スナバ容量パッドＳＮＰと電気的に接続されていることになる。そして、図１０に示すように、本実施の形態における半導体装置ＳＡ１では、スナバ容量パッドＳＮＰとドレインパッドＤＰとがワイヤＷで接続されている。そして、図１２のドレインパッド形成領域Ａ２に示すように、ドレインパッドＤＰは、パワーＭＯＳＦＥＴのドレイン領域（「エピタキシャル層ＥＰＩ＋半導体基板ＳＵＢ」）と電気的に接続されていることから、容量電極ＣＥ２は、パワーＭＯＳＦＥＴのドレイン領域と電気的に接続されていることになる。一方、図１２のパワーＭＯＳＦＥＴ形成領域Ａ１に示すように、容量電極（第２容量電極）ＣＥ２と対向する第１容量電極として機能する「プラグＰＬＧ２＋ソースパッドＳＰ」は、パワーＭＯＳＦＥＴのソース領域ＳＲと電気的に接続されている。したがって、容量電極（第２容量電極）ＣＥ２と第１容量電極（「プラグＰＬＧ２＋ソースパッドＳＰ」）から構成されるスナバ容量は、パワーＭＯＳＦＥＴのソース領域ＳＲとドレイン領域との間に並列接続されることになる。
＜半導体装置の製造方法＞
本実施の形態における半導体装置ＳＡ１は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明することにする。
まず、図１３は、半導体ウェハＷＦを模式的に示す図であり、半導体ウェハＷＦの領域ＲＡの拡大図も示されている。図１３の領域ＲＡの拡大図に示すように、半導体ウェハＷＦには、複数のチップ領域ＣＲが形成されている。
複数のチップ領域ＣＲのそれぞれには、パワートランジスタと、パワートランジスタと電気的に接続されたスナバ容量とが形成されている。ここで、パワートランジスタは、ソース領域（第１領域）と、ドレイン領域（第２領域）と、ソース領域とドレイン領域との間を流れる電流を制御するゲート電極とを有する。また、スナバ容量は、ソース領域と電気的に接続された第１容量電極と、第１容量電極と離間して対向配置された第２容量電極とを有する。このとき、複数のチップ領域のそれぞれの表面には、スナバ容量の第２容量電極と電気的に接続されたスナバ容量パッドと、ソース領域と電気的に接続されたソースパッドと、ドレイン領域と電気的に接続されたドレインパッドと、ゲート電極と電気的に接続されたゲートパッドとが形成されている。
このように構成されている半導体ウェハを準備した後、複数のチップ領域ＣＲのそれぞれに形成されているスナバ容量に対して、第１容量電極と第２容量電極とに挟まれた容量絶縁膜の絶縁耐性をテストする（スクリーニング試験）。
図１４は、スクリーニング試験の流れを示すフローチャートである。図１４において、まず、ソースパッドにプローブ針を接触させるとともに、スナバ容量パッドにプローブ針を接触させる（Ｓ１０１）。次に、ソースパッドとスナバ容量パッドとの間に電圧を印加する（Ｓ１０２）。続いて、ソースパッドとスナバ容量パッドとの間に流れる電流を測定する（Ｓ１０３）。その後、測定した電流に基づいて、スナバ容量の良否を判定する（Ｓ１０４）。図１５は、スクリーニング試験の具体例を示すフローチャートである。図１５において、まず、スナバ容量パッドにプローブ針を接触させた後、スナバ容量パッドにプローブ針が接触しているかどうかを確認する。具体的に、スナバ容量は、容量であることから、直流的にはオープンであるため、「ケルビンチェック」で、スナバ容量パッドにプローブ針が接触しているかどうかをチェックする（Ｓ２０１）。次に、パワーＭＯＳＦＥＴのソースとスナバ容量パッドとの間にパルス電圧を印加する（Ｓ２０２）。続いて、パワーＭＯＳＦＥＴのソースとスナバ容量パッドとの間に流れる電流を測定し、測定した電流が規定値（例えば、１μＡ）以上である場合は、スナバ容量の絶縁耐性が不良であると判断する（Ｓ２０３）。一方、測定した電流が規定値未満である場合は、スナバ容量の絶縁耐性が良好であると判断する（Ｓ２０３）。その後、特性保証項目のテストである能動特性テストが実施される（Ｓ２０４）。以上のようにして、スナバ容量のスクリーニング試験が実施されることになる。
次に、半導体ウェハＷＦをダイシングすることにより、複数のチップ領域ＣＲを個片化して、半導体チップを取得する。このとき、スクリーニング試験をパスしたスナバ容量が形成されている半導体チップが良品として抽出される。
続いて、図１６に示すように、辺Ｓ１を有するチップ搭載部ＴＡＢと、チップ搭載部ＴＡＢの辺Ｓ１に離間して対向配置された複数のリードとを備えるリードフレームＬＦを用意する。ここで、複数のリードは、ゲートリードＧＬと、ソースリードＳＬと、チップ搭載部ＴＡＢと一体的形成されたリードＬとを含む。そして、ゲートリードＧＬのポスト部およびソースリードＳＬのポスト部にニッケルからなるめっき膜を形成する（図１６のドット領域を参照）。
その後、図１７に示すように、チップ搭載部ＴＡＢ上に半田ＳＤを供給する。そして、図１８に示すように、チップ搭載部ＴＡＢ上に供給された半田ＳＤを引き延ばす。
次に、図１９に示すように、半田ＳＤを介して、スクリーニング試験をパスしたスナバ容量が形成されている半導体チップＣＨＰをチップ搭載部ＴＡＢ上に搭載する。このとき、半導体チップＣＨＰの表面には、スナバ容量パッドＳＮＰと、ソースパッドＳＰと、ドレインパッドＤＰと、ゲートパッドＧＰとが形成されている。
続いて、図２０に示すように、半導体チップＣＨＰの表面に形成されているソースパッドＳＰと、ニッケルからなるめっき膜が形成されたソースリードＳＬのポスト）とをソースワイヤＳＷで接続する。その後、図２１に示すように、半導体チップＣＨＰの表面に形成されているスナバ容量パッドＳＮＰと、半導体チップＣＨＰの表面に形成されているドレインパッドＤＰとをワイヤＷで接続する。そして、図２２に示すように、半導体チップＣＨＰの表面に形成されているゲートパッドＧＰと、ニッケルからなるめっき膜が形成されたゲートパッドＧＬのポスト部とをゲートワイヤＧＷで接続する。
次に、図２３に示すように、例えば、樹脂からなる封止体ＭＲによって、半導体チップ（ＣＨＰ）が搭載されたチップ搭載部（ＴＡＢ）とソースワイヤ（ＳＷ）とゲートワイヤ（ＧＷ）とワイヤ（Ｗ）とを封止する。このとき、ゲートリードＧＬの一部分とソースリードＳＬの一部分とリードＬの一部分は、封止体から露出する。その後、封止体ＭＲから露出するリード（ゲートリードＧＬ、リードＬ、ソースリードＳＬ）の表面にめっき膜を形成した後、リードを成形する（リード成形工程）。そして、半導体装置を個片化した後（個片化工程）、マーキング工程および特性選別工程を実施する。以上のようにして、本実施の形態における半導体装置を製造することができる。
＜実施の形態における特徴＞
続いて、本実施の形態における特徴点について説明する。本実施の形態における第１特徴点は、例えば、図１０に示すように、パワーＭＯＳＦＥＴとスナバ容量とが形成された半導体チップＣＨＰの表面に、スナバ容量パッドＳＮＰとドレインパッドＤＰとが形成され、かつ、スナバ容量パッドＳＮＰとドレインパッドＤＰとが接続部材（ワイヤＷ）で接続されている点にある。これにより、スナバ容量を構成する容量絶縁膜の絶縁耐性をテストするスクリーニング試験の段階においては、スナバ容量パッドＳＮＰとドレインパッドＤＰとを接続部材（ワイヤＷ）で接続せずに、パワーＭＯＳＦＥＴのドレインパッドＤＰとスナバ容量のスナバ容量パッドＳＮＰとを電気的に接続しないように構成することができる（図１３～図１５参照）。一方、スクリーニング試験を実施した後の段階においては、スナバ容量パッドＳＮＰとドレインパッドＤＰとを接続部材（ワイヤＷ）で接続することにより、ドレインパッドＤＰとスナバ容量パッドＳＮＰとを電気的に接続することができる（図２２参照）。
この結果、本実施の形態によれば、スナバ容量を構成する容量絶縁膜の絶縁耐性を確実にテストすることができるとともに、スクリーニング試験の終了後の段階で、パワーＭＯＳＦＥＴとスナバ容量ＳＣとを並列接続することができる。この結果、スクリーニング試験が実施可能となることに起因するパワーＭＯＳＦＥＴとスナバ容量とを含む半導体装置の歩留り向上を図りながら、半導体装置において、大きな逆起電力（サージ電圧）の発生を抑制することができるとともに、スナバ容量を外付けする構成よりも、半導体装置を実装するための実装基板での部品実装面積の削減や部品点数の削減を図ることができる。
次に、本実施の形態における第２特徴点は、例えば、図１０に示すように、ゲートパッドＧＰが、半導体チップＣＨＰのチップ辺ＣＳ１とチップ辺ＣＳ３の交点に近接配置されている一方、スナバ容量パッドＳＮＰが、半導体チップＣＨＰのチップ辺ＣＳ３とチップ辺ＣＳ４の交点に近接配置されている点にある。これにより、半導体チップＣＨＰの中央部から離れた角部近傍にスナバ容量パッドＳＮＰが配置されるため、半導体チップＣＨＰの中央部のスペースを犠牲にすることなく、半導体チップＣＨＰの表面にスナバ容量パッドＳＮＰを配置することができる。すなわち、本実施の形態における第２特徴点によれば、ソースパッドＳＰが配置される半導体チップＣＨＰの中央部のスペースを犠牲することなく、半導体チップＣＨＰの表面にスナバ容量パッドＳＮＰを配置することができる。つまり、ソースパッドＳＰは、パワーＭＯＳＦＥＴのソースとして機能し、大電流が流れる。このため、パワーＭＯＳＦＥＴの性能向上を図る観点から、半導体チップＣＨＰの表面における複数のソースパッドＳＰの占有面積をできるだけ大きくして、オン抵抗を低減することが重要である。この点に関し、本実施の形態における第２特徴点によれば、複数のソースパッドＳＰが配置される半導体チップＣＨＰの中央部を避けて、半導体チップＣＨＰの角部近傍にスナバ容量パッドＳＮＰが配置されることになる。このため、本実施の形態における第２特徴点によれば、半導体チップＣＨＰの表面にスナバ容量パッドＳＮＰを配置しながらも、半導体チップＣＨＰの表面における複数のソースパッドＳＰの占有面積をできるだけ大きく取ることができる。これにより、パワーＭＯＳＦＥＴのオン抵抗の低減を図りながら、スナバ容量パッドＳＮＰを使用したスナバ容量のスクリーニング試験を実施することができる。したがって、本実施の形態における第２特徴点によれば、パワーＭＯＳＦＥＴのオン抵抗の低減による半導体装置の性能向上を図りながら、スナバ容量パッドＳＮＰを使用したスナバ容量のスクリーニング試験が可能となることによる半導体装置の歩留り向上を図ることができる。
さらに、本実施の形態における第２特徴点によれば、ゲートパッドＧＰとスナバ容量パッドＳＮＰとが半導体チップＣＨＰの異なる角部に配置されていることになる。つまり、本実施の形態における第２特徴点によれば、ゲートパッドＧＰとスナバ容量パッドＳＮＰとが分散配置されることになる。これにより、複数のソースパッドＳＰの配置変更を伴うことなく、複数のソースパッドＳＰが配置できないデッドスペースを有効活用することができ、これによって、半導体チップＣＨＰのレイアウトの設計変更を最小限にすることができる。すなわち、本実施の形態における第２特徴点によれば、半導体チップＣＨＰのレイアウトの設計変更にともなう製造コストの上昇を抑制しながら、スナバ容量パッドＳＮＰを使用したスナバ容量のスクリーニング試験が可能となることによる半導体装置の歩留り向上を図ることができる。
続いて、本実施の形態における第３特徴点は、例えば、図１０に示すように、ドレインパッドＤＰをスナバ容量パッドＳＮＰに近接配置する点にある。これにより、スナバ容量パッドＳＮＰとドレインパッドＤＰとを接続するワイヤＷの長さを短くすることができる。このことは、ワイヤＷの寄生インダクタンスを低減できることを意味し、これによって、パワーＭＯＳＦＥＴのターンオン時やターンオフ時に発生するサージ電圧の大きさを抑制することができる。例えば、スナバ容量パッドＳＮＰは、スクリーニング試験の段階では、パワーＭＯＳＦＥＴのドレインと電気的に分離されている必要があるが、最終製品（半導体装置）の段階では、パワーＭＯＳＦＥＴとスナバ容量とを並列接続する必要があることから、スナバ容量パッドＳＮＰとパワーＭＯＳＦＥＴのドレインとは電気的に接続する必要がある。この点に関し、例えば、図１２に示すように、半導体基板ＳＵＢおよびエピタキシャル層ＥＰＩは、パワーＭＯＳＦＥＴのドレイン領域として機能する。したがって、スナバ容量パッドＳＮＰとパワーＭＯＳＦＥＴのドレインとを電気的に接続するためには、スナバ容量パッドＳＮＰと半導体基板ＳＵＢ（エピタキシャル層ＥＰＩ）とを電気的に接続すればよい。ただし、半導体チップＣＨＰの表面に形成されているスナバ容量パッドＳＮＰと、半導体チップＣＨＰの裏面に露出する半導体基板ＳＵＢとを電気的に接続することは物理的に困難である。ここで、例えば、図１０に示すように、半導体チップＣＨＰは、半田ＳＤを介して、チップ搭載部ＴＡＢ上に搭載されることから、チップ搭載部ＴＡＢは、半導体基板ＳＵＢと電気的に接続されることになる。つまり、チップ搭載部ＴＡＢもパワーＭＯＳＦＥＴのドレインと同電位となる。このことから、例えば、図１０において、パワーＭＯＳＦＥＴとスナバ容量とを並列接続するために、半導体チップＣＨＰの表面に形成されているスナバ容量パッドＳＮＰと、半導体チップＣＨＰが搭載されていないチップ搭載部ＴＡＢ上の一部分とをワイヤで接続することが考えられる。ただし、この場合、チップ搭載部ＴＡＢ上には、めっき膜が形成されていないため、チップ搭載部ＴＡＢとワイヤとの接続が困難となる。すなわち、例えば、図１６に示すように、ワイヤと接続される部分には、めっき膜を形成する（図１６のドット領域参照）。したがって、スナバ容量パッドＳＮＰとチップ搭載部ＴＡＢとをワイヤで接続するためには、チップ搭載部ＴＡＢの表面にもめっき膜を形成する必要がある。ところが、大きな面積を有するチップ搭載部の表面全体にめっき膜を形成すると、半導体装置の製造コストが大幅に上昇することになる。そこで、本実施の形態では、例えば、図１２のドレインパッド形成領域Ａ２に示すように、半導体チップＣＨＰの表面にドレインパッドＤＰを形成し、このドレインパッドＤＰと、パワーＭＯＳＦＥＴのドレイン領域となるエピタキシャル層ＥＰＩとをプラグＰＬＧ１～ＰＬＧ３によって電気的に接続している。この結果、半導体チップＣＨＰの表面に形成されているドレインパッドＤＰとスナバ容量パッドＳＮＰとを接続することにより、パワーＭＯＳＦＥＴとスナバ容量との並列接続を実現している。このように、本実施の形態における第３特徴点の前提として、半導体チップＣＨＰの表面にドレインパッドＤＰを設ける技術的意義は、製造コストの大幅な上昇を招くことなく、容易にスナバ容量パッドＳＮＰをパワーＭＯＳＦＥＴのドレインと電気的に接続することになる。そして、この構成を前提として、ドレインパッドＤＰをスナバ容量パッドＳＮＰに近接配置するという本実施の形態における第３特徴点によれば、スナバ容量パッドＳＮＰとドレインパッドＤＰとを接続するワイヤＷの長さを短くすることができる。この結果、本実施の形態における第３特徴点によれば。スナバ容量パッドＳＮＰとドレインパッドＤＰとをワイヤＷで接続することによって、パワーＭＯＳＦＥＴとスナバ容量とを並列接続することができるとともに、ワイヤＷに起因する寄生インダクタンスの増加を最小限に抑制することができる。
次に、本実施の形態における第４特徴点は、例えば、図１０に示すように、スナバ容量パッドＳＮＰの平面サイズが、ドレインパッドＤＰの平面サイズよりも大きい点にある。これにより、スナバ容量パッドＳＮＰを使用したスクリーニング試験を実施しながら、スナバ容量パッドＳＮＰとドレインパッドＤＰとを接続するワイヤの接続強度を向上することができる。以下に、この点について説明する。例えば、スナバ容量のスクリーニング試験においては、スナバ容量パッドＳＮＰにプローブ針を接触させながら実施される。この結果、スナバ容量パッドＳＮＰには、プローブ針を接触させたことによるプローブ痕が形成される。そして、スナバ容量パッドＳＮＰの表面にプローブ痕が形成されると、スナバ容量パッドの表面の凹凸が大きくなる。このような凹凸の大きなプローブ痕上にワイヤＷを接続する場合、プローブ痕に起因する凹凸によって、スナバ容量パッドＳＮＰとワイヤＷとの接続信頼性が低下することになる。そこで、本実施の形態では、スナバ容量パッドＳＮＰの平面サイズを大きくして、スナバ容量パッドＳＮＰにプローブ針と接触させるプローブ針接触部と、ワイヤＷと接続するワイヤ接続部とを別々に設けるように構成している。これにより、スナバ容量パッドＳＮＰの表面には、プローブ針接触部とワイヤ接続部という別々の領域が確保されることから、プローブ針と接触させるプローブ針接触部にプローブ痕が形成されても、ワイヤ接続部には、プローブ痕が形成されずに、表面の平坦性が確保される。この結果、本実施の形態におけるスナバ容量パッドＳＮＰによれば、スナバ容量パッドＳＮＰを使用したスクリーニング試験の実施を確保しながらも、スナバ容量パッドＳＮＰとワイヤとの接続強度を向上することができる。一方、ドレインパッドＤＰは、スナバ容量のスクリーニング試験では使用されないことから、プローブ針の針当ても行なわれることはない。このことから、ドレインパッドＤＰにおいては、プローブ針と接触させる領域を確保する必要はなく、ワイヤとの接続領域を確保すればよい。このため、本実施の形態におけるドレインパッドＤＰの平面サイズは、本実施の形態におけるスナバ容量パッドＳＮＰの平面サイズよりも小さくなる。このようにして、本実施の形態における第４特徴点によれば、スナバ容量パッドＳＮＰを使用したスクリーニング試験の実施を考慮しながら、スナバ容量パッドＳＮＰとドレインパッドＤＰとを合わせた占有面積（平面サイズ）を最小限にすることができる。
続いて、本実施の形態における第５特徴点は、例えば、図１３～図１５に示すように、半導体ウェハＷＦの状態で、個々のチップ領域ＣＲに形成されているスナバ容量のスクリーニング試験を実施する点にある。この場合、一例として、プローブカードを使用することにより、半導体ウェハＷＦの状態で、個々のチップ領域ＣＲに形成されているスナバ容量のスクリーニング試験を一括で実施することができる。一方、半導体ウェハＷＦをダイシングして個片化された個々の半導体チップＣＨＰに対して、スクリーニング試験を実施する場合には、多大な時間がかかる。すなわち、本実施の形態における第５特徴点によれば、スクリーニング試験の効率化を図ることができる結果、ＴＡＴ（Turn Around Time）を大幅に短縮することができる。
次に、本実施の形態における第６特徴点は、例えば、図２０～図２２に示すように、ソースパッドＳＰと、ソースリードＳＬ（ソースリードＳＬのポスト部）とをソースワイヤＳＷで接続した後、スナバ容量パッドＳＮＰとドレインパッドＤＰとをワイヤＷで接続する点にある。これにより、スナバ容量パッドＳＮＰとドレインパッドＤＰとを接続するワイヤＷの切断を抑制することができる。以下に、この点について説明する。例えば、ソースパッドＳＰと、ソースリードＳＬ（ソースリードＳＬのポスト部）とを接続するソースワイヤＳＷには、大電流が流れるため、ソースワイヤＳＷの径は大きくなっている。一方、スナバ容量パッドＳＮＰとドレインパッドＤＰとを接続するワイヤＷには、ソースワイヤＷを流れる電流ほど大きな電流は流れない。このことから、ワイヤＷの径は、ソースワイヤＳＷの径よりも小さくなっている。
そして、ソースワイヤＳＷによって、ソースパッドＳＰと、ソースリードＳＬ（ソースリードＳＬのポスト部）とを接続するワイヤボンディング工程は、超音波を印加しながら実施される。このとき、ソースワイヤＳＷの径は、大きいことから、超音波の強度も大きくなる。したがって、先に、ワイヤＷによって、スナバ容量パッドＳＮＰとドレインパッドＤＰとを接続した状態で、ソースパッドＳＰと、ソースリードＳＬ（ソースリードＳＬのポスト部）とを接続するワイヤボンディング工程を実施すると、強度の大きな超音波の振動がワイヤＷに伝わることによって、径の小さなワイヤＷが切断されてしまう可能性がある。このことから、本実施の形態では、ソースパッドＳＰと、ソースリードＳＬ（ソースリードＳＬのポスト部）とをソースワイヤＳＷで接続した後、スナバ容量パッドＳＮＰとドレインパッドＤＰとをワイヤＷで接続している。これにより、本実施の形態における第６特徴点によれば、スナバ容量パッドＳＮＰとドレインパッドＤＰとを接続するワイヤＷの切断を効果的に防止することができる。
続いて、本実施の形態における第７特徴点は、例えば、図２１～図２２に示すように、スナバ容量パッドＳＮＰとドレインパッドＤＰとを接続するワイヤＷの径が、ゲートパッドＧＰと、ゲートリードＧＬ（ゲートリードＧＬのポスト部）とを接続するゲートワイヤＧＷの径と等しい点にある。これにより、ゲートワイヤＷで、ゲートパッドＧＰと、ゲートリードＧＬ（ゲートリードＧＬのポスト部）とを接続するワイヤボンディング工程で使用されるワイヤボンディング装置を、ワイヤＷでスナバ容量パッドＳＮＰとドレインパッドＤＰとを接続するワイヤボンディング工程にも使用できる。この結果、本実施の形態における第７特徴点によれば、半導体装置の製造工程の複雑化を抑制することができ、これによって、半導体装置の製造コストの上昇を抑制することができる。
次に、本実施の形態における第８特徴点は、例えば、図１２のパワーＭＯＳＦＥＴ形成領域Ａ１に示すように、ゲート電極ＧＥの上方に存在するスペースを有効活用して、スナバ容量を設けている点にある。これにより、半導体チップＣＨＰのサイズの増大を招くことなく、パワーＭＯＳＦＥＴが形成された半導体チップＣＨＰの内部にスナバ容量を混載することができる。
ここで、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、スーパージャンクション構造ではない通常のパワーＭＯＳＦＥＴに比べて、特定周波数でのノイズ（ＥＭＩノイズ、電磁波ノイズ）のレベルが大きくなる傾向がある。この理由は、デバイス構造の相違によって寄生容量が異なるため、スイッチング時（ターンオン時やターンオフ時）にノイズレベルに差が出るからと考えられている。すなわち、デバイス構造の相違によって、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、通常のパワーＭＯＳＦＥＴよりも寄生容量が小さくなっており、寄生容量によるリンキングピーク電圧（逆起電力に起因するサージ電圧）の緩和効果が小さいと考えられる。この結果、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、通常のパワーＭＯＳＦＥＴよりも、半導体チップの内部にスナバ容量を追加する必要性が高くなる。
ただし、半導体チップの内部にスナバ容量を追加すると、必然的に、チップサイズの増大を招くことになる。この点に関し、特に、スーパージャンクション構造のパワーＭＯＳＦＥＴにおいて、例えば、図１２のパワーＭＯＳＦＥＴ形成領域Ａ１に示すように、ゲート電極ＧＥの上方に存在するスペースを有効活用して、スナバ容量を設けるという有用性が高まることになる。なぜなら、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、通常のパワーＭＯＳＦＥＴに比べて、寄生容量によるリンキングピーク電圧（逆起電力に起因するサージ電圧）の緩和効果が小さいため、スナバ容量を追加することによるリンキングピーク電圧（逆起電力に起因するサージ電圧）の緩和効果の必要性が高まるからである。したがって、特に、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、半導体チップの内部にスナバ容量を設ける必要性が大きいことから、チップサイズの増大を招くことなく、半導体チップの内部にスナバ容量を設ける工夫である本実施の形態における第８特徴点を採用する有用性が高まるのである。ただし、本実施の形態における第８特徴点は、スーパージャンクション構造のパワーＭＯＳＦＥＴとスナバ容量とを混載する構成だけでなく、通常のパワーＭＯＳＦＥＴとスナバ容量とを混載する構成にも幅広く適用することができる。
＜変形例１＞
図２４は、実施の形態の変形例１における半導体装置ＳＡ１の模式的な構成を示す図である。図２４において、本変形例１では、ゲートパッドＧＰとスナバ容量パッドＳＮＰとドレインパッドＤＰが、半導体チップＣＨＰにチップ辺ＣＳ１に沿って配置されている。このように、スナバ容量パッドＳＮＰとドレインパッドＤＰとをレイアウト配置することもできる。この場合においても、スナバ容量を構成する容量絶縁膜の絶縁耐性をテストする段階においては、パワーＭＯＳＦＥＴのドレインパッドＤＰとスナバ容量のスナバ容量パッドＳＮＰとを電気的に接続しない一方、スクリーニング試験を実施した後の段階においては、ドレインパッドＤＰとスナバ容量パッドＳＮＰとを電気的に接続するという基本思想を実現することができる。
＜変形例２＞
図２５は、実施の形態の変形例２における半導体装置ＳＡ１の模式的な構成を示す図である。図２５において、本変形例２では、ゲートパッドＧＰは、チップ辺ＣＳ１とチップ辺ＣＳ３の交点に近接配置されている。言い換えれば、ゲートパッドＧＰは、チップ辺ＣＳ１とチップ辺ＣＳ３との交差する角部に配置されている。そして、ゲートパッドＧＰとスナバ容量パッドＳＮＰは、チップ辺ＣＳ１に沿って配置され、かつ、ゲートパッドＧＰとドレインパッドＤＰは、チップ辺ＣＳ３に沿って配置されている。また、逆に、ゲートパッドＧＰとスナバ容量パッドＳＮＰとを、チップ辺ＣＳ３に沿って配置し、かつ、ゲートパッドＧＰとドレインパッドＤＰとを、チップ辺ＣＳ１に沿って配置することもできる。このように、スナバ容量パッドＳＮＰとドレインパッドＤＰとをレイアウト配置することもできる。この場合においても、スナバ容量を構成する容量絶縁膜の絶縁耐性をテストする段階においては、パワーＭＯＳＦＥＴのドレインパッドＤＰとスナバ容量のスナバ容量パッドＳＮＰとを電気的に接続しない一方、スクリーニング試験を実施した後の段階においては、ドレインパッドＤＰとスナバ容量パッドＳＮＰとを電気的に接続するという基本思想を実現することができる。
＜変形例３＞
図２６は、実施の形態の変形例３における半導体装置ＳＡ１の模式的な構成を示す図である。図２６において、本変形例３では、ゲートパッドＧＰとスナバ容量パッドＳＮＰとドレインパッドＤＰは、チップ辺ＣＳ３に沿って配置されている。このように、スナバ容量パッドＳＮＰとドレインパッドＤＰとをレイアウト配置することもできる。この場合においても、スナバ容量を構成する容量絶縁膜の絶縁耐性をテストする段階においては、パワーＭＯＳＦＥＴのドレインパッドＤＰとスナバ容量のスナバ容量パッドＳＮＰとを電気的に接続しない一方、スクリーニング試験を実施した後の段階においては、ドレインパッドＤＰとスナバ容量パッドＳＮＰとを電気的に接続するという基本思想を実現することができる。
＜変形例４＞
図２７は、実施の形態の変形例４における半導体装置ＳＡ１の模式的な構成を示す図である。図２７において、本変形例４では、半導体チップＣＨＰの表面に形成されているソースパッドＳＰとソースリードＳＬ（ソースリードＳＬのポスト部）とが、例えば、銅からなるクリップＣＬＰ１で接続されている。同様に、本変形例４では、スナバ容量パッドＳＮＰとドレインパッドＤＰとが、クリップＣＬＰ２で接続されている。
この場合においても、スナバ容量を構成する容量絶縁膜の絶縁耐性をテストする段階においては、パワーＭＯＳＦＥＴのドレインパッドＤＰとスナバ容量のスナバ容量パッドＳＮＰとを電気的に接続しない一方、スクリーニング試験を実施した後の段階においては、ドレインパッドＤＰとスナバ容量パッドＳＮＰとを電気的に接続するという基本思想を実現することができる。
＜変形例５＞
図２８は、実施の形態の変形例５における半導体装置ＳＡ１の模式的な構成を示す図である。図２８において、本変形例５では、スナバ容量パッドＳＮＰとドレインパッドＤＰとが、導電性接着材ＡＤＨで接続されている。
この場合においても、スナバ容量を構成する容量絶縁膜の絶縁耐性をテストする段階においては、パワーＭＯＳＦＥＴのドレインパッドＤＰとスナバ容量のスナバ容量パッドＳＮＰとを電気的に接続しない一方、スクリーニング試験を実施した後の段階においては、ドレインパッドＤＰとスナバ容量パッドＳＮＰとを電気的に接続するという基本思想を実現することができる。
＜変形例６＞
図２９は、実施の形態の変形例６における半導体装置ＳＡ１の模式的な構成を示す図である。例えば、図２９に示すように、半導体チップＣＨＰは、半田ＳＤを介して、チップ搭載部ＴＡＢ上に搭載されることから、チップ搭載部ＴＡＢは、半導体基板と電気的に接続されることになる。つまり、チップ搭載部ＴＡＢもパワーＭＯＳＦＥＴのドレインと同電位となる。このことから、例えば、図２９において、本変形例６では、パワーＭＯＳＦＥＴとスナバ容量とを並列接続するために、半導体チップＣＨＰの表面に形成されているスナバ容量パッドＳＮＰと、半導体チップＣＨＰが搭載されていないチップ搭載部ＴＡＢ上の一部分とをワイヤＷで接続している。この場合、半導体チップＣＨＰの表面にドレインパッド（ＤＰ）を設ける必要はなくなる。
ただし、チップ搭載部ＴＡＢ上には、めっき膜が形成されていないため、チップ搭載部ＴＡＢとワイヤＷとの接続が困難となる。すなわち、例えば、図１６に示すように、ワイヤと接続される部分には、めっき膜を形成する（図１６のドット領域参照）。したがって、スナバ容量パッドＳＮＰとチップ搭載部ＴＡＢとをワイヤで接続するためには、チップ搭載部ＴＡＢの表面にもめっき膜を形成する必要がある。ところが、大きな面積を有するチップ搭載部の表面全体にめっき膜を形成すると、半導体装置の製造コストが大幅に上昇することになる。したがって、ワイヤＷの接続信頼性および製造コストを抑制する観点からは、例えば、図１０に示す実施の形態のように、スナバ容量パッドＳＮＰとドレインパッドＤＰとをワイヤＷで接続する構成のほうが望ましい。
＜変形例７＞
図３０は、実施の形態の変形例７における半導体装置ＳＡ１の模式的な構成を示す図である。図３０において、本変形例７では、半導体チップＣＨＰの中央部にスナバ容量パッドＳＮＰとドレインパッドＤＰが設けられており、このスナバ容量パッドＳＮＰとドレインパッドＤＰとがワイヤＷで接続されている。
この場合においても、スナバ容量を構成する容量絶縁膜の絶縁耐性をテストする段階においては、パワーＭＯＳＦＥＴのドレインパッドＤＰとスナバ容量のスナバ容量パッドＳＮＰとを電気的に接続しない一方、スクリーニング試験を実施した後の段階においては、ドレインパッドＤＰとスナバ容量パッドＳＮＰとを電気的に接続するという基本思想を実現することができる。
ただし、本変形例７の構成では、半導体チップＣＨＰに占めるセル領域（パワーＭＯＳＦＥＴを構成するセルが形成される領域）の面積が小さくなる。このことから、半導体チップＣＨＰに占めるセル領域を大きくして、パワーＭＯＳＦＥＴのオン抵抗を低減する観点からは、例えば、図１０に示す実施の形態のように、スナバ容量パッドＳＮＰとドレインパッドＤＰとを半導体チップＣＨＰの角部に配置する構成のほうが望ましい。
＜変形例８＞
実施の形態では、パワートランジスタの一例として、パワーＭＯＳＦＥＴを例に挙げて説明したが、実施の形態における技術的思想は、これに限らず、例えば、パワートランジスタとして、ＩＧＢＴを採用する場合にも適用することができる。このとき、パワーＭＯＳＦＥＴを含む半導体装置ＳＡ１と、ＩＧＢＴを含む半導体装置との対応関係としては、以下のようになる。すなわち、ソースリードＳＬは、エミッタリードとなり、かつ、ソース領域は、エミッタ領域となり、かつ、ドレイン領域は、コレクタ領域となり、かつ、ドレインパッドＤＰは、コレクタパッドとなる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１００ パワーＭＯＳＦＥＴ
２００ ＩＧＢＴ
ＡＤＨ 導電性接着材
ＣＥ２ 容量電極
ＣＨＰ 半導体チップ
ＣＬＰ１ クリップ
ＣＬＰ２ クリップ
ＣＳ１ チップ辺
ＣＳ２ チップ辺
ＣＳ３ チップ辺
ＣＳ４ チップ辺
ＤＰ ドレインパッド
ＧＥ ゲート電極
ＧＬ ゲートリード
ＧＰ ゲートパッド
ＧＷ ゲートワイヤ
Ｌ リード
ＳＬ ソースリード
ＳＮＰ スナバ容量パッド
ＳＲ ソース領域
ＳＷ ソースワイヤ
Ｓ１ 辺
ＴＡＢ チップ搭載部
Ｗ ワイヤ

Claims (17)

  1. 第１辺を有するチップ搭載部と、
    前記チップ搭載部上に搭載された半導体チップと、
    前記チップ搭載部から離間し、かつ、前記チップ搭載部の前記第１辺に沿って配置された複数のリードと、
    を備える、半導体装置であって、
    前記複数のリードは、
    ゲートリードと、
    第１リードと、
    を含み、
    前記半導体チップは、
    パワートランジスタと、
    前記パワートランジスタと並列接続されたスナバ容量と、
    を有し、
    前記パワートランジスタは、
    前記ゲートリードと電気的に接続されたゲート電極と、
    前記第１リードと電気的に接続された第１領域と、
    前記チップ搭載部と電気的に接続された第２領域と、
    を有し、
    前記スナバ容量は、
    前記第１領域と電気的に接続された第１容量電極と、
    前記第１容量電極から離間し、かつ、前記第１容量電極と対向するように配置された第２容量電極と、
    を有し、
    前記半導体チップの表面には、前記スナバ容量の前記第２容量電極と電気的に接続されたスナバ容量パッドが形成されており、
    前記半導体チップの表面には、前記チップ搭載部を経由することなく前記パワートランジスタの前記第２領域と電気的に接続された第２パッドが形成されており、
    前記スナバ容量パッドと前記第２パッドとは、接続部材を介して互いに、かつ、電気的に接続されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記接続部材は、ワイヤである、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記接続部材は、クリップである、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記接続部材は、導電性接着材である、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記半導体チップは、
    前記チップ搭載部の前記第１辺に沿って配置された第１チップ辺と、
    前記第１チップ辺の反対側に位置する第２チップ辺と、
    前記第１チップ辺および前記第２チップ辺と交差する第３チップ辺と、
    前記第１チップ辺および前記第２チップ辺と交差し、かつ、前記第３チップ辺の反対側に位置する第４チップ辺と、
    を有する、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記半導体チップの表面には、前記パワートランジスタの前記ゲート電極と電気的に接続されたゲートパッドが形成され、
    前記ゲートパッドと前記スナバ容量パッドと前記第２パッドは、前記第１チップ辺に沿って配置されている、半導体装置。
  7. 請求項５に記載の半導体装置において、
    前記半導体チップの表面には、前記パワートランジスタの前記ゲート電極と電気的に接続されたゲートパッドが形成され、
    前記ゲートパッドと前記スナバ容量パッドと前記第２パッドは、前記第３チップ辺に沿って配置されている、半導体装置。
  8. 請求項５に記載の半導体装置において、
    前記半導体チップの表面には、前記パワートランジスタの前記ゲート電極と電気的に接続されたゲートパッドが形成され、
    前記ゲートパッドは、前記第１チップ辺と前記第３チップ辺の交点に近接配置され、
    前記ゲートパッドと前記スナバ容量パッドは、前記第１チップ辺に沿って配置され、
    前記ゲートパッドと前記第２パッドは、前記第３チップ辺に沿って配置されている、半導体装置。
  9. 請求項５に記載の半導体装置において、
    前記半導体チップの表面には、前記パワートランジスタの前記ゲート電極と電気的に接続されたゲートパッドが形成され、
    前記ゲートパッドは、前記第１チップ辺と前記第３チップ辺の交点に近接配置され、
    前記ゲートパッドと前記スナバ容量パッドは、前記第３チップ辺に沿って配置され、
    前記ゲートパッドと前記第２パッドは、前記第１チップ辺に沿って配置されている、半導体装置。
  10. 請求項５に記載の半導体装置において、
    前記半導体チップの表面には、前記パワートランジスタの前記ゲート電極と電気的に接続されたゲートパッドが形成され、
    前記ゲートパッドは、前記第１チップ辺と前記第３チップ辺の交点に近接配置され、
    前記スナバ容量パッドは、前記第２チップ辺と前記第４チップ辺の交点に近接配置されている、半導体装置。
  11. 請求項２に記載の半導体装置において、
    前記半導体チップの表面には、
    前記パワートランジスタの前記第１領域と電気的に接続された第１パッドと、
    前記パワートランジスタの前記ゲート電極と電気的に接続されたゲートパッドと、
    が形成され、
    前記第１パッドと前記第１リードとは、第１ワイヤで接続され、
    前記ゲートパッドと前記ゲートリードとは、ゲートワイヤで接続され、
    前記ゲートワイヤの径は、前記第１ワイヤの径よりも小さく、
    前記ワイヤの径は、前記第１ワイヤの径よりも小さい、半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記ワイヤの径と前記ゲートワイヤの径とは、等しい、半導体装置。
  13. 請求項１に記載の半導体装置において、
    前記パワートランジスタは、パワーＭＯＳＦＥＴであり、
    前記第１リードは、ソースリードであり、
    前記第１領域は、ソース領域であり、
    前記第２領域は、ドレイン領域であり、
    前記第２パッドは、ドレインパッドである、半導体装置。
  14. 請求項１に記載の半導体装置において、
    前記パワートランジスタは、ＩＧＢＴであり、
    前記第１リードは、エミッタリードであり、
    前記第１領域は、エミッタ領域であり、
    前記第２領域は、コレクタ領域であり、
    前記第２パッドは、コレクタパッドである、半導体装置。
  15. （ａ）パワートランジスタと、前記パワートランジスタと電気的に接続されたスナバ容量とが形成されたチップ領域を備え、
    前記パワートランジスタは、
    第１領域と、
    第２領域と、
    前記第１領域と前記第２領域との間を流れる電流を制御するゲート電極と、
    を有し、
    前記スナバ容量は、
    前記第１領域と電気的に接続された第１容量電極と、
    前記第１容量電極から離間し、かつ、前記第１容量電極と対向するように配置された第２容量電極と、
    を有し、
    前記チップ領域の表面には、
    前記スナバ容量の前記第２容量電極と電気的に接続されたスナバ容量パッドと、
    前記第１領域と電気的に接続された第１パッドと、
    前記第２領域と電気的に接続された第２パッドと、
    前記ゲート電極と電気的に接続されたゲートパッドと、
    が形成されている、半導体ウェハを用意する工程、
    （ｂ）前記スナバ容量パッドにプローブ針を接触させる工程、
    （ｃ）前記第１領域と前記スナバ容量パッドとの間に電圧を印加する工程、
    （ｄ）前記第１領域と前記スナバ容量パッドとの間に流れる電流を測定する工程、
    （ｅ）前記（ｄ）工程で測定した前記電流に基づいて、前記スナバ容量の良否を判定する工程、
    （ｆ）前記（ｅ）工程の後、前記半導体ウェハをダイシングすることにより、前記チップ領域を個片化して、半導体チップを取得する工程、
    （ｇ）第１辺を有するチップ搭載部と、前記チップ搭載部から離間し、かつ、前記チップ搭載部の前記第１辺に沿って配置された複数のリードと、を備え、
    前記複数のリードは、
    ゲートリードと、
    第１リードと、
    を含む、リードフレームを用意する工程、
    （ｈ）前記チップ搭載部上に前記半導体チップを搭載する工程、
    （ｉ）前記第１パッドと前記第１リードとを第１ワイヤで接続する工程、
    （ｊ）前記（ｉ）工程の後、前記ゲートパッドと前記ゲートリードとをゲートワイヤで接続し、かつ、前記スナバ容量パッドと前記第２パッドとをワイヤで接続する工程、
    を備える、半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    前記（ｊ）工程では、同じワイヤボンディング装置を使用する、半導体装置の製造方法。
  17. 請求項１５に記載の半導体装置の製造方法において、
    前記（ａ）工程で用意される前記半導体ウェハの前記チップ領域に形成されている前記スナバ容量は、プラズマＣＶＤ法によって形成され、かつ、前記第１容量電極と前記第２容量電極との間に設けられた容量絶縁膜を有する、半導体装置の製造方法。
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