JP2013033846A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板1のnMIS形成領域1Aにnチャネル型MISFETQnを、半導体基板1のpMIS形成領域1Bにpチャネル型MISFETQpを、それぞれ形成してから、nチャネル型MISFETQnおよびpチャネル型MISFETQpを覆うように引張応力の窒化シリコン膜5を形成し、nMIS形成領域1AおよびpMIS形成領域1Bの窒化シリコン膜5に紫外線照射処理を施す。その後、nMIS形成領域1Aの窒化シリコン膜5を覆いかつpMIS形成領域1Bの窒化シリコン膜5を露出するマスク層6aを形成してから、pMIS形成領域1Bの窒化シリコン膜5をプラズマ処理することで、pMIS形成領域1Bの窒化シリコン膜5の引張応力を緩和させる。
【選択図】図11
Description
<半導体装置の製造工程について>
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図1〜図6、図8〜図15は、本発明の一実施の形態である半導体装置、ここではCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)を有する半導体装置の製造工程中の要部断面図である。図7は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図6の構造が得られた後、窒化シリコン膜5形成工程から層間絶縁膜7形成工程までの製造プロセスフローが示されている。
本実施の形態では、nチャネル型MISFETQnを覆うように、引張応力膜である窒化シリコン膜5が形成されているため、nチャネル型MISFETQnのチャネル領域における電子の移動度が増加するなどして、nチャネル型MISFETQnのチャネルを流れるオン電流(駆動電流)を増加させることができる。このため、nチャネル型MISFETQnを備えた半導体装置の性能を向上させることができる。
上記図1〜図15の工程では、上記ステップS6のプラズマ処理を行った後、上記ステップS7でマスク層6aを除去してから、層間絶縁膜7を形成していた。本実施の形態の変形例として、上記ステップS6のプラズマ処理を行った後、上記ステップS7のマスク層6aの除去工程を行わずに層間絶縁膜7を形成する場合について、図22〜図24を参照して説明する。図22は、本実施の形態の変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記図7に対応するものである。図23および図24は、本実施の形態の変形例の半導体装置の製造工程中の要部断面図である。
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図26は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態1の上記図7に対応するものである。図26には、上記図6の構造が得られた後、窒化シリコン膜5a形成工程から層間絶縁膜7形成工程までの製造プロセスフローが示されている。図27〜図33は、本実施の形態である半導体装置、ここではCMISFETを有する半導体装置の製造工程中の要部断面図である。
1A nMIS形成領域
1B pMIS形成領域
2 素子分離領域
3 絶縁膜
4 金属シリサイド層
5,5a 窒化シリコン膜
6 材料膜
6a,6b マスク層
7 層間絶縁膜
8 絶縁膜
9 配線溝
CNT コンタクトホール
EX1 n−型半導体領域
EX2 p−型半導体領域
GE1,GE2 ゲート電極
GI1,GI2 ゲート絶縁膜
M1 配線
NW n型ウエル
PG プラグ
PT プラズマ処理
PW p型ウエル
Qn nチャネル型MISFET
Qp pチャネル型MISFET
SD1 n+型半導体領域
SD2 p+型半導体領域
SW サイドウォールスペーサ
Claims (20)
- nチャネル型の第1MISFETを半導体基板の第1領域に有し、pチャネル型の第2MISFETを前記半導体基板の第2領域に有する半導体装置の製造方法であって、
(a)前記半導体基板を用意する工程、
(b)前記半導体基板の前記第1領域に前記第1MISFETを、前記半導体基板の前記第2領域に前記第2MISFETを、それぞれ形成する工程、
(c)前記(b)工程後、前記半導体基板上に、前記第1および第2MISFETを覆うように、窒化シリコンからなりかつ引張応力膜として機能する第1絶縁膜を形成する工程、
(d)前記(c)工程後、前記第1領域の前記第1絶縁膜を覆いかつ前記第2領域の前記第1絶縁膜を露出するマスク層を形成する工程、
(e)前記(d)工程後、前記第2領域の前記第1絶縁膜をプラズマ処理する工程、
(f)前記(e)工程後、前記第1および第2領域の前記第1絶縁膜上に層間絶縁膜を形成する工程、
を有し、
前記(c)工程は、
(c1)窒化シリコン膜を形成する工程、
(c2)前記(c1)工程後、前記(c1)工程で形成された前記窒化シリコン膜に紫外線照射処理を施す工程、
を含み、前記(c1)工程および前記(c2)工程を1サイクル以上行うことにより前記第1絶縁膜が形成され、
前記(e)工程では、前記プラズマ処理によって、前記第2領域の前記第1絶縁膜の引張応力が緩和されることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(e)工程では、前記第1領域の前記第1絶縁膜が前記マスク層で覆われた状態で、前記プラズマ処理が行われることを特徴とする半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記(e)工程で前記プラズマ処理を行った後、前記第2領域の前記第1絶縁膜の引張応力は前記第1領域の前記第1絶縁膜の引張応力よりも小さいことを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記(c2)工程では、前記第1領域および前記第2領域の前記窒化シリコン膜に紫外線が照射されることを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記(c1)工程で形成された前記窒化シリコン膜の引張応力が、前記(c2)工程で行われる前記紫外線照射処理によって増大されることを特徴とする半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記(c1)工程で形成された前記窒化シリコン膜の水素含有率が、前記(c2)工程で行われる前記紫外線照射処理によって低減されることを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記(e)工程で前記プラズマ処理を行った後、前記第2領域の前記第1絶縁膜の引張応力は前記第1領域の前記第1絶縁膜の引張応力の1/2以下であることを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記(e)工程で行われる前記プラズマ処理は、水素プラズマ処理、ヘリウムプラズマ処理、アルゴンプラズマ処理、窒素プラズマ処理、またはアンモニアプラズマ処理、あるいは、これらのうちの2種以上の混合ガスプラズマ処理であることを特徴とする半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記(e)工程で行われる前記プラズマ処理は、水素プラズマ処理であることを特徴とする半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記(d)工程は、
(d1)前記第1および第2領域の前記第1絶縁膜上に前記マスク層用の材料膜を形成する工程、
(d2)前記(d1)工程後、前記第2領域の前記材料膜を除去して前記第2領域の前記第1絶縁膜を露出させ、前記第1領域に前記材料膜を残して前記マスク層を形成する工程、
を有することを特徴とする半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記(c1)工程では、プラズマCVD法により、前記窒化シリコン膜が形成されることを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(b)工程は、
(b1)前記第1領域の前記半導体基板上に第1ゲート電極を、前記第2領域の前記半導体基板上に第2ゲート電極を、それぞれゲート絶縁膜を介して形成する工程、
(b2)前記第1領域の前記半導体基板に前記第1MISFETのソースまたはドレインとして機能する第1半導体領域を、前記第2領域の前記半導体基板に前記第2MISFETのソースまたはドレインとして機能する第2半導体領域を、それぞれ形成する工程、
を有し、
前記(c)工程では、前記半導体基板上に、前記第1および第2ゲート電極と前記第1および第2半導体領域とを覆うように、前記第1絶縁膜を形成することを特徴とする半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記マスク層は酸化シリコン膜からなることを特徴とする半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記(e)工程後で前記(f)工程前に、
(e1)前記マスク層を除去する工程、
を更に有することを特徴とする半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記(f)工程後、
(g)前記層間絶縁膜および前記第1絶縁膜にコンタクトホールを形成する工程、
を更に有することを特徴とする半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記(f)工程では、
前記第1領域では、前記マスク層上に前記層間絶縁膜が形成され、前記第2領域では、前記第1絶縁膜上に前記層間絶縁膜が形成されることを特徴とする半導体装置の製造方法。 - 半導体基板と、
前記半導体基板の第1領域に形成されたnチャネル型の第1MISFETと、
前記半導体基板の第2領域に形成されたpチャネル型の第2MISFETと、
前記半導体基板上に、前記第1および第2MISFETを覆うように形成された第1絶縁膜と、
前記第1絶縁膜上に形成された層間絶縁膜と、
を有し、
前記第1絶縁膜は、窒化シリコンからなりかつ引張応力膜として機能し、
前記第1領域の前記第1絶縁膜の水素含有率は、前記第2領域の前記第1絶縁膜の水素含有率と同等であり、
前記第1領域の前記第1絶縁膜の引張応力は、前記第2領域の前記第1絶縁膜の引張応力の2倍以上であることを特徴とする半導体装置。 - 請求項17記載の半導体装置において、
前記第1および第2領域の前記第1絶縁膜の水素含有率は、3×1021/cm3以下であることを特徴とする半導体装置。 - 請求項18記載の半導体装置において、
前記第1MISFETは、
前記第1領域の前記半導体基板上に第1ゲート絶縁膜を介して形成された第1ゲート電極と、
前記第1領域の前記半導体基板に形成された、前記第1MISFETのソースまたはドレインとして機能する第1半導体領域と、
を有し、
前記第2MISFETは、
前記第2領域の前記半導体基板上に第2ゲート絶縁膜を介して形成された第2ゲート電極と、
前記第2領域の前記半導体基板に形成された、前記第2MISFETのソースまたはドレインとして機能する第2半導体領域と、
を有し、
前記第1絶縁膜は、前記半導体基板上に、前記第1および第2ゲート電極と前記第1および第2半導体領域とを覆うように形成されていることを特徴とする半導体装置。 - 請求項19記載の半導体装置において、
前記層間絶縁膜および前記第1絶縁膜に形成されたコンタクトホールと、
前記コンタクトホール内に形成された導電性のプラグと、
を更に有することを特徴とする半導体装置。
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