JP2001250949A - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【課題】 逆スタガ型ＴＦＴにおいて、薄膜の応力を用
いてしきい値電圧を制御する。 【解決手段】 基板上に形成された電極上に設けられた
第１の絶縁層の応力と膜厚の積と、前記第１の絶縁層上
に設けられた引張り応力を有する結晶質半導体膜からな
る活性層の応力と膜厚の積と、前記活性層上に設けられ
た第２の絶縁層の応力と膜厚の積を適当な大きさに設定
することでしきい値電圧を制御する。
いてしきい値電圧を制御する。 【解決手段】 基板上に形成された電極上に設けられた
第１の絶縁層の応力と膜厚の積と、前記第１の絶縁層上
に設けられた引張り応力を有する結晶質半導体膜からな
る活性層の応力と膜厚の積と、前記活性層上に設けられ
た第２の絶縁層の応力と膜厚の積を適当な大きさに設定
することでしきい値電圧を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、基板上に薄膜トラ
ンジスタを用いた集積回路を有する半導体装置に関す
る。例えば、液晶表示装置に代表される電気光学装置及
びその電気光学装置を搭載した電子機器の構成に関す
る。
ンジスタを用いた集積回路を有する半導体装置に関す
る。例えば、液晶表示装置に代表される電気光学装置及
びその電気光学装置を搭載した電子機器の構成に関す
る。
【０００２】
【従来の技術】基板上ＴＦＴ（薄膜トランジスタ）を多
数個配列させて、アクティブマトリクス型液晶表示装置
に代表される半導体装置が開発されている。ＴＦＴは少
なくとも島状半導体膜から成る活性層と、該活性層の基
板側に設けられた第1の絶縁層と、該活性層とは反対側
に設けられた第2の絶縁層とが積層された構造を有して
いる。
数個配列させて、アクティブマトリクス型液晶表示装置
に代表される半導体装置が開発されている。ＴＦＴは少
なくとも島状半導体膜から成る活性層と、該活性層の基
板側に設けられた第1の絶縁層と、該活性層とは反対側
に設けられた第2の絶縁層とが積層された構造を有して
いる。
【０００３】前記第１の絶縁層を介して、前記活性層に
所定の電圧を印加するようにゲート電極を設けた構造
は、逆スタガもしくはボトムゲート型と呼ばれている。
本明細書はすべてこの逆スタガ型構造に関する。
所定の電圧を印加するようにゲート電極を設けた構造
は、逆スタガもしくはボトムゲート型と呼ばれている。
本明細書はすべてこの逆スタガ型構造に関する。
【０００４】ところで、ＴＦＴ特性を表す特性パラメー
タはいくつかあるなかで、電界効果移動度としきい値電
圧が特性の良さの目安とされている。
タはいくつかあるなかで、電界効果移動度としきい値電
圧が特性の良さの目安とされている。
【０００５】高い電界効果移動度の実現を目標として、
ＴＦＴ構造やその製造工程は理論的解析と経験的側面か
ら注意深く検討されてきた。特に重要な要因は半導体層
中のバルク欠陥密度や、半導体層と絶縁層との界面にお
ける界面凖位密度を可能な限り低減させることが必要で
あると考えられていた。
ＴＦＴ構造やその製造工程は理論的解析と経験的側面か
ら注意深く検討されてきた。特に重要な要因は半導体層
中のバルク欠陥密度や、半導体層と絶縁層との界面にお
ける界面凖位密度を可能な限り低減させることが必要で
あると考えられていた。
【０００６】デバイス設計を行う際の最も重要なパラメ
ータである、しきい値電圧の設定によりデバイスの種類
が区別されている。導通させるためにゲート電圧を印加
させる必要のあるＴＦＴはエンハンスメント型(Enhance
ment)またはノーマリーオフ型（Normally-Off）ＴＦ
Ｔ、導通させないためにゲート電圧を印加させる必要の
あるＴＦＴはディプレッション型（Depletion）または
ノーマリーオン型（Normally-On）ＴＦＴとよばれる。
ータである、しきい値電圧の設定によりデバイスの種類
が区別されている。導通させるためにゲート電圧を印加
させる必要のあるＴＦＴはエンハンスメント型(Enhance
ment)またはノーマリーオフ型（Normally-Off）ＴＦ
Ｔ、導通させないためにゲート電圧を印加させる必要の
あるＴＦＴはディプレッション型（Depletion）または
ノーマリーオン型（Normally-On）ＴＦＴとよばれる。
【０００７】一般に、しきい値電圧、エンハンスメント
型ＴＦＴ、ディプレッション型ＴＦＴは次のように定義
されている。図１aにあるようにゲート電圧―ドレイン
電流特性曲線において特性曲線の二乗特性領域の接線a
と横軸（ゲート電圧軸）との交点をしきい値電圧と定義
する。また、エンハンスメント型ＴＦＴを、ｎチャネル
型ＴＦＴであり前記しきい値電圧が零または正電圧であ
るＴＦＴ、またはｐチャネル型ＴＦＴであり前記しきい
値電圧が負電圧であるＴＦＴと定義する。同様に、ディ
プレッション型ＴＦＴを、ｎチャネル型ＴＦＴでありし
きい値電圧が負電圧であるＴＦＴ、またはｐチャネル型
ＴＦＴでありしきい値電圧が零または正電圧であるＴＦ
Ｔと定義する。
型ＴＦＴ、ディプレッション型ＴＦＴは次のように定義
されている。図１aにあるようにゲート電圧―ドレイン
電流特性曲線において特性曲線の二乗特性領域の接線a
と横軸（ゲート電圧軸）との交点をしきい値電圧と定義
する。また、エンハンスメント型ＴＦＴを、ｎチャネル
型ＴＦＴであり前記しきい値電圧が零または正電圧であ
るＴＦＴ、またはｐチャネル型ＴＦＴであり前記しきい
値電圧が負電圧であるＴＦＴと定義する。同様に、ディ
プレッション型ＴＦＴを、ｎチャネル型ＴＦＴでありし
きい値電圧が負電圧であるＴＦＴ、またはｐチャネル型
ＴＦＴでありしきい値電圧が零または正電圧であるＴＦ
Ｔと定義する。
【０００８】しきい値電圧の制御方法としてはイオン打
ちこみ法や半導体膜成膜時に不純物ガスを流すなどの方
法で、ゲート絶縁層上の半導体膜に不純物を導入すると
いうチャネルドープ法が一般に用いられている。
ちこみ法や半導体膜成膜時に不純物ガスを流すなどの方
法で、ゲート絶縁層上の半導体膜に不純物を導入すると
いうチャネルドープ法が一般に用いられている。
【０００９】チャネルドープをする不純物の種類は、エ
ンハンスメント型ＴＦＴではチャネル部にチャネル形成
時の導電型と異なる導電型の不純物を添加し、ディプレ
ッション型ＴＦＴでは同じ導電型の不純物を導入する。
例えば、ｎチャネルＴＦＴをエンハンスメント型ＴＦＴ
にするにはホウ素などのｐ型不純物を、ディプレッショ
ン型にするにはリンやヒ素などのｎ型不純物を導入すれ
ば良い。また、チャネル形成領域での前記不純物の濃度
は、ＳＩＭＳ（Secondary Ion Mass Spectroscopy）分
析における検出限界値１×１０15atoms/cm3を越える濃
度になり、5×１０17atoms/cm3で2Ｖ程度のしきい値の
シフトがおこるが、５×１０17atoms/cm3を越える濃度
では結晶性悪化により移動度の低化が顕著になるためこ
れを越えない濃度が好ましい。
ンハンスメント型ＴＦＴではチャネル部にチャネル形成
時の導電型と異なる導電型の不純物を添加し、ディプレ
ッション型ＴＦＴでは同じ導電型の不純物を導入する。
例えば、ｎチャネルＴＦＴをエンハンスメント型ＴＦＴ
にするにはホウ素などのｐ型不純物を、ディプレッショ
ン型にするにはリンやヒ素などのｎ型不純物を導入すれ
ば良い。また、チャネル形成領域での前記不純物の濃度
は、ＳＩＭＳ（Secondary Ion Mass Spectroscopy）分
析における検出限界値１×１０15atoms/cm3を越える濃
度になり、5×１０17atoms/cm3で2Ｖ程度のしきい値の
シフトがおこるが、５×１０17atoms/cm3を越える濃度
では結晶性悪化により移動度の低化が顕著になるためこ
れを越えない濃度が好ましい。
【００１０】ところで、しきい値電圧が０ＶのＴＦＴで
も現実にはゲート電圧が０Ｖのときドレイン電流は０で
はない。ゲート電圧が０Ｖのときにドレイン電流が小さ
くなるようにするにはしきい値電圧より、むしろドレイ
ン電流の値が基準値以下になるときのゲート電圧を指標
として、この値を充分０Ｖに近くする方がよい。本明細
書ではドレイン電圧の絶対値１Ｖの条件（詳しくはｐチ
ャネル型ＴＦＴではドレイン電圧−１Ｖ、ｎチャネル型
ＴＦＴではドレイン電圧＋１Ｖ）でチャネル形成領域の
幅１μｍ当たりのドレイン電流１ｐＡ流れる時のゲート
電圧を基準値とし、この値を制御することを考える。
（図１b）
も現実にはゲート電圧が０Ｖのときドレイン電流は０で
はない。ゲート電圧が０Ｖのときにドレイン電流が小さ
くなるようにするにはしきい値電圧より、むしろドレイ
ン電流の値が基準値以下になるときのゲート電圧を指標
として、この値を充分０Ｖに近くする方がよい。本明細
書ではドレイン電圧の絶対値１Ｖの条件（詳しくはｐチ
ャネル型ＴＦＴではドレイン電圧−１Ｖ、ｎチャネル型
ＴＦＴではドレイン電圧＋１Ｖ）でチャネル形成領域の
幅１μｍ当たりのドレイン電流１ｐＡ流れる時のゲート
電圧を基準値とし、この値を制御することを考える。
（図１b）
【００１１】また本明細書では、前記ドレイン電圧の絶
対値１Ｖでチャネル形成領域の幅１μｍ当たりのドレイ
ン電流の絶対値１ｐＡのときのゲート電圧値によってエ
ンハンスメント型ＴＦＴとディプレッション型ＴＦＴを
定義する。つまり、エンハンスメント型ＴＦＴを、ｎチ
ャネル型ＴＦＴでありドレイン電圧＋１Ｖでチャネル形
成領域の幅１μｍ当たりのドレイン電流１ｐＡのときの
ゲート電圧が零または正電圧であるＴＦＴ、またはｐチ
ャネル型ＴＦＴでありドレイン電圧−１Ｖでチャネル形
成領域の幅１μｍ当たりのドレイン電流１ｐＡのときの
ゲート電圧が負電圧であるＴＦＴと定義する。同様に、
ディプレッション型ＴＦＴを、ｎチャネル型ＴＦＴであ
りドレイン電圧＋１Ｖでチャネル形成領域の幅１μｍ当
たりのドレイン電流１ｐＡのときのゲート電圧が負電圧
であるＴＦＴ、またはｐチャネル型ＴＦＴでありドレイ
ン電圧＋１Ｖでチャネル形成領域の幅１μｍ当たりのド
レイン電流１ｐＡのときのゲート電圧が零または正電圧
であるＴＦＴと定義する。
対値１Ｖでチャネル形成領域の幅１μｍ当たりのドレイ
ン電流の絶対値１ｐＡのときのゲート電圧値によってエ
ンハンスメント型ＴＦＴとディプレッション型ＴＦＴを
定義する。つまり、エンハンスメント型ＴＦＴを、ｎチ
ャネル型ＴＦＴでありドレイン電圧＋１Ｖでチャネル形
成領域の幅１μｍ当たりのドレイン電流１ｐＡのときの
ゲート電圧が零または正電圧であるＴＦＴ、またはｐチ
ャネル型ＴＦＴでありドレイン電圧−１Ｖでチャネル形
成領域の幅１μｍ当たりのドレイン電流１ｐＡのときの
ゲート電圧が負電圧であるＴＦＴと定義する。同様に、
ディプレッション型ＴＦＴを、ｎチャネル型ＴＦＴであ
りドレイン電圧＋１Ｖでチャネル形成領域の幅１μｍ当
たりのドレイン電流１ｐＡのときのゲート電圧が負電圧
であるＴＦＴ、またはｐチャネル型ＴＦＴでありドレイ
ン電圧＋１Ｖでチャネル形成領域の幅１μｍ当たりのド
レイン電流１ｐＡのときのゲート電圧が零または正電圧
であるＴＦＴと定義する。
【００１２】さらに、ドレイン電圧の絶対値１Ｖでチャ
ネル形成領域の幅１μｍ当たりのドレイン電流１ｐＡの
ときのゲート電圧を０Ｖに十分近くにすると、しきい値
電圧もある電圧値に制御される。したがって、本明細書
においてドレイン電圧の絶対値１Ｖでチャネル形成領域
の幅１μｍ当たりのドレイン電流１ｐＡのときのゲート
電圧を０Ｖに十分近くすることと、しきい値電圧の制御
とは同じ意味であるとする。
ネル形成領域の幅１μｍ当たりのドレイン電流１ｐＡの
ときのゲート電圧を０Ｖに十分近くにすると、しきい値
電圧もある電圧値に制御される。したがって、本明細書
においてドレイン電圧の絶対値１Ｖでチャネル形成領域
の幅１μｍ当たりのドレイン電流１ｐＡのときのゲート
電圧を０Ｖに十分近くすることと、しきい値電圧の制御
とは同じ意味であるとする。
【００１３】
【発明が解決しようとする課題】しきい値電圧の制御に
チャネルドープ法を用いて行う場合、活性層に不純物を
導入するため、必然的にこの不純物起因のバルク結晶欠
陥や、半導体層と絶縁層の界面凖位を生じさせてしま
う。この結果、ＴＦＴ特性、特に電界効果型移動度を悪
化させる原因となる。
チャネルドープ法を用いて行う場合、活性層に不純物を
導入するため、必然的にこの不純物起因のバルク結晶欠
陥や、半導体層と絶縁層の界面凖位を生じさせてしま
う。この結果、ＴＦＴ特性、特に電界効果型移動度を悪
化させる原因となる。
【００１４】本発明者は、ＴＦＴ特性を悪化させること
なくしきい値電圧の制御をおこなうことが、デバイス作
成上重要であり、したがってチャネルドープ法を用いな
いでしきい値電圧の制御をする方法を確立することが重
要であると考えた。また、そのためには薄膜の応力を制
御することが有効であると考えた。
なくしきい値電圧の制御をおこなうことが、デバイス作
成上重要であり、したがってチャネルドープ法を用いな
いでしきい値電圧の制御をする方法を確立することが重
要であると考えた。また、そのためには薄膜の応力を制
御することが有効であると考えた。
【００１５】
【課題を解決するための手段】チャネルドープを行って
いない場合について考える。この場合、チャネル形成領
域でのｐ型またはｎ型不純物濃度は、ＳＩＭＳ分析にお
ける検出限界値１×１０15atoms/cm3未満になる。
いない場合について考える。この場合、チャネル形成領
域でのｐ型またはｎ型不純物濃度は、ＳＩＭＳ分析にお
ける検出限界値１×１０15atoms/cm3未満になる。
【００１６】ＴＦＴに用いられる半導体膜は、非晶質半
導体をはじめ、高い電界効果移動度が得られる結晶質半
導体が適していると考えられている。ここで、結晶質半
導体とは、単結晶半導体、多結晶半導体、または微結晶
半導体を含むものである。また、絶縁層は、代表的には
酸化シリコン、窒化シリコン、または窒酸化シリコンな
どの材料で形成されている。
導体をはじめ、高い電界効果移動度が得られる結晶質半
導体が適していると考えられている。ここで、結晶質半
導体とは、単結晶半導体、多結晶半導体、または微結晶
半導体を含むものである。また、絶縁層は、代表的には
酸化シリコン、窒化シリコン、または窒酸化シリコンな
どの材料で形成されている。
【００１７】ＣＶＤ法（化学的気相成長法）、スパッタ
法、または真空蒸着法などの公知の技術で製作される前
記材料の薄膜には内部応力があることが知られている。
内部応力はさらにその薄膜が本来持つ真性応力と、薄膜
と基板との熱膨張係数の差に起因する熱応力とに分離し
て考えられていた。熱応力はＴＦＴ作製工程の加熱工程
で発生するもので、プロセス温度の設定によりその影響
を無視できる。一方、真性応力の発生のメカニズムは必
ずしも明確にはされておらず、薄膜の成長過程やその後
の熱処理などによる相変化や組成変化が複雑に絡み合っ
て発生しているものと考えられていた。
法、または真空蒸着法などの公知の技術で製作される前
記材料の薄膜には内部応力があることが知られている。
内部応力はさらにその薄膜が本来持つ真性応力と、薄膜
と基板との熱膨張係数の差に起因する熱応力とに分離し
て考えられていた。熱応力はＴＦＴ作製工程の加熱工程
で発生するもので、プロセス温度の設定によりその影響
を無視できる。一方、真性応力の発生のメカニズムは必
ずしも明確にはされておらず、薄膜の成長過程やその後
の熱処理などによる相変化や組成変化が複雑に絡み合っ
て発生しているものと考えられていた。
【００１８】一般に、内部応力は図２に示すように、基
板に対して薄膜が収縮しようとする時には、基板はその
影響を受けて、薄膜を内側にして変形するのでこれを引
っ張り応力と呼んでいる。一方、薄膜が伸張する時に
は、基板は押し縮められて薄膜を外側にして変形するの
でこれを圧縮応力と呼んでいる。このように、便宜上内
部応力の定義は基板を中心として考えられていた。本明
細書でも内部応力はこの定義に従って記述する。また、
本明細書では、引っ張り応力は正、圧縮応力は負の符号
をもつとして定義する。
板に対して薄膜が収縮しようとする時には、基板はその
影響を受けて、薄膜を内側にして変形するのでこれを引
っ張り応力と呼んでいる。一方、薄膜が伸張する時に
は、基板は押し縮められて薄膜を外側にして変形するの
でこれを圧縮応力と呼んでいる。このように、便宜上内
部応力の定義は基板を中心として考えられていた。本明
細書でも内部応力はこの定義に従って記述する。また、
本明細書では、引っ張り応力は正、圧縮応力は負の符号
をもつとして定義する。
【００１９】非晶質半導体膜から熱結晶化やレーザー結
晶化などの方法で作製される結晶質半導体膜は、結晶化
の過程で体積収縮が起こることが知られていた。その割
合は非晶質半導体膜の状態にもよるが、０．１〜１％程
度であるとされていた。その結果、結晶質半導体膜には
引っ張り応力が発生し、その大きさは約1×１０9Ｐａに
及ぶこともあった。また酸化シリコン膜、窒化シリコン
膜、および窒酸化シリコン膜などの絶縁膜の内部応力
は、膜作製条件やその後の熱処理条件によって圧縮応力
から引っ張り応力まで様々に変化することが知られてい
た。
晶化などの方法で作製される結晶質半導体膜は、結晶化
の過程で体積収縮が起こることが知られていた。その割
合は非晶質半導体膜の状態にもよるが、０．１〜１％程
度であるとされていた。その結果、結晶質半導体膜には
引っ張り応力が発生し、その大きさは約1×１０9Ｐａに
及ぶこともあった。また酸化シリコン膜、窒化シリコン
膜、および窒酸化シリコン膜などの絶縁膜の内部応力
は、膜作製条件やその後の熱処理条件によって圧縮応力
から引っ張り応力まで様々に変化することが知られてい
た。
【００２０】ところで、活性層半導体膜とそれに接して
いる基板側または基板と反対側の絶縁膜の応力を変化さ
せると、しきい値電圧が変化する。これについて詳細な
理由は現在までのところ明らかではないが、例えば活性
層半導体膜が収縮しようとするとき、これを引き伸ばす
方向に応力が作用すれば結晶粒界に歪が生じ、この領域
に転位や結晶欠陥の生成および不対結合手の生成に伴う
界面凖位の発生がおこると考えられる。また結晶欠陥や
界面凖位はしきい値電圧に影響を及ぼすことはよく知ら
れたことであった。したがって応力の変化によりしきい
値電圧を変化させることができる。あるいは、応力が活
性層半導体膜に加わると、格子定数、すなわち半導体膜
を構成している半導体原子の隣接間距離が変化し、これ
に伴って半導体膜のエネルギーバンド構造が変化するた
めにしきい値電圧も変化すると考えられる。
いる基板側または基板と反対側の絶縁膜の応力を変化さ
せると、しきい値電圧が変化する。これについて詳細な
理由は現在までのところ明らかではないが、例えば活性
層半導体膜が収縮しようとするとき、これを引き伸ばす
方向に応力が作用すれば結晶粒界に歪が生じ、この領域
に転位や結晶欠陥の生成および不対結合手の生成に伴う
界面凖位の発生がおこると考えられる。また結晶欠陥や
界面凖位はしきい値電圧に影響を及ぼすことはよく知ら
れたことであった。したがって応力の変化によりしきい
値電圧を変化させることができる。あるいは、応力が活
性層半導体膜に加わると、格子定数、すなわち半導体膜
を構成している半導体原子の隣接間距離が変化し、これ
に伴って半導体膜のエネルギーバンド構造が変化するた
めにしきい値電圧も変化すると考えられる。
【００２１】したがって、活性層に加わる応力を適当に
変えることで、しきい値電圧を制御できる。ところでし
きい値電圧と直接的な相関を持つのは第２の絶縁膜の応
力と膜厚の積と活性層の応力と膜厚の積の和であり、同
じ膜質であっても、活性層と第２の絶縁層の両方、また
はどちらか一方の膜厚を変えることによっても、しきい
値電圧を制御することができる。
変えることで、しきい値電圧を制御できる。ところでし
きい値電圧と直接的な相関を持つのは第２の絶縁膜の応
力と膜厚の積と活性層の応力と膜厚の積の和であり、同
じ膜質であっても、活性層と第２の絶縁層の両方、また
はどちらか一方の膜厚を変えることによっても、しきい
値電圧を制御することができる。
【００２２】図１１は第２の絶縁層の応力と膜厚の積お
よび活性層の応力と膜厚の積との和、とＴＦＴのドレイ
ン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当た
りのドレイン電流の絶対値１ｐＡのときのゲート電圧の
相関曲線である。ただし、図の特性曲線はｐチャネル型
ＴＦＴとｎチャネル型ＴＦＴが活性層の不純物濃度を除
いて、同じ構造を持っていると仮定している。この仮定
のもとで、ドレイン電圧の絶対値１Ｖでチャネル形成領
域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのと
きのゲート電圧が０ＶになるＸ座標Ｘ０の大きさは同じ
になるが、これはＸ０が第２の絶縁膜の応力と膜厚の積
と活性層の応力と膜厚の積の和という量のみで決まって
いることを表している。また、前記相関曲線は直線にな
り、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴでは、傾
きの符号が等しくなっており、したがってエンハンスメ
ント型かディプレッション型かの区別は同じＸ座標では
逆になっている。前記相関曲線でＸ０の絶対値と、前記
相関曲線の傾きは、第1の絶縁層の応力と膜厚の積また
は活性層の応力と膜厚の積により任意の値をとるが、そ
の場合でも第２の絶縁層の応力と膜厚を適当なものにす
ることで、ドレイン電圧の絶対値１Ｖでチャネル形成領
域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのと
きのゲート電圧を０Ｖに近い値、好ましくは絶対値が２
Ｖ以下にすることが可能である。
よび活性層の応力と膜厚の積との和、とＴＦＴのドレイ
ン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当た
りのドレイン電流の絶対値１ｐＡのときのゲート電圧の
相関曲線である。ただし、図の特性曲線はｐチャネル型
ＴＦＴとｎチャネル型ＴＦＴが活性層の不純物濃度を除
いて、同じ構造を持っていると仮定している。この仮定
のもとで、ドレイン電圧の絶対値１Ｖでチャネル形成領
域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのと
きのゲート電圧が０ＶになるＸ座標Ｘ０の大きさは同じ
になるが、これはＸ０が第２の絶縁膜の応力と膜厚の積
と活性層の応力と膜厚の積の和という量のみで決まって
いることを表している。また、前記相関曲線は直線にな
り、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴでは、傾
きの符号が等しくなっており、したがってエンハンスメ
ント型かディプレッション型かの区別は同じＸ座標では
逆になっている。前記相関曲線でＸ０の絶対値と、前記
相関曲線の傾きは、第1の絶縁層の応力と膜厚の積また
は活性層の応力と膜厚の積により任意の値をとるが、そ
の場合でも第２の絶縁層の応力と膜厚を適当なものにす
ることで、ドレイン電圧の絶対値１Ｖでチャネル形成領
域の幅１μｍ当たりのドレイン電流の絶対値１ｐＡのと
きのゲート電圧を０Ｖに近い値、好ましくは絶対値が２
Ｖ以下にすることが可能である。
【００２３】ところで、しきい値電圧の制御にチャネル
ドープ法を用いる場合でも、チャネルドープなしでドレ
イン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当
たりのドレイン電流の絶対値１ｐＡのときのゲート電圧
が０Ｖ近く好ましくは２Ｖ以下になるように第2の絶縁
層と活性層の応力と膜厚の積を適当な値に設定しておけ
ば、チャネル領域にチャネルドープする不純物の濃度を
小さくでき、したがってチャネルドープ起因のＴＦＴ特
性悪化が抑制できるため有効である。
ドープ法を用いる場合でも、チャネルドープなしでドレ
イン電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当
たりのドレイン電流の絶対値１ｐＡのときのゲート電圧
が０Ｖ近く好ましくは２Ｖ以下になるように第2の絶縁
層と活性層の応力と膜厚の積を適当な値に設定しておけ
ば、チャネル領域にチャネルドープする不純物の濃度を
小さくでき、したがってチャネルドープ起因のＴＦＴ特
性悪化が抑制できるため有効である。
【００２４】
【発明の実施の形態】[実施の形態１]チャネルドープ法
を用いない場合についての実施形態を図３で説明する。
図３の（Ａ）および（Ｂ）において絶縁表面を有する基
板３０１上にゲート電極３０２が形成され、その上に第
1の絶縁層である、引っ張り応力を持つ窒化シリコン膜
３０３aと圧縮応力を持つ窒酸化シリコン膜３０３ｂが
積層されている。
を用いない場合についての実施形態を図３で説明する。
図３の（Ａ）および（Ｂ）において絶縁表面を有する基
板３０１上にゲート電極３０２が形成され、その上に第
1の絶縁層である、引っ張り応力を持つ窒化シリコン膜
３０３aと圧縮応力を持つ窒酸化シリコン膜３０３ｂが
積層されている。
【００２５】活性層３０４は非晶質半導体膜をレーザー
結晶化や熱結晶化などの方法で作製された結晶質半導体
膜であり、詳細な作製方法に限定されるものではないが
必然的に引張り応力を有している。そして、必要に応じ
てチャネル形成領域３０４ｃ、ＬＤＤ領域３０４ｂ、ソ
ース領域３０４a、ドレイン領域３０４ｄが設けられて
いる。ソース電極３０６とドレイン電極３０７は、第２
の絶縁層３０５の一部にコンタクトホールを形成して設
けられている.
結晶化や熱結晶化などの方法で作製された結晶質半導体
膜であり、詳細な作製方法に限定されるものではないが
必然的に引張り応力を有している。そして、必要に応じ
てチャネル形成領域３０４ｃ、ＬＤＤ領域３０４ｂ、ソ
ース領域３０４a、ドレイン領域３０４ｄが設けられて
いる。ソース電極３０６とドレイン電極３０７は、第２
の絶縁層３０５の一部にコンタクトホールを形成して設
けられている.
【００２６】チャネル形成領域ではｎ型不純物であるリ
ンや砒素、またはｐ型不純物であるホウ素の濃度がＳＩ
ＭＳ分析による検出限界以下であり、ソース領域および
ドレイン領域ではｎ型不純物であるリンや砒素、または
ｐ型不純物であるホウ素が１×１０19atoms/cm3以上の
高濃度で注入されている。
ンや砒素、またはｐ型不純物であるホウ素の濃度がＳＩ
ＭＳ分析による検出限界以下であり、ソース領域および
ドレイン領域ではｎ型不純物であるリンや砒素、または
ｐ型不純物であるホウ素が１×１０19atoms/cm3以上の
高濃度で注入されている。
【００２７】図３（Ａ）において、第２の絶縁層は圧縮
応力を持つ窒酸化シリコン膜である。その応力と膜厚に
よりしきい値電圧を制御している。
応力を持つ窒酸化シリコン膜である。その応力と膜厚に
よりしきい値電圧を制御している。
【００２８】また、図３（Ｂ）にあるように、第２の絶
縁層は複数の絶縁膜を積層して形成してもよい。図３
（Ｂ）では、第２の絶縁層３０５aは圧縮応力を持つ窒
酸化シリコン膜で、その上に圧縮応力を持つ第２の絶縁
層３０５ｂである酸化シリコン膜が積層されており、よ
り効果的に応力の制御ができた。
縁層は複数の絶縁膜を積層して形成してもよい。図３
（Ｂ）では、第２の絶縁層３０５aは圧縮応力を持つ窒
酸化シリコン膜で、その上に圧縮応力を持つ第２の絶縁
層３０５ｂである酸化シリコン膜が積層されており、よ
り効果的に応力の制御ができた。
【００２９】第1の絶縁層における応力の絶対値と膜厚
の積は、第２の絶縁層における応力の絶対値と膜厚の積
と比べ十分小さいため、しきい値電圧への第２の絶縁層
からの応力と膜厚の積が支配的であった。第２の絶縁層
における応力[Pa]と膜厚[m]の積と、活性層における応
力[Pa]と膜厚[m]の積、の和が-８．０×１０1〜-１．２
×１０2であり、ドレイン電圧の絶対値１Ｖでチャネル
形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐ
Ａのときのゲート電圧の絶対値は２Ｖ以下に制御され
た。
の積は、第２の絶縁層における応力の絶対値と膜厚の積
と比べ十分小さいため、しきい値電圧への第２の絶縁層
からの応力と膜厚の積が支配的であった。第２の絶縁層
における応力[Pa]と膜厚[m]の積と、活性層における応
力[Pa]と膜厚[m]の積、の和が-８．０×１０1〜-１．２
×１０2であり、ドレイン電圧の絶対値１Ｖでチャネル
形成領域の幅１μｍ当たりのドレイン電流の絶対値１ｐ
Ａのときのゲート電圧の絶対値は２Ｖ以下に制御され
た。
【００３０】以上の工程により作製されたｎチャネル型
ＴＦＴはディプレッション型ＴＦＴとなり、ｐチャネル
型ＴＦＴはエンハンスメント型ＴＦＴとなった。
ＴＦＴはディプレッション型ＴＦＴとなり、ｐチャネル
型ＴＦＴはエンハンスメント型ＴＦＴとなった。
【００３１】[実施の形態２]ＣＭＯＳ回路においては、
同一基板上にｎチャネル型ＴＦＴおよびｐチャネル型Ｔ
ＦＴの両方が作製される。そして、前記ｎチャネル型Ｔ
ＦＴおよびｐチャネル型ＴＦＴについては両方ともエン
ハンスメント型である回路構成がよく用いられる。そこ
で、本実施の形態では、チャネルドープ法を用いず、第
２の絶縁層における応力と膜厚の積を適当に設定するこ
とで、しきい値電圧を制御し所望のＴＦＴを得る方法を
図４で説明する。
同一基板上にｎチャネル型ＴＦＴおよびｐチャネル型Ｔ
ＦＴの両方が作製される。そして、前記ｎチャネル型Ｔ
ＦＴおよびｐチャネル型ＴＦＴについては両方ともエン
ハンスメント型である回路構成がよく用いられる。そこ
で、本実施の形態では、チャネルドープ法を用いず、第
２の絶縁層における応力と膜厚の積を適当に設定するこ
とで、しきい値電圧を制御し所望のＴＦＴを得る方法を
図４で説明する。
【００３２】ところで，発明の詳細な説明で記述したよ
うに、チャネルドープを行っていないｎチャネル型ＴＦ
Ｔおよびｐチャネル型ＴＦＴにおいては、エンハンスメ
ント型かディプレッション型かの区別は、第２の絶縁膜
と活性層の応力と膜厚の積が同じなら、互いに反対の種
類になる。そこで、同一基板内でエンハンスメント型か
ディプレッション型かどちらか一方のみのＴＦＴを作製
するには第２の絶縁層の構造をかえて応力と膜厚の積に
差違をつけることが必要となる。
うに、チャネルドープを行っていないｎチャネル型ＴＦ
Ｔおよびｐチャネル型ＴＦＴにおいては、エンハンスメ
ント型かディプレッション型かの区別は、第２の絶縁膜
と活性層の応力と膜厚の積が同じなら、互いに反対の種
類になる。そこで、同一基板内でエンハンスメント型か
ディプレッション型かどちらか一方のみのＴＦＴを作製
するには第２の絶縁層の構造をかえて応力と膜厚の積に
差違をつけることが必要となる。
【００３３】図４において絶縁表面を有する基板４０１
上にゲート電極４０２が形成され、その上に第1の絶縁
層である、引っ張り応力を持つ窒化シリコン膜４０３a
と圧縮応力を持つ窒酸化シリコン膜４０３ｂが積層され
ている。
上にゲート電極４０２が形成され、その上に第1の絶縁
層である、引っ張り応力を持つ窒化シリコン膜４０３a
と圧縮応力を持つ窒酸化シリコン膜４０３ｂが積層され
ている。
【００３４】ｎチャネル型ＴＦＴ側において、活性層４
０４は、引張り応力を有した半導体層であり、必要に応
じてチャネル形成領域４０４ｃ、ＬＤＤ領域４０４ｂ、
ソース領域４０４a、ドレイン領域４０４ｄが設けられ
ている。また、ｐチャネル型ＴＦＴ側において活性層４
０５は、引張り応力を有した半導体層であり、チャネル
形成領域４０５ｃ、ソース領域４０５a、ドレイン領域
４０５ｄが設けられている。ソース電極４０６、４０８
とドレイン電極４０７、４０９は、第２の絶縁層４１０
の一部にコンタクトホールを形成して設けられている.
０４は、引張り応力を有した半導体層であり、必要に応
じてチャネル形成領域４０４ｃ、ＬＤＤ領域４０４ｂ、
ソース領域４０４a、ドレイン領域４０４ｄが設けられ
ている。また、ｐチャネル型ＴＦＴ側において活性層４
０５は、引張り応力を有した半導体層であり、チャネル
形成領域４０５ｃ、ソース領域４０５a、ドレイン領域
４０５ｄが設けられている。ソース電極４０６、４０８
とドレイン電極４０７、４０９は、第２の絶縁層４１０
の一部にコンタクトホールを形成して設けられている.
【００３５】活性層チャネル形成領域ではｎ型不純物で
あるリンや砒素、またはｐ型不純物であるホウ素の濃度
が１×１０15atoms/cm3以下であり、活性層ソースおよ
びドレイン領域ではｎ型不純物であるリンや砒素、また
はｐ型不純物であるホウ素が１×１０19atoms/cm3以上
の高濃度で注入されている。
あるリンや砒素、またはｐ型不純物であるホウ素の濃度
が１×１０15atoms/cm3以下であり、活性層ソースおよ
びドレイン領域ではｎ型不純物であるリンや砒素、また
はｐ型不純物であるホウ素が１×１０19atoms/cm3以上
の高濃度で注入されている。
【００３６】ところで、図４においてｎチャネル型ＴＦ
Ｔの第２の絶縁層４１０と活性層４０４の間に積層され
ているのは、前記ｎチャネル型ＴＦＴの不純物ドーピン
グ時に使用される、活性層保護膜、およびマスク絶縁膜
であり、不純物ドーピング後もエッチングせずに残して
おくことで、ｐチャネル型ＴＦＴに対して、第２の絶縁
層の膜厚と応力の積に差異が付けられる。
Ｔの第２の絶縁層４１０と活性層４０４の間に積層され
ているのは、前記ｎチャネル型ＴＦＴの不純物ドーピン
グ時に使用される、活性層保護膜、およびマスク絶縁膜
であり、不純物ドーピング後もエッチングせずに残して
おくことで、ｐチャネル型ＴＦＴに対して、第２の絶縁
層の膜厚と応力の積に差異が付けられる。
【００３７】ｎチャネル型ＴＦＴに加わる応力として、
第２の絶縁層とマスク絶縁膜とドーピング#時に使用し
た活性層の保護膜の応力[Pa]と膜厚[m]の積、および活
性層の応力[Pa]と膜厚[m]の積の和が、ｎチャネル型Ｔ
ＦＴでは-１．２×１０2〜-１．４×１０2とし、一方ｐ
チャネル型ＴＦＴでは-８．０×１０1〜１，２×１０2
とすると、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの
どちらもエンハンスメント型であるＴＦＴができる。ま
た、ドレイン電圧の絶対値１Ｖでチャネル形成領域の幅
１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲ
ート電圧の絶対値は２Ｖ以下に制御される。
第２の絶縁層とマスク絶縁膜とドーピング#時に使用し
た活性層の保護膜の応力[Pa]と膜厚[m]の積、および活
性層の応力[Pa]と膜厚[m]の積の和が、ｎチャネル型Ｔ
ＦＴでは-１．２×１０2〜-１．４×１０2とし、一方ｐ
チャネル型ＴＦＴでは-８．０×１０1〜１，２×１０2
とすると、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの
どちらもエンハンスメント型であるＴＦＴができる。ま
た、ドレイン電圧の絶対値１Ｖでチャネル形成領域の幅
１μｍ当たりのドレイン電流の絶対値１ｐＡのときのゲ
ート電圧の絶対値は２Ｖ以下に制御される。
【００３８】[実施の形態３]本発明のチャネルト゛ーフ゜法
を用いる場合についての実施の形態を図１６で説明す
る。ＣＭＯＳ回路では、同一基板内でｎチャネル型ＴＦ
Ｔとｐチャネル型ＴＦＴの両方が作られ、どちらもエン
ハンスメント型ＴＦＴとなるようにしきい値電圧が制御
される。ところが、チャネルドープをしない場合に、第
2の絶縁層と活性層の応力と膜厚が前記ｎチャネル型Ｔ
ＦＴと前記ｐチャネル型ＴＦＴで同一になるようにした
場合には、発明の詳細な説明で述べたように、ドレイン
電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当たり
のドレイン電流の絶対値１ｐＡのときのゲート電圧の絶
対値は０Ｖ近くになるように制御できるが、エンハンス
メント型ＴＦＴだけでなく、ディプレッション型ＴＦＴ
も作られてしまう。この場合には前記ｎチャネル型ＴＦ
Ｔか前記ｐチャネル型ＴＦＴのうちディプレッション型
になっているＴＦＴの活性層にチャネルドープを行い、
エンハンスメント型ＴＦＴになるようにしきい値電圧を
制御するのが有効である。
を用いる場合についての実施の形態を図１６で説明す
る。ＣＭＯＳ回路では、同一基板内でｎチャネル型ＴＦ
Ｔとｐチャネル型ＴＦＴの両方が作られ、どちらもエン
ハンスメント型ＴＦＴとなるようにしきい値電圧が制御
される。ところが、チャネルドープをしない場合に、第
2の絶縁層と活性層の応力と膜厚が前記ｎチャネル型Ｔ
ＦＴと前記ｐチャネル型ＴＦＴで同一になるようにした
場合には、発明の詳細な説明で述べたように、ドレイン
電圧の絶対値１Ｖでチャネル形成領域の幅１μｍ当たり
のドレイン電流の絶対値１ｐＡのときのゲート電圧の絶
対値は０Ｖ近くになるように制御できるが、エンハンス
メント型ＴＦＴだけでなく、ディプレッション型ＴＦＴ
も作られてしまう。この場合には前記ｎチャネル型ＴＦ
Ｔか前記ｐチャネル型ＴＦＴのうちディプレッション型
になっているＴＦＴの活性層にチャネルドープを行い、
エンハンスメント型ＴＦＴになるようにしきい値電圧を
制御するのが有効である。
【００３９】図１６において絶縁表面を有する基板４０
１上にゲート電極４０２が形成され、その上に第1の絶
縁層である、引っ張り応力を持つ窒化シリコン膜４０３
aと圧縮応力を持つ窒酸化シリコン膜４０３ｂが積層さ
れている。
１上にゲート電極４０２が形成され、その上に第1の絶
縁層である、引っ張り応力を持つ窒化シリコン膜４０３
aと圧縮応力を持つ窒酸化シリコン膜４０３ｂが積層さ
れている。
【００４０】ｎチャネル型ＴＦＴ側において、活性層４
０４は、引張り応力を有した半導体層であり、必要に応
じてチャネル形成領域４０４ｃ、ＬＤＤ領域４０４ｂ、
ソース領域４０４a、ドレイン領域４０４ｄが設けられ
ている。また、ｐチャネル型ＴＦＴ側において活性層４
０５は、引張り応力を有した半導体層であり、チャネル
形成領域４０５ｃ、ソース領域４０５a、ドレイン領域
４０５ｄが設けられている。ソース電極４０６、４０８
とドレイン電極４０７、４０９は、第２の絶縁層４１０
の一部にコンタクトホールを形成して設けられている.
０４は、引張り応力を有した半導体層であり、必要に応
じてチャネル形成領域４０４ｃ、ＬＤＤ領域４０４ｂ、
ソース領域４０４a、ドレイン領域４０４ｄが設けられ
ている。また、ｐチャネル型ＴＦＴ側において活性層４
０５は、引張り応力を有した半導体層であり、チャネル
形成領域４０５ｃ、ソース領域４０５a、ドレイン領域
４０５ｄが設けられている。ソース電極４０６、４０８
とドレイン電極４０７、４０９は、第２の絶縁層４１０
の一部にコンタクトホールを形成して設けられている.
【００４１】ここで、活性層４０４と４０５は同時に成
膜された同一の膜厚および応力をもつ半導体膜であり、
第2の絶縁層４１０と４１１は同時に成膜された、同一
の膜厚及び膜質を持つ絶縁膜である。例えば図１６のｐ
チャネル型ＴＦＴがエンハンスメント型になるように第
2の絶縁層と活性層の膜厚と応力を設定した場合には、
ｎチャネル型ＴＦＴの活性層チャネル形成領域４０４に
ボロンなどのｐ型不純物でチャネルドープを行いエンハ
ンスメント型にしきい値を制御する。これにより同一基
板内にエンハンスメント型のｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴを作ることができる。
膜された同一の膜厚および応力をもつ半導体膜であり、
第2の絶縁層４１０と４１１は同時に成膜された、同一
の膜厚及び膜質を持つ絶縁膜である。例えば図１６のｐ
チャネル型ＴＦＴがエンハンスメント型になるように第
2の絶縁層と活性層の膜厚と応力を設定した場合には、
ｎチャネル型ＴＦＴの活性層チャネル形成領域４０４に
ボロンなどのｐ型不純物でチャネルドープを行いエンハ
ンスメント型にしきい値を制御する。これにより同一基
板内にエンハンスメント型のｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴを作ることができる。
【００４２】以上の方法ではｎチャネル型ＴＦＴにはチ
ャネルドープを行わないため、その活性層はチャネルド
ープ起因の結晶欠陥や界面凖位がない良好な結晶性を持
つ。また、ｐチャネル型ＴＦＴにはチャネルドープを行
っているが、第２の絶縁層と活性層の応力を考慮して作
られているため、チャネルドープにおける不純物濃度は
５×１０17atoms/cm3以下の十分少ない量でしきい値電
圧が制御できるため、やはり良好な結晶性を持つ活性層
をもつＴＦＴとなる。
ャネルドープを行わないため、その活性層はチャネルド
ープ起因の結晶欠陥や界面凖位がない良好な結晶性を持
つ。また、ｐチャネル型ＴＦＴにはチャネルドープを行
っているが、第２の絶縁層と活性層の応力を考慮して作
られているため、チャネルドープにおける不純物濃度は
５×１０17atoms/cm3以下の十分少ない量でしきい値電
圧が制御できるため、やはり良好な結晶性を持つ活性層
をもつＴＦＴとなる。
【００４３】
【実施例】[実施例１]図５〜図７を用いて本実施例を説
明する。まず、基板６０１としてガラス基板、例えばコ
ーニング社の＃１７３７基板を用意した。そして、基板
６０１上にゲート電極６０２を形成した。ここでは、ス
パッタ法を用いて、タンタル（Ｔａ）膜を２００ｎｍの
厚さにスパッタ法により形成した。また、ゲート電極６
０２を、窒化タンタル膜（膜厚５０ｎｍ）とタンタル膜
（膜厚２５０ｎｍ）の2層構造としても良い。
明する。まず、基板６０１としてガラス基板、例えばコ
ーニング社の＃１７３７基板を用意した。そして、基板
６０１上にゲート電極６０２を形成した。ここでは、ス
パッタ法を用いて、タンタル（Ｔａ）膜を２００ｎｍの
厚さにスパッタ法により形成した。また、ゲート電極６
０２を、窒化タンタル膜（膜厚５０ｎｍ）とタンタル膜
（膜厚２５０ｎｍ）の2層構造としても良い。
【００４４】そして、第１の絶縁層６０３、非晶質半導
体層６０４を順次大気開放しないで連続形成した。第１
の絶縁層は窒素リッチな窒酸化シリコン膜６０３ａ（膜
厚５０ｎｍ）と窒酸化シリコン膜（膜厚１２５ｎｍ）で
形成した。窒素リッチな窒酸化シリコン膜６０３ａはＳ
ｉＨ4、Ｎ2Ｏ、ＮＨ3の混合ガスよりプラズマＣＶＤ法
で作製された。また、非晶質半導体層６０４もプラズマ
ＣＶＤ法を用い、２０〜１００ｎｍ、好ましくは３０〜
７５ｎｍの厚さに形成した。（図５（Ｂ））
体層６０４を順次大気開放しないで連続形成した。第１
の絶縁層は窒素リッチな窒酸化シリコン膜６０３ａ（膜
厚５０ｎｍ）と窒酸化シリコン膜（膜厚１２５ｎｍ）で
形成した。窒素リッチな窒酸化シリコン膜６０３ａはＳ
ｉＨ4、Ｎ2Ｏ、ＮＨ3の混合ガスよりプラズマＣＶＤ法
で作製された。また、非晶質半導体層６０４もプラズマ
ＣＶＤ法を用い、２０〜１００ｎｍ、好ましくは３０〜
７５ｎｍの厚さに形成した。（図５（Ｂ））
【００４５】そして、４５０〜５５０℃で1時間の加熱
処理を行った。この加熱処理により第１の絶縁層６０３
と非晶質半導体層６０４とから水素が放出され、引張り
応力を付与することができた。その後、非晶質半導体層
６０４に対して、結晶化の工程を行い、結晶質半導体層
６０５を形成した。ここでの結晶化の工程は、レーザー
結晶化法や熱結晶化法を用いれば良い。レーザー結晶化
法では、例えばＸeＣｌエキシマレーザー光（波長３０
８ｎｍ）を用い、線状ビームを形成して、発振パルス周
波数３０Ｈｚ、レーザーエネルギー密度１００〜５００
ｍＪ／ｃｍ2、線状ビームのオーバーラップ率を９６％
として非晶質半導体層の結晶化を行った。ここで、非晶
質半導体層が結晶化するに伴って、体積収縮が起こり、
形成された結晶性半導体層６０５の引張り応力は増大し
た。（図５（Ｃ））
処理を行った。この加熱処理により第１の絶縁層６０３
と非晶質半導体層６０４とから水素が放出され、引張り
応力を付与することができた。その後、非晶質半導体層
６０４に対して、結晶化の工程を行い、結晶質半導体層
６０５を形成した。ここでの結晶化の工程は、レーザー
結晶化法や熱結晶化法を用いれば良い。レーザー結晶化
法では、例えばＸeＣｌエキシマレーザー光（波長３０
８ｎｍ）を用い、線状ビームを形成して、発振パルス周
波数３０Ｈｚ、レーザーエネルギー密度１００〜５００
ｍＪ／ｃｍ2、線状ビームのオーバーラップ率を９６％
として非晶質半導体層の結晶化を行った。ここで、非晶
質半導体層が結晶化するに伴って、体積収縮が起こり、
形成された結晶性半導体層６０５の引張り応力は増大し
た。（図５（Ｃ））
【００４６】ここで、チャネルドープを行う場合には結
晶性半導体層６０５に接して絶縁層を形成後、レジスト
マスクを使用してチャネルドープを行うＴＦＴのみ選択
的にチャネルドープを行う。チャネルドープを行った後
でレジストマスクを剥離しさらに活性層を覆っていた絶
縁層にはチャネルドープ時に不純物が注入されており、
後の工程で活性層にこの絶縁層中の不純物が拡散する可
能性があるためフッ酸系エッチャントをもちいて選択的
に除去する。
晶性半導体層６０５に接して絶縁層を形成後、レジスト
マスクを使用してチャネルドープを行うＴＦＴのみ選択
的にチャネルドープを行う。チャネルドープを行った後
でレジストマスクを剥離しさらに活性層を覆っていた絶
縁層にはチャネルドープ時に不純物が注入されており、
後の工程で活性層にこの絶縁層中の不純物が拡散する可
能性があるためフッ酸系エッチャントをもちいて選択的
に除去する。
【００４７】次に、こうして形成された結晶質半導体層
６０５に接して絶縁膜６０６を形成した。ここでは、窒
酸化シリコン膜を２００ｎｍの厚さに形成した。その
後、裏面からの露光を用いたパターニング法により、絶
縁膜６０６に接したレジストマスク６０７を形成した。
ここでは、ゲート電極６０２がマスクとなり、自己整合
的にレジストマスク６０７を形成することができた。そ
して、図示したようにレジストマスクの大きさは、光の
回り込みによって、わずかにゲート電極の幅より小さく
なった。（図５（Ｄ））そして、レジストマスク６０７
を用いて絶縁膜６０６をエッチングして、チャネル保護
膜６０８を形成した後、レジストマスク６０７は除去し
た。この工程により、チャネル保護膜６０８と接する領
域以外の結晶性半導体層６０５の表面を露呈させた。こ
のチャネル保護膜６０８は、後の不純物添加の工程でチ
ャネル領域に不純物が添加されることを防ぐ役目を果た
した。（図５（Ｅ））
６０５に接して絶縁膜６０６を形成した。ここでは、窒
酸化シリコン膜を２００ｎｍの厚さに形成した。その
後、裏面からの露光を用いたパターニング法により、絶
縁膜６０６に接したレジストマスク６０７を形成した。
ここでは、ゲート電極６０２がマスクとなり、自己整合
的にレジストマスク６０７を形成することができた。そ
して、図示したようにレジストマスクの大きさは、光の
回り込みによって、わずかにゲート電極の幅より小さく
なった。（図５（Ｄ））そして、レジストマスク６０７
を用いて絶縁膜６０６をエッチングして、チャネル保護
膜６０８を形成した後、レジストマスク６０７は除去し
た。この工程により、チャネル保護膜６０８と接する領
域以外の結晶性半導体層６０５の表面を露呈させた。こ
のチャネル保護膜６０８は、後の不純物添加の工程でチ
ャネル領域に不純物が添加されることを防ぐ役目を果た
した。（図５（Ｅ））
【００４８】次いで、フォトマスクを用いたパターニン
グによって、ｎチャネル型ＴＦＴの一部とｐチャネル型
ＴＦＴの領域を覆うレジストマスク６０９を形成し、結
晶質半導体層６０５の表面が露呈している領域にｎ型を
付与する不純物元素を添加する工程を行った。そして、
第１の不純物領域（ｎ+型領域）６１０ａが形成され
た。本実施例では、ｎ型を付与する不純物元素としてリ
ンを用いたので、イオンドープ法においてフォスフィン
（ＰＨ3）を用い、ドーズ量５×１０14atoms/ｃｍ2、加
速電圧１０ｋＶとした。また、上記レジストマスク６０
９のパターンは実施者が適宣設定することによりｎ+型
領域の幅が決定され、所望の幅を有するｎ-型領域、お
よびチャネル形成領域を容易に得ることができた。（図
６（Ａ））
グによって、ｎチャネル型ＴＦＴの一部とｐチャネル型
ＴＦＴの領域を覆うレジストマスク６０９を形成し、結
晶質半導体層６０５の表面が露呈している領域にｎ型を
付与する不純物元素を添加する工程を行った。そして、
第１の不純物領域（ｎ+型領域）６１０ａが形成され
た。本実施例では、ｎ型を付与する不純物元素としてリ
ンを用いたので、イオンドープ法においてフォスフィン
（ＰＨ3）を用い、ドーズ量５×１０14atoms/ｃｍ2、加
速電圧１０ｋＶとした。また、上記レジストマスク６０
９のパターンは実施者が適宣設定することによりｎ+型
領域の幅が決定され、所望の幅を有するｎ-型領域、お
よびチャネル形成領域を容易に得ることができた。（図
６（Ａ））
【００４９】レジストマスク６０９を除去した後、マス
ク用絶縁膜６１１を形成した。ここでは、窒酸化シリコ
ン膜（膜厚５０ｎｍ）をプラズマＣＶＤ法で作製した。
窒酸化シリコン膜は圧縮応力を有していた。（図６
（Ｂ））
ク用絶縁膜６１１を形成した。ここでは、窒酸化シリコ
ン膜（膜厚５０ｎｍ）をプラズマＣＶＤ法で作製した。
窒酸化シリコン膜は圧縮応力を有していた。（図６
（Ｂ））
【００５０】次いで、マスク用絶縁膜６１１が表面に設
けられた結晶質半導体層にｎ型を付与する不純物元素を
添加する工程を行い、第２の不純物領域（ｎ-型領域）
６１２を形成した。但し、マスク用絶縁膜６１１を介し
てその下の結晶質半導体層に不純物を添加するために、
マスク用絶縁膜６１１の厚さを考慮にいれ、適宣条件を
設定する必要があった。ここでは、ドーズ量３×１０13
atoms/ｃｍ2、加速電圧６０ｋＶとした。こうして形成
される第２の不純物領域６１２はＬＤＤ領域として機能
した。（図６（Ｃ））
けられた結晶質半導体層にｎ型を付与する不純物元素を
添加する工程を行い、第２の不純物領域（ｎ-型領域）
６１２を形成した。但し、マスク用絶縁膜６１１を介し
てその下の結晶質半導体層に不純物を添加するために、
マスク用絶縁膜６１１の厚さを考慮にいれ、適宣条件を
設定する必要があった。ここでは、ドーズ量３×１０13
atoms/ｃｍ2、加速電圧６０ｋＶとした。こうして形成
される第２の不純物領域６１２はＬＤＤ領域として機能
した。（図６（Ｃ））
【００５１】次いで、ｎチャネル型ＴＦＴを覆うレジス
トマスク６１４を形成し、ｐチャネル型ＴＦＴが形成さ
れる領域にＰ型を付与する不純物元素を添加する工程を
行った。ここでは、イオンドープ法でジボラン（Ｂ
2Ｈ6）を用い、ボロン（Ｂ）を添加した。ドーズ量は４
×１０15atoms/ｃｍ2、加速電圧３０ｋＶとした。（図
６（Ｄ））
トマスク６１４を形成し、ｐチャネル型ＴＦＴが形成さ
れる領域にＰ型を付与する不純物元素を添加する工程を
行った。ここでは、イオンドープ法でジボラン（Ｂ
2Ｈ6）を用い、ボロン（Ｂ）を添加した。ドーズ量は４
×１０15atoms/ｃｍ2、加速電圧３０ｋＶとした。（図
６（Ｄ））
【００５２】ところで、ｐ型不純物添加後に、ｎチャネ
ル型ＴＦＴを覆っていたレジストマスクを剥離せず、ｐ
チャネル型ＴＦＴの活性層を覆っているマスク用絶縁膜
６１１およびチャネル保護膜６０８をフッ素系エッチン
グ液で選択除去し、ｎチャネル型ＴＦＴとｐ型ＴＦＴに
おける第２の絶縁層の構造を変えることで活性層に加わ
る応力に差違をつけ、しきい値電圧を制御してもよい。
（図８（Ａ））
ル型ＴＦＴを覆っていたレジストマスクを剥離せず、ｐ
チャネル型ＴＦＴの活性層を覆っているマスク用絶縁膜
６１１およびチャネル保護膜６０８をフッ素系エッチン
グ液で選択除去し、ｎチャネル型ＴＦＴとｐ型ＴＦＴに
おける第２の絶縁層の構造を変えることで活性層に加わ
る応力に差違をつけ、しきい値電圧を制御してもよい。
（図８（Ａ））
【００５３】また、たとえば、同一基板上にあるｎチャ
ネル型ＴＦＴのなかで、エンハンスメント型およびディ
プレッション型ＴＦＴの両方を作り込む場合には、不純
物添加行程終了後、ディプレッション型にしたいＴＦＴ
以外をレジストマスクで覆い、フッ素系エッチャント液
でマスク用絶縁膜とチャネル保護膜を選択除去すればよ
い。
ネル型ＴＦＴのなかで、エンハンスメント型およびディ
プレッション型ＴＦＴの両方を作り込む場合には、不純
物添加行程終了後、ディプレッション型にしたいＴＦＴ
以外をレジストマスクで覆い、フッ素系エッチャント液
でマスク用絶縁膜とチャネル保護膜を選択除去すればよ
い。
【００５４】その後、レーザーアニールまたは熱アニー
ルによる不純物元素の活性化の工程を行った後、水素雰
囲気中で熱処理（３００〜４５０℃、１時間）を行い全
体を水素化した（図７、８（Ａ））。また、プラズマ化
された水素により水素化しても良い。その後、チャネル
保護膜６０８とマスク用絶縁膜６１１をフッ酸系エッチ
ング液で選択除去し、公知のパターニング技術により結
晶性半導体層を所望の形状にエッチングした。（図７、
８（Ｂ））
ルによる不純物元素の活性化の工程を行った後、水素雰
囲気中で熱処理（３００〜４５０℃、１時間）を行い全
体を水素化した（図７、８（Ａ））。また、プラズマ化
された水素により水素化しても良い。その後、チャネル
保護膜６０８とマスク用絶縁膜６１１をフッ酸系エッチ
ング液で選択除去し、公知のパターニング技術により結
晶性半導体層を所望の形状にエッチングした。（図７、
８（Ｂ））
【００５５】以上の工程を経て、ｎチャネル型ＴＦＴの
ソース領域６１５、ドレイン領域６１６、ＬＤＤ領域６
１７、６１８、チャネル形成領域６１９が形成され、ｐ
チャネル型ＴＦＴのソース領域６２１、ドレイン領域６
２２、チャネル形成領域６２０が形成された。次いで、
ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを覆って
第２の絶縁層を形成した。第２の絶縁層は圧縮応力―
８．１×１０8Ｐａを持つ酸化シリコン膜を１０００ｎ
ｍの厚さに形成した。（図７、８（Ｃ））
ソース領域６１５、ドレイン領域６１６、ＬＤＤ領域６
１７、６１８、チャネル形成領域６１９が形成され、ｐ
チャネル型ＴＦＴのソース領域６２１、ドレイン領域６
２２、チャネル形成領域６２０が形成された。次いで、
ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを覆って
第２の絶縁層を形成した。第２の絶縁層は圧縮応力―
８．１×１０8Ｐａを持つ酸化シリコン膜を１０００ｎ
ｍの厚さに形成した。（図７、８（Ｃ））
【００５６】そして、コンタクトホールを形成して、ソ
ース電極６２４、６２７、ドレイン電極６２５、６２７
を形成した。さらに第２の絶縁層として、酸化シリコン
膜から成る絶縁膜６２３上に、ソース電極６２４、６２
７、ドレイン電極６２５、６２７を覆って、窒酸化シリ
コン膜６２３を形成した。図７、８（Ｄ）に示す状態を
得た後、最後に水素雰囲気中で熱処理を行い、全体を水
素化してｎチャネル型ＴＦＴとｐチャネル型ＴＦＴが完
成した。水素化の工程はプラズマ化した水素雰囲気にさ
らすことによっても実現できた。
ース電極６２４、６２７、ドレイン電極６２５、６２７
を形成した。さらに第２の絶縁層として、酸化シリコン
膜から成る絶縁膜６２３上に、ソース電極６２４、６２
７、ドレイン電極６２５、６２７を覆って、窒酸化シリ
コン膜６２３を形成した。図７、８（Ｄ）に示す状態を
得た後、最後に水素雰囲気中で熱処理を行い、全体を水
素化してｎチャネル型ＴＦＴとｐチャネル型ＴＦＴが完
成した。水素化の工程はプラズマ化した水素雰囲気にさ
らすことによっても実現できた。
【００５７】以上の工程により作製したＴＦＴによる、
ドレイン電圧の絶対値１Ｖでチャネル形成領域の幅１μ
ｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート
電圧の絶対値、の応力依存性（該ゲート電圧に対する、
第２の絶縁層の応力と膜厚の積および活性層の応力と膜
厚の積の和の依存性）は図１２（Ａ）および（Ｂ）のよ
うになった。ここで、図１２にある３種類の応力と膜厚
の積の値は、表１で表される第２の絶縁層構造によって
得られた。
ドレイン電圧の絶対値１Ｖでチャネル形成領域の幅１μ
ｍ当たりのドレイン電流の絶対値１ｐＡのときのゲート
電圧の絶対値、の応力依存性（該ゲート電圧に対する、
第２の絶縁層の応力と膜厚の積および活性層の応力と膜
厚の積の和の依存性）は図１２（Ａ）および（Ｂ）のよ
うになった。ここで、図１２にある３種類の応力と膜厚
の積の値は、表１で表される第２の絶縁層構造によって
得られた。
【００５８】
【表１】
【００５９】図１２（Ａ）は前記ＴＦＴ作製方法により
作製した、ｎチャネルＴＦＴのしきい値と第２の絶縁層
応力×膜厚の依存性をあらわす。実測データがある直線
上にのると仮定し、この直線を最小二乗法を用いて最も
実測テ゛ータと誤差の少ない直線（線分）として求めたの
が、図１２のFitting-Curveであり、そのFitting-Curve
を外挿したのが予想曲線である。Fitting-Curveと予想
曲線より、第２の絶縁層の応力[Pa]と膜厚[m]の積と活
性層の応力[Pa]と膜厚[m]の積の和がおよそ-７．５×１
０1〜―１．１×１０1の間にある時は、ドレイン電圧＋
１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電
流の絶対値１ｐＡのときのゲート電圧の絶対値が２Ｖ以
下になっていることが分かった。またエンハンスメント
型ＴＦＴとディプレッション型ＴＦＴの両方を、第２の
絶縁層の応力と膜厚の積と活性層の応力と膜厚の積の和
を適当な値にすることで、作製できることが分かった。
同様に図１２（Ｂ）はｐチャネルＴＦＴの作製実験結果
であるが、やはり２の絶縁層応力[Pa]と膜厚[m]の積と
活性層の応力[Pa]と膜厚[m]の積の和がおよそ-８．5×
１０1〜-１．１×１０1の間にある時は、ドレイン電圧
の−１Ｖでチャネル形成領域の幅１μｍ当たりのドレイ
ン電流の絶対値１ｐＡのときのゲート電圧の絶対値が２
Ｖ以下になっていること、エンハンスメント型ＴＦＴと
ディプレッション型ＴＦＴの両方を作製できること、が
分かった。
作製した、ｎチャネルＴＦＴのしきい値と第２の絶縁層
応力×膜厚の依存性をあらわす。実測データがある直線
上にのると仮定し、この直線を最小二乗法を用いて最も
実測テ゛ータと誤差の少ない直線（線分）として求めたの
が、図１２のFitting-Curveであり、そのFitting-Curve
を外挿したのが予想曲線である。Fitting-Curveと予想
曲線より、第２の絶縁層の応力[Pa]と膜厚[m]の積と活
性層の応力[Pa]と膜厚[m]の積の和がおよそ-７．５×１
０1〜―１．１×１０1の間にある時は、ドレイン電圧＋
１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン電
流の絶対値１ｐＡのときのゲート電圧の絶対値が２Ｖ以
下になっていることが分かった。またエンハンスメント
型ＴＦＴとディプレッション型ＴＦＴの両方を、第２の
絶縁層の応力と膜厚の積と活性層の応力と膜厚の積の和
を適当な値にすることで、作製できることが分かった。
同様に図１２（Ｂ）はｐチャネルＴＦＴの作製実験結果
であるが、やはり２の絶縁層応力[Pa]と膜厚[m]の積と
活性層の応力[Pa]と膜厚[m]の積の和がおよそ-８．5×
１０1〜-１．１×１０1の間にある時は、ドレイン電圧
の−１Ｖでチャネル形成領域の幅１μｍ当たりのドレイ
ン電流の絶対値１ｐＡのときのゲート電圧の絶対値が２
Ｖ以下になっていること、エンハンスメント型ＴＦＴと
ディプレッション型ＴＦＴの両方を作製できること、が
分かった。
【００６０】[実施例２]チャネルドープを行わず実施例
１の作製工程を用いたｎチャネル型ＴＦＴとｐチャネル
型ＴＦＴを備えた半導体装置について図９を用いてその
一例を説明する。図９はＣＭＯＳ回路の基本構成である
インバータ回路を示す。このようなインバータ回路を組
み合わせることで、ＮＡＮＤ回路、ＮＯＲ回路のような
基本回路を構成したり、さらに複雑なシフトレジスタ回
路やバッファ回路などを構成することができる。図９
（Ａ）はＣＭＯＳ回路の上面図に相当する図であり、図
９（Ａ）において点線A-A'の断面構造図を図９（Ｂ）に
示す。
１の作製工程を用いたｎチャネル型ＴＦＴとｐチャネル
型ＴＦＴを備えた半導体装置について図９を用いてその
一例を説明する。図９はＣＭＯＳ回路の基本構成である
インバータ回路を示す。このようなインバータ回路を組
み合わせることで、ＮＡＮＤ回路、ＮＯＲ回路のような
基本回路を構成したり、さらに複雑なシフトレジスタ回
路やバッファ回路などを構成することができる。図９
（Ａ）はＣＭＯＳ回路の上面図に相当する図であり、図
９（Ａ）において点線A-A'の断面構造図を図９（Ｂ）に
示す。
【００６１】図９（Ｂ）において、ｎチャネル型ＴＦＴ
およびｐチャネル型ＴＦＴの両方は同一基板上に形成さ
れている。ｐチャネル型ＴＦＴは、ゲート電極９０２が
形成され、その上に第１の絶縁層として、引張り応力を
有する窒素リッチな窒酸化シリコン膜９０３と、窒酸化
シリコン膜９０４とが設けられている。そして、第１の
絶縁層に接して結晶性半導体膜から成る活性層が形成さ
れ、ｐ+領域９１２（ドレイン領域）、９１５（ソース
領域）とチャネル形成領域９１４とが設けられている。
この半導体層に接して第２の絶縁層９１７が設けられ、
ここでは酸化シリコン膜９１９が形成されている。そし
て酸化シリコン膜に設けられたコンタクトホールを通し
てソース電極９２０、ドレイン電極９１８が形成されて
いる。一方、ｎチャネル型ＴＦＴの活性層には、ｎ+型
領域９０５（ソース領域）、９１１（ドレイン領域）と
チャネル形成領域９０９と、前記ｎ+型領域とチャネル
形成領域との間にｎ-型領域が設けられている。そして
活性層の上に、ドープ行程で用いたマスク用絶縁膜９２
１および活性層保護膜９２２が除去されず残されてお
り、これにより前記ｐチャネル型ＴＦＴに比べより大き
な応力を受け、しきい値電圧を制御させている。さらに
ｐチャネル型ＴＦＴと同様に、第２の絶縁層９１７には
コンタクトホールが形成され、ソース電極９１６、ドレ
イン電極９１８が設けられている。
およびｐチャネル型ＴＦＴの両方は同一基板上に形成さ
れている。ｐチャネル型ＴＦＴは、ゲート電極９０２が
形成され、その上に第１の絶縁層として、引張り応力を
有する窒素リッチな窒酸化シリコン膜９０３と、窒酸化
シリコン膜９０４とが設けられている。そして、第１の
絶縁層に接して結晶性半導体膜から成る活性層が形成さ
れ、ｐ+領域９１２（ドレイン領域）、９１５（ソース
領域）とチャネル形成領域９１４とが設けられている。
この半導体層に接して第２の絶縁層９１７が設けられ、
ここでは酸化シリコン膜９１９が形成されている。そし
て酸化シリコン膜に設けられたコンタクトホールを通し
てソース電極９２０、ドレイン電極９１８が形成されて
いる。一方、ｎチャネル型ＴＦＴの活性層には、ｎ+型
領域９０５（ソース領域）、９１１（ドレイン領域）と
チャネル形成領域９０９と、前記ｎ+型領域とチャネル
形成領域との間にｎ-型領域が設けられている。そして
活性層の上に、ドープ行程で用いたマスク用絶縁膜９２
１および活性層保護膜９２２が除去されず残されてお
り、これにより前記ｐチャネル型ＴＦＴに比べより大き
な応力を受け、しきい値電圧を制御させている。さらに
ｐチャネル型ＴＦＴと同様に、第２の絶縁層９１７には
コンタクトホールが形成され、ソース電極９１６、ドレ
イン電極９１８が設けられている。
【００６２】このようなＣＭＯＳ回路は、アクティブマ
トリクス型液晶表示装置の周辺駆動回路や、ＥＬ（Elec
troＬuminescence）表示装置の駆動回路や、密着型イメ
ージセンサの読み取り回路などに応用することができ
る。
トリクス型液晶表示装置の周辺駆動回路や、ＥＬ（Elec
troＬuminescence）表示装置の駆動回路や、密着型イメ
ージセンサの読み取り回路などに応用することができ
る。
【００６３】[実施例３]チャネルドープを行わず、実施
例１の作製工程を用いたｎチャネル型ＴＦＴを備えた半
導体装置について図１０を用いてその一例を説明する。
図１０はＮＭＯＳ回路の基本構成であるＥ／Ｄ ＭＯＳ
（エンハンスメント/ディプレッション）インバータ回
路を示す。Ｅ／Ｄ ＭＯＳインバータの特徴は、一つの
回路内にエンハンスメント型とディプレッション型の両
方のＴＦＴが含まれることであり、このようなインバー
タ回路を組み合わせることで、ＮＡＮＤ回路、ＮＯＲ回
路のような基本回路を構成したり、さらに複雑なシフト
レジスタ回路やバッファ回路などを構成することができ
る点は実施例２のＣＭＯＳインバータ回路と同様であ
る。図１０（Ａ）はＥ／Ｄ ＭＯＳインバータ回路の上
面図に相当する図であり、図１０（Ａ）において点線A-
A'の断面構造図を図１０（Ｂ）に示し、また図１０
（Ｃ）に回路図を表す。
例１の作製工程を用いたｎチャネル型ＴＦＴを備えた半
導体装置について図１０を用いてその一例を説明する。
図１０はＮＭＯＳ回路の基本構成であるＥ／Ｄ ＭＯＳ
（エンハンスメント/ディプレッション）インバータ回
路を示す。Ｅ／Ｄ ＭＯＳインバータの特徴は、一つの
回路内にエンハンスメント型とディプレッション型の両
方のＴＦＴが含まれることであり、このようなインバー
タ回路を組み合わせることで、ＮＡＮＤ回路、ＮＯＲ回
路のような基本回路を構成したり、さらに複雑なシフト
レジスタ回路やバッファ回路などを構成することができ
る点は実施例２のＣＭＯＳインバータ回路と同様であ
る。図１０（Ａ）はＥ／Ｄ ＭＯＳインバータ回路の上
面図に相当する図であり、図１０（Ａ）において点線A-
A'の断面構造図を図１０（Ｂ）に示し、また図１０
（Ｃ）に回路図を表す。
【００６４】図１０（Ｂ）において、エンハンスメント
型とディプレッション型ＴＦＴが同一基板上に形成され
ている。ディプレッション型ＴＦＴは、ゲート電極９０
２が形成され、その上に第１の絶縁層として、引張り応
力を有する窒素リッチな窒酸化シリコン膜９０３と、窒
酸化シリコン膜９０４とが設けられている。そして、第
１の絶縁層に接して結晶性半導体膜から成る活性層が形
成され、ｎ+領域９１１（ドレイン領域）、９１５（ソ
ース領域）とチャネル形成領域９１４とが設けられ、ま
たソース領域およびドレイン領域とチャネル形成領域の
間には必要に応じてｎ-型領域が設けられている。この
半導体層に接して第２の絶縁層９１７が設けられ、ここ
では酸化シリコン膜９１９が形成されている。そして酸
化シリコン膜に設けられたコンタクトホールを通して、
ドレイン電極９２０が形成されている。一方、エンハン
スメント型ＴＦＴの活性層には、ｎ+型領域９０５（ソ
ース領域）、９１１（ドレイン領域）とチャネル形成領
域９０９と、前記ｎ+型領域とチャネル形成領域との間
にｎ-型領域が設けられている。そして活性層の上に、
ドープ工程で用いたマスク用絶縁膜９２１および活性層
の保護膜９２２が除去されず残されており、これにより
前記ディプレッション型ＴＦＴに比べより大きな応力を
受け、しきい値電圧を制御させている。さらにディプレ
ッション型ＴＦＴと同様に、第２の絶縁層９１７にはコ
ンタクトホールが形成され、ソース電極９１６、が設け
られている。
型とディプレッション型ＴＦＴが同一基板上に形成され
ている。ディプレッション型ＴＦＴは、ゲート電極９０
２が形成され、その上に第１の絶縁層として、引張り応
力を有する窒素リッチな窒酸化シリコン膜９０３と、窒
酸化シリコン膜９０４とが設けられている。そして、第
１の絶縁層に接して結晶性半導体膜から成る活性層が形
成され、ｎ+領域９１１（ドレイン領域）、９１５（ソ
ース領域）とチャネル形成領域９１４とが設けられ、ま
たソース領域およびドレイン領域とチャネル形成領域の
間には必要に応じてｎ-型領域が設けられている。この
半導体層に接して第２の絶縁層９１７が設けられ、ここ
では酸化シリコン膜９１９が形成されている。そして酸
化シリコン膜に設けられたコンタクトホールを通して、
ドレイン電極９２０が形成されている。一方、エンハン
スメント型ＴＦＴの活性層には、ｎ+型領域９０５（ソ
ース領域）、９１１（ドレイン領域）とチャネル形成領
域９０９と、前記ｎ+型領域とチャネル形成領域との間
にｎ-型領域が設けられている。そして活性層の上に、
ドープ工程で用いたマスク用絶縁膜９２１および活性層
の保護膜９２２が除去されず残されており、これにより
前記ディプレッション型ＴＦＴに比べより大きな応力を
受け、しきい値電圧を制御させている。さらにディプレ
ッション型ＴＦＴと同様に、第２の絶縁層９１７にはコ
ンタクトホールが形成され、ソース電極９１６、が設け
られている。
【００６５】このようなＥ／Ｄ ＭＯＳ回路は、実施例
２のＣＭＯＳ回路同様アクティブマトリクス型液晶表示
装置の周辺駆動回路や、ＥＬ（Electro luminescenc
e）型表示装置の駆動回路や、密着型イメージセンサの
読み取り回路などに応用することができる。
２のＣＭＯＳ回路同様アクティブマトリクス型液晶表示
装置の周辺駆動回路や、ＥＬ（Electro luminescenc
e）型表示装置の駆動回路や、密着型イメージセンサの
読み取り回路などに応用することができる。
【００６６】[実施例４]同一基板上にエンハンスメント
型ＴＦＴであるｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔを備え、そのどちらか一方のＴＦＴのチャネル形成領
域にチャネルドープが行われている半導体装置について
図１７を用いてその一例を説明する。図１７はＣＭＯＳ
回路の基本構成であるインバータ回路を示す。このよう
なインバータ回路を組み合わせることで、ＮＡＮＤ回
路、ＮＯＲ回路のような基本回路を構成したり、さらに
複雑なシフトレジスタ回路やバッファ回路などを構成す
ることができる。図１７（Ａ）はＣＭＯＳ回路の上面図
に相当する図であり、図１７（Ａ）において点線A-A'の
断面構造図を図１７（Ｂ）に示す。
型ＴＦＴであるｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔを備え、そのどちらか一方のＴＦＴのチャネル形成領
域にチャネルドープが行われている半導体装置について
図１７を用いてその一例を説明する。図１７はＣＭＯＳ
回路の基本構成であるインバータ回路を示す。このよう
なインバータ回路を組み合わせることで、ＮＡＮＤ回
路、ＮＯＲ回路のような基本回路を構成したり、さらに
複雑なシフトレジスタ回路やバッファ回路などを構成す
ることができる。図１７（Ａ）はＣＭＯＳ回路の上面図
に相当する図であり、図１７（Ａ）において点線A-A'の
断面構造図を図１７（Ｂ）に示す。
【００６７】図１７（Ｂ）において、ｎチャネル型ＴＦ
Ｔおよびｐチャネル型ＴＦＴの両方は同一基板上に形成
されている。ｐチャネル型ＴＦＴは、ゲート電極９０２
が形成され、その上に第１の絶縁層として、引張り応力
を有する窒素リッチな窒酸化シリコン膜９０３と、窒酸
化シリコン膜９０４とが設けられている。そして、第１
の絶縁層に接して結晶性半導体膜から成る活性層が形成
され、ｐ+領域９１２（ドレイン領域）、９１５（ソー
ス領域）とｐ型またはｎ型不純物濃度が１×１０ 15atom
s/cm3未満であるチャネル形成領域９１４とが設けられ
ている。この半導体層に接して第２の絶縁層９１７が設
けられ、ここでは酸化シリコン膜９１９が形成されてい
る。そして酸化シリコン膜に設けられたコンタクトホー
ルを通してソース電極９２０、ドレイン電極９１８が形
成されている。一方、ｎチャネル型ＴＦＴの活性層に
は、ｎ+型領域９０５（ソース領域）、９１１（ドレイ
ン領域）とチャネル形成領域９０９と、前記ｎ+型領域
とチャネル形成領域との間にｎ-型領域が設けられてい
る。そして活性層チャネル形成領域の９０９にＢなどの
ｐ型不純物が１×１０15atoms/cm3以上５×１０17atoms
/cm3以下の低濃度でチャネルドープされており、これに
よりドレイン電圧＋１Ｖでチャネル形成領域の幅１μｍ
当たりのドレイン電流の絶対値１ｐＡのときのゲート電
圧をプラス側に制御させている。さらにｐチャネル型Ｔ
ＦＴと同様に、第２の絶縁層９１７にはコンタクトホー
ルが形成され、ソース電極９１６、ドレイン電極９１８
が設けられている。以上はｎチャネル型ＴＦＴにチャネ
ルドープを行う例だが、第２の絶縁層と活性層の膜厚と
応力の設定によってはｐチャネル型ＴＦＴにチャネルド
ープを行っても良い。
Ｔおよびｐチャネル型ＴＦＴの両方は同一基板上に形成
されている。ｐチャネル型ＴＦＴは、ゲート電極９０２
が形成され、その上に第１の絶縁層として、引張り応力
を有する窒素リッチな窒酸化シリコン膜９０３と、窒酸
化シリコン膜９０４とが設けられている。そして、第１
の絶縁層に接して結晶性半導体膜から成る活性層が形成
され、ｐ+領域９１２（ドレイン領域）、９１５（ソー
ス領域）とｐ型またはｎ型不純物濃度が１×１０ 15atom
s/cm3未満であるチャネル形成領域９１４とが設けられ
ている。この半導体層に接して第２の絶縁層９１７が設
けられ、ここでは酸化シリコン膜９１９が形成されてい
る。そして酸化シリコン膜に設けられたコンタクトホー
ルを通してソース電極９２０、ドレイン電極９１８が形
成されている。一方、ｎチャネル型ＴＦＴの活性層に
は、ｎ+型領域９０５（ソース領域）、９１１（ドレイ
ン領域）とチャネル形成領域９０９と、前記ｎ+型領域
とチャネル形成領域との間にｎ-型領域が設けられてい
る。そして活性層チャネル形成領域の９０９にＢなどの
ｐ型不純物が１×１０15atoms/cm3以上５×１０17atoms
/cm3以下の低濃度でチャネルドープされており、これに
よりドレイン電圧＋１Ｖでチャネル形成領域の幅１μｍ
当たりのドレイン電流の絶対値１ｐＡのときのゲート電
圧をプラス側に制御させている。さらにｐチャネル型Ｔ
ＦＴと同様に、第２の絶縁層９１７にはコンタクトホー
ルが形成され、ソース電極９１６、ドレイン電極９１８
が設けられている。以上はｎチャネル型ＴＦＴにチャネ
ルドープを行う例だが、第２の絶縁層と活性層の膜厚と
応力の設定によってはｐチャネル型ＴＦＴにチャネルド
ープを行っても良い。
【００６８】このようなＣＭＯＳ回路は、アクティブマ
トリクス型液晶表示装置の周辺駆動回路や、ＥＬ（Elec
troＬuminescence）表示装置の駆動回路や、密着型イメ
ージセンサの読み取り回路などに応用することができ
る。
トリクス型液晶表示装置の周辺駆動回路や、ＥＬ（Elec
troＬuminescence）表示装置の駆動回路や、密着型イメ
ージセンサの読み取り回路などに応用することができ
る。
【００６９】[実施例５]同一基板上にエンハンスメント
型ＴＦＴである第１のｎチャネル型ＴＦＴとディプレッ
ション型ＴＦＴである第２のｎチャネル型ＴＦＴの両方
を備え、その何れか一方にチャネルドープを行った半導
体装置について図１８を用いて説明する。図１８はＮＭ
ＯＳ回路の基本構成であるＥ／Ｄ ＭＯＳ（エンハンス
メント/ディプレッション）インバータ回路を示す。Ｅ
／Ｄ ＭＯＳインバータの特徴は、一つの回路内にエン
ハンスメント型とディプレッション型の両方のＴＦＴが
含まれることであり、このようなインバータ回路を組み
合わせることで、ＮＡＮＤ回路、ＮＯＲ回路のような基
本回路を構成したり、さらに複雑なシフトレジスタ回路
やバッファ回路などを構成することができる点は実施例
２のＣＭＯＳインバータ回路と同様である。図１８
（Ａ）はＥ／Ｄ ＭＯＳインバータ回路の上面図に相当
する図であり、図１８（Ａ）において点線A-A'の断面構
造図を図１８（Ｂ）に示し、また図１８（Ｃ）に回路図
を表す。
型ＴＦＴである第１のｎチャネル型ＴＦＴとディプレッ
ション型ＴＦＴである第２のｎチャネル型ＴＦＴの両方
を備え、その何れか一方にチャネルドープを行った半導
体装置について図１８を用いて説明する。図１８はＮＭ
ＯＳ回路の基本構成であるＥ／Ｄ ＭＯＳ（エンハンス
メント/ディプレッション）インバータ回路を示す。Ｅ
／Ｄ ＭＯＳインバータの特徴は、一つの回路内にエン
ハンスメント型とディプレッション型の両方のＴＦＴが
含まれることであり、このようなインバータ回路を組み
合わせることで、ＮＡＮＤ回路、ＮＯＲ回路のような基
本回路を構成したり、さらに複雑なシフトレジスタ回路
やバッファ回路などを構成することができる点は実施例
２のＣＭＯＳインバータ回路と同様である。図１８
（Ａ）はＥ／Ｄ ＭＯＳインバータ回路の上面図に相当
する図であり、図１８（Ａ）において点線A-A'の断面構
造図を図１８（Ｂ）に示し、また図１８（Ｃ）に回路図
を表す。
【００７０】図１８（Ｂ）において、エンハンスメント
型とディプレッション型ＴＦＴが同一基板上に形成され
ている。ディプレッション型ＴＦＴは、ゲート電極９０
２が形成され、その上に第１の絶縁層として、引張り応
力を有する窒素リッチな窒酸化シリコン膜９０３と、窒
酸化シリコン膜９０４とが設けられている。そして、第
１の絶縁層に接して結晶性半導体膜から成る活性層が形
成され、ｎ+領域９１１（ドレイン領域）、９１５（ソ
ース領域）とｐ型またはｎ型不純物濃度が１×１０15at
oms/cm3未満であるチャネル形成領域９１４とが設けら
れ、またソース領域およびドレイン領域とチャネル形成
領域の間には必要に応じてｎ-型領域が設けられてい
る。この半導体層に接して第２の絶縁層９１７が設けら
れ、ここでは酸化シリコン膜９１９が形成されている。
そして酸化シリコン膜に設けられたコンタクトホールを
通して、ドレイン電極９２０が形成されている。一方、
エンハンスメント型ＴＦＴの活性層には、ｎ+型領域９
０５（ソース領域）、９１１（ドレイン領域）とチャネ
ル形成領域９０９と、前記ｎ+型領域とチャネル形成領
域との間にｎ-型領域が設けられている。そして活性層
チャネル形成領域の９０９にＢなどのｐ型不純物が１×
１０15atoms/cm3以上５×１０17atoms/cm3以下の低濃度
でチャネルドープされており、これによりドレイン電圧
＋１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン
電流の絶対値１ｐＡのときのゲート電圧をプラス側に制
御させている。さらにディプレッション型ＴＦＴと同様
に、第２の絶縁層９１７にはコンタクトホールが形成さ
れ、ソース電極９１６、が設けられている。以上はエン
ハンスメント型ＴＦＴにチャネルドープを行う例だが、
第２の絶縁層と活性層の膜厚と応力の設定によってはデ
ィプレッション型ＴＦＴにチャネルドープを行っても良
い。
型とディプレッション型ＴＦＴが同一基板上に形成され
ている。ディプレッション型ＴＦＴは、ゲート電極９０
２が形成され、その上に第１の絶縁層として、引張り応
力を有する窒素リッチな窒酸化シリコン膜９０３と、窒
酸化シリコン膜９０４とが設けられている。そして、第
１の絶縁層に接して結晶性半導体膜から成る活性層が形
成され、ｎ+領域９１１（ドレイン領域）、９１５（ソ
ース領域）とｐ型またはｎ型不純物濃度が１×１０15at
oms/cm3未満であるチャネル形成領域９１４とが設けら
れ、またソース領域およびドレイン領域とチャネル形成
領域の間には必要に応じてｎ-型領域が設けられてい
る。この半導体層に接して第２の絶縁層９１７が設けら
れ、ここでは酸化シリコン膜９１９が形成されている。
そして酸化シリコン膜に設けられたコンタクトホールを
通して、ドレイン電極９２０が形成されている。一方、
エンハンスメント型ＴＦＴの活性層には、ｎ+型領域９
０５（ソース領域）、９１１（ドレイン領域）とチャネ
ル形成領域９０９と、前記ｎ+型領域とチャネル形成領
域との間にｎ-型領域が設けられている。そして活性層
チャネル形成領域の９０９にＢなどのｐ型不純物が１×
１０15atoms/cm3以上５×１０17atoms/cm3以下の低濃度
でチャネルドープされており、これによりドレイン電圧
＋１Ｖでチャネル形成領域の幅１μｍ当たりのドレイン
電流の絶対値１ｐＡのときのゲート電圧をプラス側に制
御させている。さらにディプレッション型ＴＦＴと同様
に、第２の絶縁層９１７にはコンタクトホールが形成さ
れ、ソース電極９１６、が設けられている。以上はエン
ハンスメント型ＴＦＴにチャネルドープを行う例だが、
第２の絶縁層と活性層の膜厚と応力の設定によってはデ
ィプレッション型ＴＦＴにチャネルドープを行っても良
い。
【００７１】このようなＥ／Ｄ ＭＯＳ回路は、実施例
２のＣＭＯＳ回路同様アクティブマトリクス型液晶表示
装置の周辺駆動回路や、ＥＬ（Electro luminescenc
e）型表示装置の駆動回路や、密着型イメージセンサの
読み取り回路などに応用することができる。
２のＣＭＯＳ回路同様アクティブマトリクス型液晶表示
装置の周辺駆動回路や、ＥＬ（Electro luminescenc
e）型表示装置の駆動回路や、密着型イメージセンサの
読み取り回路などに応用することができる。
【００７２】[実施例６]本実施例では、本発明のＴＦＴ
回路によるアクティブマトリクス型液晶表示装置を組み
込んだ半導体装置について図１３、図１４、図１５で説
明する。
回路によるアクティブマトリクス型液晶表示装置を組み
込んだ半導体装置について図１３、図１４、図１５で説
明する。
【００７３】このような半導体装置には、携帯情報端末
（電子手帳、モバイルコンピュータ、携帯電話等）、ビ
デオカメラ、スチルカメラ、パーソナルコンピュータ、
テレビ等が挙げられる。それらの一例を図１３と図１４
に示す。
（電子手帳、モバイルコンピュータ、携帯電話等）、ビ
デオカメラ、スチルカメラ、パーソナルコンピュータ、
テレビ等が挙げられる。それらの一例を図１３と図１４
に示す。
【００７４】図１３（Ａ）は携帯電話であり、本体９０
０１、音声出力部９００２、音声入力部９００３、表示
装置９００４、操作スイッチ９００５、アンテナ９００
６から構成されている。本願発明は音声出力部９００
２、音声入力部９００３、及びアクティブマトリクス基
板を備えた表示部９００４に適用することができる。
０１、音声出力部９００２、音声入力部９００３、表示
装置９００４、操作スイッチ９００５、アンテナ９００
６から構成されている。本願発明は音声出力部９００
２、音声入力部９００３、及びアクティブマトリクス基
板を備えた表示部９００４に適用することができる。
【００７５】図１３（Ｂ）はビデオカメラであり、本体
９１０１、表示部９１０２、音声入力部９１０３、操作
スイッチ９１０４、バッテリー９１０５、受像部９１０
６から成っている。本願発明は音声入力部９１０３、及
びアクティブマトリクス基板を備えた表示装置９１０
２、受像部９１０６に適用することができる。
９１０１、表示部９１０２、音声入力部９１０３、操作
スイッチ９１０４、バッテリー９１０５、受像部９１０
６から成っている。本願発明は音声入力部９１０３、及
びアクティブマトリクス基板を備えた表示装置９１０
２、受像部９１０６に適用することができる。
【００７６】図１３（Ｃ）はモバイルコンピュータ或い
は携帯型情報端末であり、本体９２０１、カメラ部９２
０２、受像部９２０３、操作スイッチ９２０４、表示装
置９２０５で構成されている。本願発明は受像部９２０
３、及びアクティブマトリクス基板を備えた表示装置９
２０５に適用することができる。
は携帯型情報端末であり、本体９２０１、カメラ部９２
０２、受像部９２０３、操作スイッチ９２０４、表示装
置９２０５で構成されている。本願発明は受像部９２０
３、及びアクティブマトリクス基板を備えた表示装置９
２０５に適用することができる。
【００７７】図１３（Ｄ）はヘッドマウントディスプレ
イであり、本体９３０１、表示部９３０２、アーム部９
３０３で構成される。本願発明は表示装置９３０２に適
用することができる。また、表示されていないが、その
他の信号制御用回路に使用することもできる。
イであり、本体９３０１、表示部９３０２、アーム部９
３０３で構成される。本願発明は表示装置９３０２に適
用することができる。また、表示されていないが、その
他の信号制御用回路に使用することもできる。
【００７８】図１３（Ｅ）はテレビであり、本体９４０
１、スピーカー９４０２、表示部９４０３、受信装置９
４０４、増幅装置９４０５等で構成される。液晶表示装
置や、ＥＬ表示装置は表示部９４０３に適用することが
できる。
１、スピーカー９４０２、表示部９４０３、受信装置９
４０４、増幅装置９４０５等で構成される。液晶表示装
置や、ＥＬ表示装置は表示部９４０３に適用することが
できる。
【００７９】図１３（Ｆ）は携帯書籍であり、本体９５
０１、表示部９５０２、９５０３、記憶媒体９５０４、
操作スイッチ９５０５、アンテナ９５０６から構成され
ており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデ
ータや、アンテナで受信したデータを表示するものであ
る。表示部９５０２、９５０３は直視型の表示装置であ
り、本発明はこの表示部に適用することができる。
０１、表示部９５０２、９５０３、記憶媒体９５０４、
操作スイッチ９５０５、アンテナ９５０６から構成され
ており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデ
ータや、アンテナで受信したデータを表示するものであ
る。表示部９５０２、９５０３は直視型の表示装置であ
り、本発明はこの表示部に適用することができる。
【００８０】図１４（Ａ）はパーソナルコンピュータで
あり、本体９６０１、画像入力部９６０２、表示部９６
０３、キーボード９６０４で構成される。
あり、本体９６０１、画像入力部９６０２、表示部９６
０３、キーボード９６０４で構成される。
【００８１】図１４（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示装置９７０２、スピーカ部９７
０３、記録媒体９７０４、操作スイッチ９７０５で構成
される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行うことができる。
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示装置９７０２、スピーカ部９７
０３、記録媒体９７０４、操作スイッチ９７０５で構成
される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行うことができる。
【００８２】図１４（Ｃ）はデジタルカメラであり、本
体９８０１、表示部９８０２、接眼部９８０３、操作ス
イッチ９８０４、受像部（図示しない）で構成される。
体９８０１、表示部９８０２、接眼部９８０３、操作ス
イッチ９８０４、受像部（図示しない）で構成される。
【００８３】図１５（Ａ）はフロント型プロジェクター
であり、表示装置３６０１、スクリーン３６０２で構成
される。本発明は表示装置やその他の信号制御回路に適
用することができる。
であり、表示装置３６０１、スクリーン３６０２で構成
される。本発明は表示装置やその他の信号制御回路に適
用することができる。
【００８４】図１５（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４で構成される。本発明は表示装
置やその他の信号制御回路に適用することができる。
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４で構成される。本発明は表示装
置やその他の信号制御回路に適用することができる。
【００８５】なお、図１５（Ｃ）は、図１５（Ａ）及び
図１５（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示装置３８０８、位相差板３８０
９、投射光学系３８１０で構成される。投射光学系３８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１５（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
図１５（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示装置３８０８、位相差板３８０
９、投射光学系３８１０で構成される。投射光学系３８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１５（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【００８６】また、図１５（Ｄ）は、図１５（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図１５（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図１５（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【００８７】また、本発明はその他にも、イメージセン
サやＥＬ型表示素子に適用することも可能である。この
ように、本願発明の適用範囲はきわめて広く、あらゆる
分野の電子機器に適用することが可能である。
サやＥＬ型表示素子に適用することも可能である。この
ように、本願発明の適用範囲はきわめて広く、あらゆる
分野の電子機器に適用することが可能である。
【００８８】
【発明の効果】以上説明したように、活性層の応力と膜
厚の積または第２の絶縁膜の応力と膜厚の積を適当な値
にすることでチャネルドープを行わずに、ＴＦＴのしき
い値電圧を制御することが可能である。これによりチャ
ネルドープ起因の結晶欠陥のないよりよい電気的特性を
持つＴＦＴの作製が可能となる。
厚の積または第２の絶縁膜の応力と膜厚の積を適当な値
にすることでチャネルドープを行わずに、ＴＦＴのしき
い値電圧を制御することが可能である。これによりチャ
ネルドープ起因の結晶欠陥のないよりよい電気的特性を
持つＴＦＴの作製が可能となる。
【００８９】
【図１】 エンハンスメント型ＴＦＴとディプレッショ
ン型ＴＦＴの定義図。
ン型ＴＦＴの定義図。
【図２】 薄膜の内部応力の定義を説明する図。
【図３】 実施の形態１を説明するＴＦＴの断面図。
【図４】 実施の形態２を説明するＴＦＴの断面図。
【図５】 ＴＦＴの作製工程を示す断面図。
【図６】 ＴＦＴの作製工程を示す断面図。
【図７】 ＴＦＴの作製工程を示す断面図。
【図８】 ＴＦＴの作製工程を示す断面図。
【図９】 ＣＭＯＳ回路の上面図、断面図、回路図。
【図１０】 Ｅ／ＤＭＯＳ回路の上面図、断面図、回路
図。
図。
【図１１】 第２の絶縁層の応力と膜厚の積と本明細書
での基準となるゲート電圧との相関図。
での基準となるゲート電圧との相関図。
【図１２】 実施例１のＴＦＴ作製実験結果。
【図１３】 実施例６を説明する図。
【図１４】 実施例６を説明する図。
【図１５】 実施例６を説明する図。
【図１６】 チャネルドープを行う場合の実施の形態を
説明する図
説明する図
【図１７】 チャネルドープを行って作製するＣＭＯＳ
回路の上面図、断面図、回路図。
回路の上面図、断面図、回路図。
【図１８】 チャネルドープを行って作製するＥ／ＤＭ
ＯＳ回路の上面図、断面図、回路図。
ＯＳ回路の上面図、断面図、回路図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｆターム(参考） 5F048 AB03 AB04 AC02 AC04 BA16 BB09 BB12 BB14 BC06 BD04 5F110 AA08 BB04 CC08 DD02 EE01 EE04 EE14 EE44 FF03 FF04 FF05 FF09 FF30 GG02 GG06 GG13 GG25 GG32 GG45 HJ01 HJ12 HJ23 HM15 NN03 NN14 NN22 NN23 NN28 NN78 PP01 PP03 PP04 PP35 QQ09 QQ12 QQ24 QQ25
Claims (15)
- 【請求項１】絶縁表面上に形成された電極と、前記電極
上に接して設けられた第１の絶縁層と、前記第１の絶縁
層上に接して設けられた島状半導体膜からなる活性層
と、前記活性層上に接して設けられた前記第２の絶縁層
とを有したＴＦＴを用い、前記活性層は引っ張り応力を
有し、前記第2の絶縁層は圧縮応力を有していることを
特徴とする半導体装置。 - 【請求項２】同一絶縁表面上に少なくとも第1のＴＦＴ
と第２のＴＦＴを有し、前記第1のＴＦＴと前記第２の
ＴＦＴは前記絶縁表面上に形成された電極と、前記電極
上に接して設けられた第１の絶縁層と、前記第１の絶縁
層上に接して設けられた島状半導体膜からなる活性層
と、活性層上に接して設けられた第２の絶縁層とを有
し、前記第１のＴＦＴはｎチャネル型ＴＦＴであり、前
記第２のＴＦＴはｐチャネル型ＴＦＴであり、前記第1
のＴＦＴと前記第2のＴＦＴはエンハンスメント型ＴＦ
Ｔであり、前記第1のＴＦＴの第２の絶縁層の応力と膜
厚の積は、前記第２のＴＦＴの第２の絶縁層の応力と膜
厚の積とは異なることを特徴とする半導体装置。 - 【請求項３】同一絶縁表面上に少なくとも第1のＴＦＴ
と第２のＴＦＴを有し、前記第1のＴＦＴと前記第２の
ＴＦＴは前記絶縁表面上に形成された電極と、前記電極
上に接して設けられた第１の絶縁層と、前記第１の絶縁
層上に接して設けられた島状半導体膜からなる活性層
と、活性層上に接して設けられた第２の絶縁層とを有
し、前記第１のＴＦＴはｎチャネル型ＴＦＴであり、前
記第２のＴＦＴはｐチャネル型ＴＦＴであり、前記第1
のＴＦＴと前記第2のＴＦＴはディプレション型ＴＦＴ
であり、前記第1のＴＦＴの第２の絶縁層の応力と膜厚
の積は、前記第２のＴＦＴの第２の絶縁層の応力と膜厚
の積とは異なることを特徴とする半導体装置。 - 【請求項４】同一絶縁表面上に少なくとも第1のＴＦＴ
と第２のＴＦＴを有し、前記第1のＴＦＴと前記第２の
ＴＦＴは前記絶縁表面上に形成された電極と、前記電極
上に接して設けられた第１の絶縁層と、前記第１の絶縁
層上に接して設けられた島状半導体膜からなる活性層
と、活性層上に接して設けられた第２の絶縁層とを有
し、前記第１のＴＦＴはエンハンスメント型ＴＦＴであ
り、前記第２のＴＦＴはディプレッション型ＴＦＴであ
り、前記第1のＴＦＴと前記第2のＴＦＴはｎチャネル型
ＴＦＴであり、前記第1のＴＦＴの第２の絶縁層の応力
と膜厚の積は、前記第２のＴＦＴの第２の絶縁層の応力
と膜厚の積とは異なることを特徴とする半導体装置。 - 【請求項５】同一絶縁表面上に少なくとも第1のＴＦＴ
と第２のＴＦＴを有し、前記第1のＴＦＴと前記のＴＦ
Ｔは前記絶縁表面上に形成された電極と、前記電極上に
接して設けられた第１の絶縁層と、前記第１の絶縁層上
に接して設けられた島状半導体膜からなる活性層と、活
性層上に接して設けられた第２の絶縁層とを有し、前記
第１のＴＦＴはエンハンスメント型ＴＦＴであり、前記
第２のＴＦＴはディプレッション型ＴＦＴであり、前記
第1のＴＦＴと前記第2のＴＦＴはｐチャネル型ＴＦＴで
あり、前記第1のＴＦＴの第２の絶縁層の応力と膜厚の
積は、前記第２のＴＦＴの第２の絶縁層の応力と膜厚の
積とは異なることを特徴とする半導体装置。 - 【請求項６】請求項１乃至６の何れか一つにおいて、前
記活性層のチャネル形成領域のｎ型またはｐ型不純物濃
度が１×１０15atoms/cm3未満であることを特徴とする
半導体装置。 - 【請求項７】同一絶縁表面上に少なくとも第1のＴＦＴ
と第２のＴＦＴを有し、前記第1のＴＦＴと前記第2のＴ
ＦＴは前記絶縁表面上に形成された電極と、前記電極上
に接して設けられた第１の絶縁層と、前記第１の絶縁層
上に接して設けられた島状半導体膜からなる活性層と、
活性層上に接して設けられた第２の絶縁層とを有し、前
記第１のＴＦＴはｎチャネル型ＴＦＴであり、前記第２
のＴＦＴはｐチャネル型ＴＦＴであり、前記第1のＴＦ
Ｔと前記第2のＴＦＴはエンハンスメント型ＴＦＴであ
り、前記第1のＴＦＴの第２の絶縁層の応力と膜厚の積
は、前記第2のＴＦＴの第２の絶縁層の応力と膜厚の積
と等しいことを特徴とする半導体装置。 - 【請求項８】同一絶縁表面上に少なくとも第1のＴＦＴ
と第２のＴＦＴを有し、前記第1のＴＦＴと前記第２の
ＴＦＴは前記絶縁表面上に形成された電極と、前記電極
上に接して設けられた第１の絶縁層と、前記第１の絶縁
層上に接して設けられた島状半導体膜からなる活性層
と、活性層上に接して設けられた第２の絶縁層とを有
し、前記第１のＴＦＴはｎチャネル型ＴＦＴであり、前
記第２のＴＦＴはｐチャネル型ＴＦＴであり、前記第1
のＴＦＴと前記第2のＴＦＴはディプレッション型ＴＦ
Ｔであり、前記第1のＴＦＴの第２の絶縁層の応力と膜
厚の積は、前記第2のＴＦＴの第２の絶縁層の応力と膜
厚の積と等しいことを特徴とする半導体装置。 - 【請求項９】同一絶縁表面上に少なくとも第1のＴＦＴ
と第２のＴＦＴを有し、前記第1のＴＦＴと前記第２の
ＴＦＴは前記絶縁表面上に形成された電極と、前記電極
上に接して設けられた第１の絶縁層と、前記第１の絶縁
層上に接して設けられた島状半導体膜からなる活性層
と、活性層上に接して設けられた第２の絶縁層とを有
し、前記第１のＴＦＴはエンハンスメント型ＴＦＴであ
り、前記第２のＴＦＴはディプレッション型ＴＦＴであ
り、前記第1のＴＦＴと前記第2のＴＦＴはｎチャネル型
ＴＦＴであり、前記第1のＴＦＴの第２の絶縁層の応力
と膜厚の積は、前記第2のＴＦＴの第２の絶縁層の応力
と膜厚の積と等しいことを特徴とする半導体装置。 - 【請求項１０】同一絶縁表面上に少なくとも第1のＴＦ
Ｔと第２のＴＦＴを有し、前記第1のＴＦＴと前記第２
のＴＦＴは前記絶縁表面上に形成された電極と、前記電
極上に接して設けられた第１の絶縁層と、前記第１の絶
縁層上に接して設けられた島状半導体膜からなる活性層
と、活性層上に接して設けられた第２の絶縁層とを有
し、前記第１のＴＦＴはエンハンスメント型ＴＦＴであ
り、前記第２のＴＦＴはディプレッション型ＴＦＴであ
り、前記第1のＴＦＴと前記第2のＴＦＴはｐチャネル型
ＴＦＴであり、前記第1のＴＦＴの第２の絶縁層の応力
と膜厚の積は、前記第2のＴＦＴの第２の絶縁層の応力
と膜厚の積と等しいことを特徴とする半導体装置。 - 【請求項１１】請求項７乃至１０の何れか一つにおい
て、前記第1のＴＦＴと前記第2のＴＦＴのどちらか一方
の活性層のチャネル形成領域のｎ型またはｐ型不純物濃
度が１×１０15atoms/cm3未満であり、他方の活性層チ
ャネル形成領域のｎ型またはｐ型不純物濃度が１×１０
15atoms/cm3以上５×１０17atoms/cm3以下であことを特
徴とする半導体装置。 - 【請求項１２】請求項１乃至１１の何れか一つにおい
て、前記ｎチャネル型ＴＦＴはドレイン電圧が＋１Ｖで
活性層チャネル形成領域の幅１μｍ当たりのドレイン電
流値が１ｐＡとなるときのゲート電圧の絶対値が２Ｖ以
下であり、前記ｐチャネル型ＴＦＴはドレイン電圧がー
１Ｖで活性層チャネル形成領域の幅１μｍ当たりのドレ
イン電流値が１ｐＡとなるときのゲート電圧の絶対値が
２Ｖ以下であることを特徴とする半導体装置。 - 【請求項１３】請求項１乃至1２の何れか一つにおい
て、前記第1の絶縁層は酸化シリコン、窒化シリコン、
窒酸化シリコンから選ばれた単層膜または複数の積層膜
からなることを特徴とする半導体装置。 - 【請求項１４】請求項１乃至１３の何れか一つにおい
て、前記活性層は、非晶質半導体、多結晶半導体、微結
晶半導体から選ばれた単層膜または複数の積層膜からな
ることを特徴とする半導体装置。 - 【請求項１５】請求項１乃至１４の何れか一つにおい
て、前記第２の絶縁層は酸化シリコン、窒化シリコン、
窒酸化シリコン、から選ばれた単層膜または複数の積層
膜からなることを特徴とする半導体装置。
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