JP2006508560A - 並列ミッドアンブル除去の方法および装置 - Google Patents

Abstract

マルチパスチャネルの遅延スプレッドに起因する、データフィールド（Ｉ）の重畳テール、およびミッドアンブルフィールドの最初のＷ−１個のチップから、ミッドアンブル干渉を取り除き、データフィールド（ＩＩ）内に広がる最初のＷ−１個のチップのミッドアンブルを除去することを実質的に同時に行って、ミッドアンブル除去（１４）を実行する方法および装置である。一般的にＴＤＤバーストである受信されたバーストが格納され、ミッドアンブル干渉、および受信したバースト内の対応する部分が取り除かれ、結果として得られたバーストがマルチユーザ検出器（２０）に加えられて、信号シーケンスが取得される。

Description

本発明はミッドアンブル（midamble）の除去に関する。より詳細には、本発明は、受信したＴＤＤ（時間分割デュプレックス）バーストのデータフィールド１およびデータフィールド２のミッドアンブルの並列除去を可能にするアルゴリズムを使用してミッドアンブルの除去を行う方法および装置に関する。

図１に示すように、バーストは、（Ｗ−１）＊Ｔ_ｃの時間遅延スプレッドを有するマルチパスチャネルを介して受信される。この場合Ｗはチップ数を表し、Ｔ_ｃはチップの持続時間を表す。時間（遅延）−スプレッドチャネルによって、チップ間干渉が引き起こされ、それによって受信したバースト内の各フィールドの重畳テール（convolution tail）が隣接するフィールド上に突出する。例えば、データフィールド２の最初のＷ−１個のチップに対するミッドアンブルのチップ間干渉は、干渉の救済策が考慮されていない限り、最初のＷ−１個のチップに対応する記号のデータ推定手順の性能を低下させる可能性がある。このことは、送信電力制御（ＴＰＣ）コマンド（アップリンク（ＵＬ）においてのみ）およびトランスポート・フォーマット・コンビネーション・インディケーション（transport format combination indicator：ＴＦＣＩ）のビットがミッドアンブルの直後に配置されており、任意のチャネル符号化方式で保護されていないため、特に当てはまり、データ推定アルゴリズム候補のいずれかの性能を高めるために使用することができるスタンドアロン（独立型）手順であるミッドアンブル除去手順を使用してＴＤＤバーストの両方のデータ部分のデータ推定を向上させることによってミッドアンブルの干渉をなくすことが望ましい。

ミッドアンブル除去（以下ＭＤＣとも呼ぶ）は、これもまた図１に示すように、ミッドアンブルフィールドの最初の（Ｗ−１）個のチップへのデータフィールド１の重畳テールからミッドアンブルの干渉を取り除くために適用することもできる。またこのテール（尾部）は、マルチパスチャネルの遅延スプレッドに起因し、それがデータフィールド１のデータ推定（data estimate）に含まれることによって、測定値（observed data）がより多くなり、マルチユーザ検出（ＭＵＤ）におけるＡ^ＨＡ行列の正確なブロックのテプリッツ(Toeplitz)構造が得られる。

ミッドアンブル除去は、以下からミッドアンブルの影響を取り除くために使用される。

１つは、ミッドアンブルフィールドの最初のＷ−１個のチップであって、これによってミッドアンブルフィールドに突出する第１のデータフィールドの重畳テールのよりよいモデリング（数理的モデル化）、さらに正確なブロックのテプリッツとなるＡ^ＨＡ行列のモデリングが許容される。もう１つはデータフィールド２の最初のＷ−１個のチップである。必要なハードウェアおよび処理時間を大きく低減する、ミッドアンブル干渉の計算のための技術が提供される。

本発明は添付の図面から理解できる。図中、同様の要素を同様の番号によって示している。

図２は、基地局（ＢＳ）で使用されるＴＤＤバーストの復調のためのデータ復調回路１０を示すブロック図である。回路１０は、バーストのミッドアンブル部分を受信するＳｔｅｉｎｅｒチャネル推定器１２を含む。ミッドアンブル除去回路１４は、データ部分、ミッドアンブル、およびガードインターバルを含むＴＤＤバーストを受信する。チャネル推定器１２の出力は、ミッドアンブル除去回路に加えられる１６ａのチャネル応答、および同様にミッドアンブル除去回路１４に加えられる１６ｂのミッドアンブルシフト番号を生成する後処理およびミッドアンブル検出回路１６に加えられる。

１６ｂのミッドアンブルシフト番号はチャネル化コード（channelization code）を割出しする決定回路１８にも加えられる。チャネル化コードは、１８ａで提供され、次いでマルチユーザ検出器（ＭＵＤ）２０に加えられる。ミッドアンブル除去回路１４は、本明細書で上述した入力を使用して、マルチユーザ検出器回路２０に加えられる１４ａのミッドアンブル除去済みバースを生成する。

明らかにわかるように、ミッドアンブル除去は、ＭＵＤ処理の前に実施される。ミッドアンブル除去手順は最初に、ミッドアンブルフィールドで受信されたミッドアンブルの最初のＷ−１個のチップ、およびデータフィールド２に広がるミッドアンブルの最初のＷ−１個のチップの推定をそれぞれ構築する。受信されたミッドアンブルの推定は、チャネルの推定を取得するために既知のアルゴリズムを使用するチャネル推定器１２によって提供されるチャネル応答、およびミッドアンブルシフト番号を導出するために既知のアルゴリズムを同様に使用する、言い換えると、既知のアルゴリズムを使用してコード決定回路１８によってチャネル化コードを導出するために使用されるミッドアンブル検出ブロック１６から取得されるミッドアンブルシフト番号とに基づいて導出される。

受信されたバーストは、図４のアルゴリズム３０と協働するバッファ３２に格納され、例えば図２のミッドアンブル除去回路１４によって実行される。受信されたバースト内の対応する部分からのミッドアンブル干渉が取り除かれる。その結果得られたバーストは、図２に示すＭＵＤ２０に送り込まれる。ミッドアンブル除去に使用されるコンセプト（概念）は、検出回路１６から導出され、取得されたミッドアンブルシフト番号とチャネル応答とに基づいたミッドアンブル干渉の推定（estimation:評価ともいう）であって、推定された干渉を使用して、受信されたバーストから有効ミッドアンプル干渉が除去される。

ミッドアンブル除去は、受信されたオーバーサンプリングのシーケンス（over-sampled sequence）の偶数および奇数のサンプルに別々に適用される。

図３は、ユーザ装置（ＵＥ）によって使用されるデータ復調回路１１を示す。図中、ミッドアンブル除去ブロックを含めて、図２と図３との間の同様の要素は同様の数字で示しており、図３は、除去回路１４の出力１４aが検出回路２０およびブラインドコード検出回路（blind code detection circuit）１８に結合され、検出回路１８からチャネル化コードに加えて、検出されたミッドアンブルシフト１８ｂがＭＵＤ２０に提供されるという点で図２と異なる。

本発明の除去回路において使用されるデータは、以下を含む。

データ入力は、両方のデータ部分、ミッドアンブルおよびガード期間を含む

で示される受信したデータバーストを含む。

タイプ：複素数値（complex value）のベクトル
長さ：２５６０チップ
範囲：無制限
Ｋ_ｍセットの複素数チャネル係数（complex channel coefficient）。

タイプ：複素数値のベクトル
長さ：Ｋ_ｍ×Ｗ
範囲：無制限
Ｋ_ｍは、後処理およびミッドアンブル検出ブロック１６（図２参照）のミッドアンブル検出アルゴリズムによって検出された異なるミッドアンブルの数である。Ｗは、各チャネル応答の長さである。

Ｋ_ｍ個のミッドアンブルシフト番号：各番号を使用して対応するミッドアンブルコードが生成される。

タイプ：整数のベクトル
長さ：１×Ｋ_ｍ
範囲：１からＫ_ｍ
除去回路１４の部分を形成するマイクロプロセッサ（図示せず）は、チャネルインパルス応答とミッドアンブルシフト（ミッドアンブルコードと等しい）との間の関連付けを提供し、これは、どのチャネル応答がどのミッドアンブルシフト（コード）に属するかを示す。

データ出力は、ミッドアンブル除去済みデータバーストを含む。

タイプ：複素数値のベクトル
長さ：２５６０チップ
範囲：無制限
アルゴリズムのパラメータは、次のとおりである。

最大ミッドアンブルシフトＫ
各ミッドアンブルコードの長さＬ
使用中のバーストタイプ
チャネル応答の長さＷ。ここでは、バーストタイプおよび最大ミッドアンブルシフトＫに応じてＷ＝２８、３２、５７、６４または１１４となる。

表１は、上記のパラメータの値を示している。

図４は、ミッドアンブル除去アルゴリズムを示す。ミッドアンブルの干渉のデータフィールド１およびデータフィールド２のデータ推定への影響を取り除くことができるように、受信したデータバーストは、バッファメモリ３２に格納される。同じ時間スロット内の長さＬのアクティブなミッドアンブルコードは、３４で加えられた入力検出済みミッドアンブルシフト番号によって導出される。ミッドアンブルコードは、従来のアルゴリズムを使用して導出される。次いで２つの受信されたミッドアンブル干渉シーケンスが、チャネル応答およびアクティブなミッドアンブルコードのＫ_ｍ個の関連付けの対に基づいて３６、３８で構築される。第１のミッドアンブル干渉は、ミッドアンブルフィールドで受信された最初のＷ−１個のチップのミッドアンブルに対応し、図１で上述したように、ミッドアンブルフィールドに突出しているデータフィールド１の重畳テールに干渉する。３６ａに示した長さＷ−１個の受信された（Ｗ−１チップ）ミッドアンブルシーケンス

は、例えば次のように、各チャネル応答を対応するミッドアンブルコードで畳み込むことによってモデル化することができる。

最初のＷ−１個のサンプルを取ると、次のようになる。

式中、

は、ミッドアンブルシフトｋに関連するミッドアンブル

のｉ番目の要素を表す。

であることに留意されたい。

は、畳み込み演算子（convolution operator）を示す。言い換えれば、受信したミッドアンブルシーケンスは、アクティブなミッドアンブルシーケンスとチャネル応答との間のＫ_ｍ個の畳み込みの重なりである。式（１）は、次のように行列形式で書き換えることができる。

式中、

は、行チャネル応答ベクトルの転置

を表し、

である。上記の式のＬＨＳにおけるＫ_ｍ個のすべてのミッドアンブルのいくつかのミッドアンブル要素から成る行列は、サイズ（Ｗ−１）Ｗ・Ｋ_ｍのものである。例えばｉ番目の行のＬＨＳは、受信したミッドアンブルのｉ番目のチップの時刻に評価されたＫ_ｍ個の畳み込みの合計を表す。ミッドアンブル行列の各行のｋ番目の区分は、ミッドアンブルの干渉の一因となる

の部分からなる。さらに、

はサイズＫ_ｍＷ×１のものであり、結合チャネル推定（joint channel estimate）を表す。

第２の受信したミッドアンブル干渉は、データフィールド２内の受信したミッドアンブルテールの最初のＷ−１個のチップに対応し、テールはチャネルの遅延スプレッドに起因し、受信したデータフィールド２の最初のＷ−１個のチップを破損させる（図１参照）。

ミッドアンブル干渉を構築する手順は、上記のデータフィールド１のものに似ている。しかしこの場合、ミッドアンブルフィールドの重畳テールは、データフィールド２に広がる。データフィールド２の最初のＷ−１個のチップへのミッドアンブル干渉

は、次いで次のように、行列形式でモデル化することができる。

式（２）および式（３）でそれぞれ２つのミッドアンブル干渉シーケンスをモデリングした後、式（２）は、４０において、受信した格納済みデータバースト

内のミッドアンブルフィールドの最初のＷ−１個のチップから除去される。この場合、ノイズがない状態で、最初のＷ−１個のチップのそれぞれは、図１に示すように、対応するミッドアンブルチップおよびデータフィールド１の重畳テールから成る。次にミッドアンブル干渉のデータフィールド２への影響は、４２で

内のデータフィールド２の最初のＷ−１個のチップから式（３）を差し引くことによって取り除かれる。その結果得られたデータバーストは、次いでデータ推定がミッドアンブル干渉によって影響を受けないバーストであるとみなされる。

４２ａの出力は、図２を参照すると、１８ａの出力とともにＭＵＤ２０に加えられて、出力２０ａで示した推定された記号シーケンスが導出される。

本発明の技術の実行は、チャネル推定およびミッドアンブル検出アルゴリズムの精度に依存している。完全に知られているチャネル応答では、この実施によって、結果として生じる信号対雑音比の低下は０．１ｄｂ未満となるはずである。

ミッドアンブル除去処理（図３の回路１４）は、データの復調（ＭＵＤ回路２０での）の前に完了するため、ミッドアンブル除去の処理時間は、ＭＵＤ関連の待ち時間に直接影響を与える。送信電力制御（ＴＰＣ）待ち時間（latency）、および特に生のＴＰＣビットの抽出時の待ち時間を考慮に入れると、ミッドアンブル除去処理の待ち時間は、８０≒０．０３タイムスロット未満とすべきである。

処理要素（ＰＥ）加算器は、図５の「乗算器」１０８によって示すように、ミッドアンブルおよびチャネル応答の「乗算」を行う。各ＰＥは、除去ベクトルごとに記憶レジスタ（すなわち累算器）１０４、１０６を備えている。マルチプレクサ１１０は、本明細書でこれからより十分説明するように適切なミッドアンブル出力の除去を選択する。

以下は、システム設計の高レベルの説明である。図７は、ミッドアンブル除去ブロック７２がシステム７０の他の構成要素とどのようにインターフェイスをとるかを示している。処理中、ミッドアンブル除去ブロック７２は、他のプロセスからの競合なしにチャネル推定ＲＡＭ７４、７６に完全にアクセスすることができる。チャネルの推定は、２つのＲＡＭ７４および７６に分けられる実数成分および虚数成分を含む１６ビットの複素数値から成る。

ミッドアンブルサーバ７８は、ミッドアンブル番号およびミッドアンブルシフトに基づいて１６ビットのミッドアンブルシーケンスを提供する。各シーケンスは、１６の１ビット値に対応する。

チャネル推定（ＣＨＥＳＴ）８０は、ミッドアンブル除去機能を制御する構成パラメータを提供する。また、ＣＨＥＳＴは、ミッドアンブル除去処理を開始する制御信号を提供する。

計算された干渉シーケンスは、ＲＡＭ８２−８４および８６−８８の２対に格納される。各対は、実数成分８２、８６および虚数成分８４、８８から成る。１対はデータフィールド１の干渉結果のためのものであり、第２の対はデータフィールド２の干渉結果のためのものである。

上述した式２および式３から、処理が大きい行列乗算から成ることがわかる。左側の行列のサイズは、（Ｗ−１）×Ｗ＊Ｋｍである。右側ベクトルのサイズは、Ｗ＊Ｋｍ×１である。乗算の合計回数は（Ｗ−１）＊Ｗ＊Ｋｍである。各ミッドアンブルの例のサイズは１ビットであるため、乗算器の実施は、マルチプレクサによって簡略化し、実施することができる。

表１に基づいて、最悪の場合の乗算回数はＷ＝５７およびＫｍ＝８のときに起こり、結果として合計２５，５３６回の乗算が行われる。こうした乗算を連続的に行うことは受け入れがたい。というのは、合計クロックサイクル数が乗算の回数に等しいからである。代わりに、処理要素（ＰＥ）を各行に割り当てることによって複数行の乗算を並行して行う必要がある。各行のＰＥは、乗算機能および累算機能を使用して便利に実施することができる。したがって合計処理時間は、（Ｗ−１）＊Ｗ＊Ｋｍ／ＮＰＥとなる。この場合ＮＰＥはＰＥの数である。

ＮＰＥ＝行数＝（Ｗ−１）であるときに処理時間が最も節約される。最悪の場合の処理時間は、この場合、Ｗ＊Ｋｍである。これは、Ｗ＝２９およびＫｍ＝１６のときに起こり、４６４サイクルとなる。処理時間要件がそれを許容する場合、ＰＥの数は、行の総数未満とすることができる。ＰＥは、処理時間の一部の１組の行に割り振り、次いで処理全体の次の部分の異なる組の行に再度割り振ることができる。

上述した手法は、式（２）および（３）のそれぞれが別々に処理され、ハードウェアを式ごとに複写する必要があることを前提としている。式２および式３から、第１の被乗数行列は上三角行列であり、第２の行列は下三角行列であることがわかる。２つの行列の間に重なりがないため、それらを単一の行列に一体化することができる。このことは、２つの式の処理を１つのハードウェアプロセスに一体化することを許可する。図８は、一体化された処理の図式表現である。

追加のハードウェアは、各ＰＥ内の１つではなく２つの累算器と、付属の制御ロジックとから成る。各ＰＥは、所与の行にわたって連続的に乗算および累算を行うことに留意されたい。したがって所与のクロックサイクル中、２つの累算器のうちの一方のみがアクティブであり、上三角行列乗算または下三角行列乗算のいずれかの結果を累算する。行の終わりまでに、累算器は両方の行列乗算の結果を有する。

この機能を実施するのに必要なハードウェアの量は、処理に使用可能な時間量、および計算に使用されるビット幅に直接関連している。処理時間およびビット幅の要件は固定のものである必要はないので、本明細書の設計は、パラメータ化されるように選択された。

パラメータ化は、異なる２つの側面で行われる。まず、ビット幅がパラメータ化され、このことは、設計の容易なスケーリングを許可する。第２に、並列式に使用されるハードウェアの量もパラメータである。設計は、ＰＥと呼ばれる基本的な処理要素に基づいている。必要なＰＥの数は、その設計がどの程度並列である必要があるかによって決まる。したがって設計でのＰＥの数はパラメータ化される。

式２および式３から、行列の列ｉ＋１は列ｉを１行だけシフトダウンしたものに等しいことに留意されたい。このことは、シフトレジスタ９４（図９参照）を使用してミッドアンブルデータのＰＥへのフローを制御する簡単なアーキテクチャを許可する。図９は、ミッドアンブル除去設計のブロック図である。

図９では、上部シフトレジスタ９２および下部シフトレジスタ９４の２つのシフトレジスタがある。下部シフトレジスタ９４は、ミッドアンブルデータを処理要素ＰＥのそれぞれに提供する。上部シフトレジスタは、下部レジスタ９４に入れるデータを提供する。タイミングおよび制御は、制御回路１０２によって行われる。

処理の開始時に、下部レジスタ９４は、データフィールド１の計算（下三角行列−図８参照）に必要なすべてのデータを含む。上部レジスタは、データフィールド２の計算（上三角行列）のためのデータを徐々に提供する。処理の終了時に、下部シフトレジスタ９４は、データフィールド２に必要なデータのすべてを含む。

上部シフトレジスタ９２のサイズは、１６ビットで固定される。下部シフトレジスタ９４のサイズは、ＰＥの数に等しく、したがってパラメータ化される。パラメータは、１６ビットの倍数をとることができる。シフトレジスタの各段は、それぞれ減算および加算の演算を制御する１バイナリビット（０または１）を含む。

各シフトレジスタは、処理がパイプライン化されるのを許可する１組のキューレジスタＲを有する。キューレジスタＲには、ＲＡＭ９６によって次のアクティブなミッドアンブルシフトからデータがロードされ、ＰＥは、現在のミッドアンブルシフトから作業中のシフトレジスタ９４に格納されたデータを処理する。

ミッドアンブルＲＡＭ９６から取り出されたデータは、シフトレジスタ９２、９４に格納される前に、１６ビット長のワードに詰め込まれることに留意されたい。

上述したように、図５は、ミッドアンブル除去設計内のＰＥの高レベルの概略図である。２つの累算器１０４、１０６があるが、一部のハードウェアは、２つの処理の間で共有されることに留意されたい。ＰＥは１０８でチャネル応答ベクトルにミッドアンブル行を「掛ける」。出力セレクタは、累算器１０４、１０６の一方の内容を選択するようにマルチプレクサ１１０を制御する。

チャネル推定およびミッドアンブルビットは複素数値のサンプル（complex-valued sample）であるため、ＰＥは、複素演算を行う必要がある。しかし、完全乗数は必要ない。というのは、ミッドアンブル値は、単一のビットから成るからである。

３ＧＰＰ ＴＳ ２５．２２１によれば、すべてのｉ＝１，．．．，Ｐについてｍ_ｊ＝（ｊ）^ｉ＊ｍ_ｉである。

したがって、ミッドアンブルサンプルは、次の４つの考え得る値のうちの１つを表す。

１＋０ｊ
０＋１ｊ
−１＋０ｊ
０−１ｊ
チャネル推定は、マルチビット複素数値Ａ＋Ｂｊから成る。

したがって、チャネル応答にミッドアンブルサンプルを掛けることによって次の４つの考え得る値のうちの１つが得られる。

（Ａ＋Ｂｊ）（１＋０ｊ）＝Ａ＋Ｂｊ
（Ａ＋Ｂｊ）（０＋１ｊ）＝−Ｂ＋Ａｊ
（Ａ＋Ｂｊ）（−１＋０ｊ）＝Ａ−Ｂｊ
（Ａ＋Ｂｊ）（０−１ｊ）＝Ｂ−Ａｊ

このことから、乗算は、図６に示すように、１対のマルチプレクサ１２０、１２２、および１対の加算器／減算器１２４、１２６で実施できることがわかる。１２８のミッドアンブルビット値ｍ_ｉは、入力の記号（すなわちサンプルを追加するか減算するか）を制御する。１３０の２ビット位相は、入力がＰＥにどのように多重化されるかを制御する。ＰＥは、１３２で初期化され、マルチプレクサ１３１を介してゼロを累算器１３４、１３６にロードし、図４の３６および３８で示すように、干渉値ごとに１３４ａおよび１３４ｂの実数部ＲＥＡＬ１およびＲＥＡＬ２、および１３６ａおよび１３６ｂの虚数部Ｉｍａｇ．１およびＩｍａｇ．２がそれぞれ累算される。マルチプレクサ１３８および１４０は、それぞれ値Ｒｅａｌ１、Ｒｅａｌ２、およびＩｍａｇｅ．１、Ｉｍａｇｅ．２のうちの１つを選択する。マルチプレクサ１３８、１４０の出力の各値は、次の加算／減算演算のために加算器／減算器１２４、１２６に戻される。

図１０は、行列乗算プロセスを図示しており、ミッドアンブル除去設計での処理要素の役割を示している。各ＰＥは、所与の行に割り当てられる。各行は、上記の式の下三角部分および上三角部分からのデータを含むことに留意されたい。したがって各ＰＥの累算器はそれぞれ、行ごとの処理サイクルの終わりにデータフィールド１およびデータフィールド２の干渉値を含む。

図８の考察から、上行列Ｕの第１の行のＰＥは、一番左の列に関連するミッドアンブルのＰＥでは出力を提供せず、下行列Ｌの第１の行の一番左の列のＰＥでは出力があることがわかる。第１の行に割り当てられたＰＥは、下行列Ｌの残りのすべての列について出力を提供し、上行列Ｕでは出力を提供しない。

行ごとに、１つ多い列位置は行列Ｕの出力をもたらし、１つ少ない列位置は行列Ｌの出力をもたらすというパターンは、最後の行で行列Ｌの出力がなくなり、最後の行のすべての列が行列Ｕの出力をもたらすまで、その後の行ごとに繰り返される。

ＭＤＣの所与の実施では、ＰＥの数は、必要な計算数より少ない可能性がある。この場合、行の総数は、そのサイズがＰＥの数であるセクションにさらに分割される。これを図１３に示している。各処理ステップの終わりに、次のプロセスステップが開始する前に出力データを書き出す必要がある。処理ステップは、すべてのデータが処理されるまで繰り返される。最後の処理ステップでは、総数未満のＰＥを使用することもあることに留意されたい。

表２は、所与のミッドアンブルシフトでの式２および式３の一体化から導出された一体化されたミッドアンブル行列を示している。

所与のミッドアンブルシフトに必要なミッドアンブル要素の総数は、０からＷ−２およびＬ−（Ｗ−１）からＬ−１から成ることに留意されたい。また、ミッドアンブルは反復するため、Ｌ−１および０は連続していることにも留意されたい。したがって、必要な全要素は、Ｌ−（Ｗ−１）からＷ−２までの連続したリストから成る。ＰＥが有限であるためにすべての行のサブセットが処理されるとき、開始点および終了点のみが変更されるため、必要な要素のリストは連続したままである。したがって、ミッドアンブルサンプルの取り出しは、開始点を設定し、必要なすべてのデータが取り出されるまで、データを連続的に取り出すことによって簡略化することができる。これは、ミッドアンブルパッカー制御ロジック（midamble packer control logic）を簡略化する。

実際には、ミッドアンブル除去は、終了点を設定し、サンプルを逆順で取り出す。これは、下三角行列が最初に処理されるからである。

特定のミッドアンブルシフトにおいて、上記に列挙したインデックスはすべて、基本のミッドアンブルオフセットと関連があることに留意されたい。絶対的なミッドアンブルインデックスについて以下で説明する。

図１２は、ミッドアンブル除去がバーストタイプ２についてのミッドアンブルサンプルをどのように計算するかの例を示している。上述したように、ＭＤＣは、処理の開始時に、ミッドアンブルサーバに（長さＰの）基本の全ミッドアンブルシーケンスを要求し、それをローカルＲＡＭに格納する。特定のユーザのミッドアンブルは、周期的にシフトされたバーションの基本のミッドアンブルのＬ個のサンプルから成る。

ＭＤＣは、周期的にミッドアンブルＲＡＭにアドレス指定することによってシフトされたミッドアンブルシーケンスを作成する。開始点は、ミッドアンブルシフト番号に基づいている。

表３は、基本のミッドアンブルに基づいて最初のミッドアンブルオフセットを生成する方法を定義する２つの異なるバージョンの第３世代（３Ｇ）仕様からの式を列挙している。両バージョンは参照として示しており、どのバージョンが設計のＳｐｉｎ１に使用されるかに応じて決まる。表４および表５は、それぞれ長いミッドアンブルおよび短いミッドアンブルの対応する式から計算された最初のオフセット値を列挙している。

図１３は、ブロック図に対応する処理タイムラインを示している。

ステップ１：Ｓｔｅｉｎｅｒ処理の開始時に、ＣＨＥＳＴはミッドアンブル除去プレロードプロセスを開始する。このプロセス中、ミッドアンブル除去は、ミッドアンブルサーバに基本の全ミッドアンブルシーケンスを要求し、それをローカルＲＡＭに格納する。

ステップ２：後処理が完了した後、ＣＨＥＳＴは、ミッドアンブル除去メイン処理を開始する。このプロセス中、ミッドアンブル除去は、アクティブミッドアンブルシフトごとにミッドアンブルサンプルおよびチャネル応答を取り出す。

ステップ３：処理の終了時に、各ＰＥは、データで満たされた２つの累算器を含む。各ＰＥからの第１の累算器（データフィールド１の結果に対応）は、連続的に多重化され、ＲＡＭに格納される（図７のＲＡＭ８２および８４を参照）。次に、各処理要素からの第２の累算器（データフィールド２の結果）が連続的に多重化され、格納される（ＲＡＭ８６および８８）。

ステップ４、５：処理要素の数がＷ−１未満の場合、要求された処理のすべてが完了するまでステップ２および３が繰り返される。

以下は、処理フロー、およびミッドアンブル除去機能内の様々なプロセスを制御する限定された状態マシンの説明である。

図１４は、ミッドアンブル除去機能のために行われる処理を示している。これは、図１３に示した処理タイムラインと似ているが、必要な制御プロセスの内訳を示している。

ＭＤＣ処理を開始する２つの制御信号がある。第１の信号は、ＭＤＣプレロードプロセス（Ｓ１）を開始する。第２の制御信号は、ＭＤＣメイン処理（Ｓ２）を開始する。

使用可能な処理要素（ＰＥ）はそれぞれ、行列乗算の１つの行を処理するように割り当てられる（Ｓ３）。ＰＥの総数が行（Ｗ−１）の総数未満である場合、ＰＥは、第１の組の行に割り当てられる。この組の行について処理が完了すると、ＰＥは、次の組の行に再度割り当てられる。これは、行のすべてが処理されるまで繰り返される。

次のステップは、各ミッドアンブルシフトをループしてアクティブなミッドアンブルを探すことである（Ｓ４）。アクティブなシフトが見つかると、行列乗算が続行する（Ｓ５）。

乗算は、現在のシフトの全ミッドアンブルシーケンスについて続行する。これは、すべてのミッドアンブルシフトが処理されるまで続く。アクティブなミッドアンブルシフトのすべてが処理されると（Ｓ６）、データはデータフィールド１およびデータフィールド２の両方に使用可能となる（Ｓ７）。データは連続的に出力され、出力ＲＡＭに書き込まれる。

プロセス全体は、Ｗ−１個すべての行が処理される（Ｓ８）まで繰り返される。

図１５から図２０に示した状態マシンは、図１４のフロー図に示したプロセスを制御する。

プレロード（事前搭載）状態マシンは、図１５で、ミッドアンブルサーバに現在のミッドアンブル数を要求し、データをローカルＲＡＭに格納する。プロセスは、シーケンス全体が格納されると完了する。

プリプロセッサは、図１６で、処理する必要があるアクティブなミッドアンブルの総数を合計するために、アクティブなミッドアンブルパラメータを順番に処理する。

処理要素状態マシンは、図１７で、処理された行の数、およびどのＰＥが各行に割り当てられるかを追跡する。この状態マシンは、ミッドアンブル除去行列のすべての行が処理されるまで処理を続行する。

ミッドアンブルシフト状態マシンは、図１８で、アクティブな各シフトを処理するために各ミッドアンブルシフトを順番に処理する。シフト番号が増分されるにつれて、この状態マシンは、現在のシフトがアクティブであるかどうかをチェックする。ミッドアンブルシフトがアクティブである場合、ミッドアンブルデータを取り出すためにデータパッカー状態マシンが開始する。ミッドアンブルシフトのすべてが処理されると、この状態マシンは、データ出力状態マシンを開始する。

ミッドアンブルデータパッカー状態マシンは、図１９で、ローカルＲＡＭからミッドアンブルデータを取り出し、それを１６ビット長のワードに詰め込むよう働く。データがＲＡＭから取り出される順序は、現在のミッドアンブルシフトに基づいている。

データ出力状態マシンは、図２０で、ミッドアンブル除去出力データを連続的にＲＡＭに書き込むよう働く。まずデータフィールド１の結果がすべて書き込まれる。次にデータフィールド２の結果が書き込まれる。

次の最大パラメータを収容するように内部ビット幅が選択された。

−ＰＥの最大数＝６４
−最大Ｗ＝１１４

表６は、所与のパラメータについてミッドアンブルの除去を行うのに必要なクロックサイクル数を列挙している。測定値は、ミッドアンブルサーバからのミッドアンブルのプレロードを除く、処理の開始から取得した。

ミッドアンブル除去の必要性の説明に有用な送信されたバースト、チャネル、および受信されたバースト（ＴＤＤ ＤＰＣＨ）を示す図である。 ミッドアンブル除去ブロックを含む基地局（ＢＳ）のデータ復調回路を示すブロック図である。 図２に示すＢＳ回路に類似のユーザ装置（ＵＥ）のデータ復調回路を示すブロック図である。 本発明の除去アルゴリズムを使用したミッドアンブル除去のための回路を示すブロック図である。 ミッドアンブル除去エンジンの概略ブロック図である。 図５の処理要素の１つをより詳しく示すブロック図である。 ミッドアンブル除去ブロックがシステムの他の回路とどのようにインターフェイスをとるかを示すブロック図である。 データフィールドのミッドアンブルシーケンスの処理を一体化する方法を示す図式表現である。 本発明の原理を使用するミッドアンブル除去装置を示すブロック図である。 処理要素の計算の説明に有用な図である。 処理の内訳をどのように管理することができるかの説明に有用な図である。 バーストタイプ２のミッドアンブルシフトが行われる方法の説明に有用な図である。 ミッドアンブル除去の処理タイムラインを示す概略図である。 ミッドアンブル除去プロセスを示す概略フロー図である。 プレロードの状態遷移図である。 プリプロセッサの状態遷移図である。 処理要素の状態遷移図である。 ミッドアンブルシフトの状態遷移図である。 ミッドアンブルデータパッカーの状態遷移図である。 データ出力の状態遷移図である。

Claims (32)

1. 受信したバーストの対応する部分からミッドアンブル干渉の影響を除去するＴＤＤバースト内の並列ミッドアンブル除去の方法であって、
   ａ）バーストを受信し、前記受信したバーストを格納するステップと、
   ｂ）受信したバーストのミッドアンブル部分からチャネル推定を割出しするステップと、
   ｃ）前記チャネル推定を使用して、ミッドアンブルシフト番号とチャネル応答を取得するステップと、
   ｄ）前記チャネル応答、ミッドアンブルシフト番号、および前記受信したバーストを使用して、データ部分、ミッドアンブル、およびガードインターバルを含む前記受信したバーストに対するミッドアンブル干渉の影響を除去するステップであって、それによって、データフィールド１、ミッドアンブル、およびデータフィールド２から成る受信したバーストへの前記ミッドアンブル干渉が前記データバーストから除去されるステップと
   を含むことを特徴とする方法。
2. 前記除去手順は、前記チャネル応答およびミッドアンブルシフトを使用して、前記ミッドアンブルフィールド内に突出するデータフィールド１の重畳テールへのミッドアンブル干渉、および前記データフィールド２の前記最初のＷ−１個のチップへのミッドアンブル干渉を構築するステップを含むことを特徴とする請求項１に記載の方法。
3. ステップ（ｄ）で取得された前記ミッドアンブル干渉は、ステップ（ａ）の実行の間に一時的に格納される受信されたデータバーストから連続的に差し引かれることを特徴とする請求項２に記載の方法。
4. 並列ミッドアンブル除去の方法であって、
   少なくともデータ部分およびミッドアンブルを含むバーストを格納するステップと、
   チャネル応答およびミッドアンブルシフト番号に応答する前記ミッドアンブルフィールド上に突出する前記データ部分のうちの第１のものの重畳テールにミッドアンブル干渉を構築するステップと、
   前記ミッドアンブルシフト番号およびチャネル応答に応答する前記データフィールドの第２の部分の第１のチップのグループにミッドアンブル干渉を構築するステップと、
   前記データバーストの前記ミッドアンブルフィールドの最初のチップ数から前記ミッドアンブル干渉を差し引いて、中間結果を提供するステップと、
   前記中間結果から、前記データフィールドの前記第２の部分の最初の所与の数のチップからの前記ミッドアンブル干渉を差し引いて、ミッドアンブル除去済みデータバーストを提供するステップと
   を含むことを特徴とする方法。
5. 前記ミッドアンブルシフト番号は、受信されたミッドアンブルシフトのミッドアンブルコードへの変換から取得されることを特徴とする請求項４に記載の方法。
6. 前記第１のデータ部分の前記ミッドアンブル干渉は、前記ミッドアンブルフィールドに突出する前記第１のデータ部分の重畳テールへのミッドアンブル干渉を含むことを特徴とする請求項４に記載の方法。
7. 前記第２のデータ部分のチップに構築された前記ミッドアンブル干渉は、Ｗ＝チップ数とした場合、前記第２のデータ部分の前記最初のＷ−１個のチップを含むことを特徴とする請求項４に記載の方法。
8. ミッドアンブル除去の方法であって、
   ａ）入力段および出力段を有する多段シフトレジスタにミッドアンブルを格納するステップと、
   ｂ）前記レジスタの各段の値を関連の乗算器に加えるステップであって、それによって各乗算器は、その関連の段の前記ミッドアンブルとチャネル応答とを掛けるステップと、
   ｃ）各乗算器の出力を実数部分および虚数部分に分けるステップと、
   ｄ）前記実数部分および虚数部分を別々に格納するステップと
   を含むことを特徴とする方法。
9. （ｅ）各段の値を所与の方向にシフトして、各段の前記値を、各乗算演算に応答する次の段に関連する前記乗算器に進めるステップと、
   （ｆ）（ｂ）から（ｄ）のステップを繰り返すステップと
   をさらに含むことを特徴とする請求項８に記載の方法。
10. 最初に前記入力段にあった前記ミッドアンブルが所与の段に到達するまでステップ（ｂ）から（ｆ）が繰り返されることを特徴とする請求項９に記載の方法。
11. 前記実数部分および虚数部分は、データバーストのミッドアンブルフィールドの所与の数のチップから差し引かれることを特徴とする請求項８に記載の方法。
12. 前記実数部分および虚数部分は、データバーストのデータフィールドの所与の数のチップから差し引かれることを特徴とする請求項８に記載の方法。
13. 前記受信したバーストの対応する部分からミッドアンブル干渉の影響を除去するＴＤＤバースト内の並列ミッドアンブル除去の装置であって、
    前記受信したバーストを受信し、格納する手段と、
    受信したバーストのミッドアンブル部分からチャネル推定を割出しする手段と、
    前記チャネル推定を使用して、チャネル応答およびミッドアンブルシフト番号を取得する手段と、
    前記チャネル応答、ミッドアンブルシフト番号、および前記受信したバーストに応答してデータ部分、ミッドアンブル、およびガードインターバルを含む前記受信したバーストに対するミッドアンブル干渉の影響を除去する手段であって、それによって、データフィールド１、ミッドアンブル、およびデータフィールド２から成る受信したバーストへの前記ミッドアンブル干渉が前記データバーストから除去される手段と
    を含むことを特徴とする装置。
14. 前記除去手順は、前記チャネル応答およびミッドアンブルシフトを使用して、前記ミッドアンブルフィールド内に突出するデータフィールド１の重畳テールへの第１のミッドアンブル干渉、および前記データフィールド２の前記最初のＷ−１個のチップへの第２のミッドアンブル干渉を構築する手段を含むことを特徴とする請求項１３に記載の装置。
15. 前記第１および第２のミッドアンブル干渉を前記格納されたデータバーストから連続的に差し引く手段を備えることを特徴とする請求項１４に記載の装置。
16. 並列ミッドアンブル除去の装置であって、
    少なくともデータ部分およびミッドアンブルを含む受信したバーストを格納する手段と、
    チャネル応答およびミッドアンブルシフト番号に応答する前記ミッドアンブルフィールド上に突出する前記データ部分のうちの第１のものの重畳テールにミッドアンブル干渉を構築する手段と、
    前記ミッドアンブルシフト番号およびチャネル応答に応答する前記データフィールドの第２の部分の第１のチップのグループにミッドアンブル干渉を構築する手段と、
    前記データバーストの前記ミッドアンブルフィールドの最初の所与の数のチップから前記ミッドアンブル干渉を差し引いて、中間結果を提供する手段と、
    前記中間結果から、前記データフィールドの前記第２の部分の最初の所与の数のチップからの前記ミッドアンブル干渉を差し引いて、ミッドアンブル除去済みデータバーストを提供する手段と
    を含むことを特徴とする装置。
17. 前記ミッドアンブルシフト番号は、受信されたミッドアンブルシフトのミッドアンブルコードへの変換によって取得されることを特徴とする請求項１６に記載の装置。
18. 前記第１のデータ部分の前記ミッドアンブル干渉は、前記ミッドアンブルフィールドに突出する前記第１のデータ部分の重畳テールへのミッドアンブル干渉を含むことを特徴とする請求項１６に記載の装置。
19. 前記第２のデータ部分のチップに構築された前記ミッドアンブル干渉は、Ｗ＝チップ数とした場合、前記第２のデータ部分の前記最初のＷ−１個のチップを含むことを特徴とする請求項１６に記載の装置。
20. ミッドアンブル除去の装置であって、
    多段シフトレジスタにミッドアンブルを転送する手段と、
    前記レジスタの各段の値を関連の乗算器に加える手段であって、それによって各乗算器は、その関連の段の前記ミッドアンブルとチャネル応答とを掛ける手段と、
    各乗算器の出力を実数部分および虚数部分に分ける手段と、
    前記実数部分および虚数部分を別々に格納する手段と
    を含むことを特徴とする装置。
21. 各段の内容を所与の方向にシフトして、各上流の段の内容を次の下流の段に関連する乗算器に進める手段
    をさらに含むことを特徴とする請求項２０に記載の装置。
22. 各乗算器の出力を累算するステップをさらに含むことを特徴とする請求項２１に記載の装置。
23. 前記実数部分および虚数部分をデータバーストのミッドアンブルフィールドの所与の数のチップから差し引くステップをさらに含むことを特徴とする請求項２０に記載の装置。
24. 前記実数部分および虚数部分をデータバーストのデータフィールドの所与の数のチップから差し引くステップをさらに含むことを特徴とする請求項２０に記載の装置。
25. 各乗算器は、
    それぞれミッドアンブルの内容が第１のバイナリ状態であるときチャネル応答を合計値に追加し、ミッドアンブルの内容が第２のバイナリ状態であるとき前記合計値から前記チャネル応答を差し引く加算器／減算器と、
    前記加算器／減算器の出力を現在の内容に追加して合計値を提供する累算器と、
    前記合計値を、次の加算／減算演算のために前記加算器／減算器に提供するマルチプレクサと
    を備えることを特徴とする請求項２０に記載の装置。
26. 除去操作の開始に応答して前記累算器を初期化する手段をさらに含むことを特徴とする請求項２５に記載の装置。
27. 第１および第２のデータフィールド、およびマルチビットミッドアンブルから成る受信したデータバーストからミッドアンブル干渉を除去する装置であって、
    複数の処理要素（ＰＥ）と、
    前記データバーストからチャネル応答およびミッドアンブルを取得する手段と、
    前記チャネル応答を各ＰＥに選択的に結合する手段と、
    前記ミッドアンブルの各ビットを各ＰＥに連続的に結合する手段であって、
    各ＰＥは各チャネル応答を各ミッドアンブルビットと一体化する手段を含む手段と、
    チャネル応答ごとに各ＰＥの出力を累算する第１および第２の累算器と、
    前記累算器内の各値を前記第１および第２のデータフィールドから別々に取り除く手段と、
    を含むことを特徴とする装置。
28. 各ＰＥの前記一体化手段は、
    前記ＰＥに結合されたミッドアンブルビットのバイナリ状態に応答して前記加算器／減算器に提供される関連する所与の値についてのチャネル応答の加算または減算をそれぞれ行う加算器／減算器と、
    前記加算器／減算器の出力を、前記第１および第２の累算器のうちのいずれかに選択的に結合するマルチプレクサと、
    前記累算器のうちの１つの内容を選択的に送り出して、前記所与の値を前記加算器／減算器に提供するマルチプレクサと
    を含むことを特徴とする請求項２７に記載の装置。
29. 前記累算器を初期化して、除去操作に先だって最初の所与の値を提供する手段をさらに含むことを特徴とする請求項２８に記載の装置。
30. 前記チャネル応答は、実数成分および虚数成分から成り、
    各ＰＥの前記一体化手段は、前記所与の値についてチャネル応答の追加または減算をそれぞれ行う第１および第２の加算器／減算器を備える
    ことを特徴とする請求項２７に記載の装置。
31. 前記第１および第２の加算器／減算器は、実数成分および虚数成分をそれぞれ累算することを特徴とする請求項３０に記載の装置。
32. 各加算器／減算器は、前記第１および第２のデータフィールドからそれぞれ除去されるように干渉値を選択的に処理することを特徴とする請求項３０に記載の装置。
    

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