JP2003122736A

JP2003122736A - 行列演算装置

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Publication number: JP2003122736A
Application number: JP2001314389A
Authority: JP
Inventors: Katsuyoshi Naka; 勝義中; Keiichi Kitagawa; 恵一北川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-10-11
Filing date: 2001-10-11
Publication date: 2003-04-25

Abstract

(57)【要約】【課題】上三角行列または下三角行列を含んだ形
式で表わされる連立一次方程式の解を前進代入あるいは
後退代入で求める演算を、小型，低消費電力の装置を用
いて超高速に行うこと。【解決手段】ハードウエアで構成された行列演算装置
は、積和演算部（１０１，１０２，１０３，１０５，１
０６，１０７，１０８，１０９，１１０）と、積和演算
の結果について所定の線形演算を施す線形演算部とを有
する。線形演算部にて前記ｎ番目の一次方程式の解を求
める演算がなされている期間において、積和演算部に
て、次の（ｎ＋１）番目の一次方程式の解を求めるため
に必要な積和演算項のうちの、ｎ番目の一次方程式の解
を含まない部分的な項についての積和演算を先行的に実
施し、乗算部１０７の複数の乗算器を時分割で使用す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、上三角行列または
下三角行列を含んだ形式で表わされる連立一次方程式の
解を求めるために利用可能な行列演算装置に関する。

【０００２】

【従来の技術】電子計算機を用いて数値計算（行列演
算）を行う際に、対称行列をコレスキー分解して上三角
行列と下三角行列の積の形式とし、前進代入または後退
代入により連立一次方程式の解を順番に求めていく方法
が採られる場合がある。

【０００３】このような行列演算は、例えば、図１２に
示すように、複数のプロセッサ（ＤＳＰ１００２，１０
０４）を具備するマルチプロセッサシステム１０００を
用いて実行される。複数のプロセッサを用いる行列演算
については、例えば、特開２０００−３３９２９６号公
報に記載されている。

【０００４】

【発明が解決しようとする課題】複数のプロセッサを用
いて行列演算を行う方法では、プロセッサ間の情報の伝
達を行う必要があるため処理が遅延し、また、基本的に
ソフトウエアによる演算であるため、高速化に限界があ
る。

【０００５】また、装置が大型化しがちであり、小型，
軽量化あるいは低消費電力化が厳しく求められる携帯電
話のような移動機に搭載するのは困難である。

【０００６】本発明は、行列演算装置の処理能力の格段
の向上および装置の小型化，低消費電力化を実現するこ
とを目的とする。

【０００７】

【課題を解決するための手段】本発明の行列演算装置
は、連立一次方程式の解を前進代入または後退代入によ
って順番に求めていく、ハードウエアで構成された巡回
型の演算処理回路であり、一次方程式の解を求めるため
に必要な乗算，除算，加算，減算を行うための回路要素
（実質的にそれらの演算を行う部分）を演算の手順（演
算の流れ）に沿うように配置して、無理のないデータの
流れを作りながら、パイプライン的に処理を行う。ハー
ドウエアによる処理であるため、ＬＳＩ化されたハード
ウエアの最大の処理能力でもって演算処理を実行でき、
これにより、例えば、従来の１０倍の高速化が達成され
る。

【０００８】また、本発明の行列演算装置では、乗算器
を時分割で使用することで、乗算器の数を、無理なく効
果的に削減して装置の小型化や低消費電力化を促進す
る。

【０００９】つまり、ｎ個の連立一次方程式を、例え
ば、前進代入により順番に解く場合、ｎ番目の一次方程
式を解くためには、それ以前に求めた１番目〜（ｎ−
１）番目の一次方程式の解を用いた演算（例えば、積和
演算）を行う必要があり、よって、直前の（ｎ−１）番
目の一次方程式の解が定まらなければ、ｎ番目の一次方
程式の解を求めることはできない。

【００１０】このことを厳密に考えると、直前の一次方
程式の解を求めている最中には、その直前の一次方程式
の解を含む項に関する処理は行うことはできない、とい
うことになるが、一方で、過去に求まっている１番目〜
（ｎ−２）番目の一次方程式の解を含む項についての処
理は、実行可能である、ということである。

【００１１】この点に着目し、本発明の行列演算装置で
は、演算項を、直前の一次方程式の解を含む項をもつグ
ループと、含まない項のみのグループとに大別する。そ
して、直前の一次方程式の解を求めている最中に、次の
一次方程式を解くための演算項のうち、直前の一次方程
式の解を含まない項のみのグループの演算式を先行的に
実施し、結果を一時的に保持しておく。

【００１２】そして、直前の一次方程式の解が求まった
段階で、その解を含む項について演算をして、その結果
を、先行実施された演算の結果と合算し、ｎ番目の一次
方程式を解くために必要な、１番目から（ｎ−１）番目
までの一次方程式の解のすべてを含む項に関する演算を
完結させる。

【００１３】乗算器を時分割使用せず、多数の乗算器を
用意したとしても、直前の一次方程式の解が求まるまで
は、結局、次の一次方程式の解の処理は待たされるので
あるから、処理時間は、時分割使用のときとほとんど同
じである。つまり、本発明によれば、高速な処理を行い
つつ、回路の小型化，低消費電力化を無理なく実現でき
る。

【００１４】本発明の行列演算装置は、下三角行列を含
む連立一次方程式の解を求める際の前進代入演算に適用
することができる。また、上三角行列を含む連立一次方
程式の解を求める際の後退代入演算に適用することがで
きる。また、対称行列を含む連立一次方程式の解を求め
る際に、対称行列をコレスキー分解あるいは変形コレス
キー分解によって変形された連立一次方程式の演算に適
用することができる。また、コレスキー分解を利用した
逆行列演算を行うことができる行列演算器に適用するこ
とができる。

【００１５】本発明の行列演算装置は、ジョイントディ
テクション復調機能を有している受信装置、最小２乗誤
差法に基づくＡＡＡ（アダプティブアレイ）が実装され
ている受信装置、あるいはトランスバーサルフィルタ等
を具備する適応等化器が実装されている受信装置に搭載
することができる。

【００１６】本発明の行列演算装置は、小型，低消費電
力で、かつ超高速処理が可能であるため、携帯電話等の
移動局装置や無線基地局装置における演算処理装置とし
て、十分な能力を発揮し得るものである。

【００１７】

【発明の実施の形態】まず、コレスキー分解（ＬＵ分解
（三角分解））を利用した連立一次方程式の解法につい
て説明する。ここでは、以下の（１）式で示されるよう
な大規模な連立一次方程式の解を求める場合について説
明する。Ｆｄ＝ｒ……（１）ここで、Ｆは、ｎ行×ｎ列の既知行列であり、ｒは、ｎ
行×１列の既知行列であり、ｄが求める行列（ｎ行×１
列）である。

【００１８】ＬＵ分解法によると、既知である対称行列
Ｆは、下三角行列Ｌとその転置行列Ｌ^Tによって、下記
（２）式のように表わすことができる。Ｆ＝ＬＬ^T……（２）ＬＬ^Tｄ＝ｒ………（３）式（３）をｄについて解くのであるが、この処理は、２
段階の計算に大別される。以下、第１段階の処理と第２
段階の処理について説明する。

【００１９】（第１段階）Ｌ^Tｄ＝ｚとおくと、（３）
式は（４）式のように変形される。Ｌｚ＝ｒ………（４）（４）式から行列ｚを求める。行列Ｌは下三角行列であ
るので、行列ｚを求める計算式は、以下の（５）式のよ
うに表わすことができる。

【００２０】

【数１】ただし、ｉ＝２，３…Ｎである。

【００２１】行列ｚは、以下のようにして求める。ま
ず、１行目の要素ｚ₁を算出する。次に、算出したｚ₁を
用いて（５）式にしたがって、２行目の要素ｚ₂を算出
する。以下、同様にして、ｚ₁〜ｚ_i-1の算出結果を用い
て、ｚ_iを算出する。このように、行列ｚの第１番目の
要素から第Ｎ番目の要素の順序に従って算出する演算
は、前進代入と呼ばれる。

【００２２】（第２段階）第１段階で算出した行列ｚを
用いて、第１段階で置換した式Ｌ^Tｄ＝ｚから解ｄを求
める。ここで、行列Ｌ^Tは、下三角行列Ｌの転置行列で
あるため上三角行列である。

【００２３】従って、連立一次方程式の解ｄを求めるた
めの計算式は、以下の（６）式となる。

【００２４】

【数２】ただし、ｉ＝Ｎ−１，Ｎ−２……１である。行列ｄは、
第Ｎ番目の要素から逆順に第１番目の要素までを算出す
るため、後退代入の演算と呼ばれる。

【００２５】本発明の行列演算装置は、このような前進
代入，後退代入による連立一次方程式の解を求める演算
に広く利用することができる。

【００２６】以下、本発明の実施の形態について、図面
を参照して説明する。

【００２７】（実施の形態１）三角分解されたｎ行×ｎ
列の行列に関する連立一次方程式の解を求める回路構成
について説明する。

【００２８】ｎ行×ｎ列の下三角行列をＬ，ｎ行×１列
の既知行列をｒとすると、前記連立一次方程式は、式
（７）で表される。Ｌｚ＝ｒ………（７）ここでＺは、連立一次方程式の解であるｎ行×１列の行
列である。連立一次方程式は、行列Ｌが下三角行列なの
で次式により、Ｚ₁からＺ_Nまで順次求めることができ
る。この演算の内容の一部が、図１に示される。

【００２９】図１の処理Ａは、下三角行列を含む行列演
算の内容を示しており、処理Ｂは、１番目〜４番目まで
の連立一次方程式を示しており、処理Ｃは、１番目〜４
番目までの連立一次方程式の解を求めるための具体的な
演算内容を示している。各一次方程式の解を求めるため
の一般式は、前記（５）式で表わされる。

【００３０】図１の処理Ａに示されるように、下三角行
列は、右上半分がすべて“０”であり、左下半分に行列
要素が配置された行列である。ここで、右上半分の
“０”の部分と接する境界線上に位置する行列要素を
「対角要素」といい（図１においては、丸で囲んで示さ
れている）、それ以外の行列要素を「一般要素」という
（図１では、三角で囲んで示されている）。対角要素お
よび一般要素の定義は、上三角行列についても同様であ
る。

【００３１】図１の処理Ｃに示される、４番目の一次方
程式の解Ｚ₄を求める演算内容からも明らかなように、
解を求める演算は、過去に算出した各一次方程式の解
と、対応する下三角行列の一般要素との積の総和をとる
処理と、その総和を、既知の行列ｒの対応する要素か
ら減算する処理と、その結果を、対応する下三角行列
の対角要素で除算する処理とからなっている。

【００３２】図２は、このような行列演算を高速に実行
する行列演算装置の具体的な構成を示す図である。ま
た、図３は、図２の行列演算装置の特徴的な動作を説明
するためのタイミング図である。

【００３３】図２の行列演算装置は、連立一次方程式の
解を前進代入または後退代入によって順番に求めてい
く、ハードウエアで構成された巡回型の演算処理回路で
あり、一次方程式の解を求めるために必要な乗算，除
算，加算，減算を行うための回路要素を演算の手順（演
算の流れ）に沿うように配置して、無理のないデータの
流れを作りながら、パイプライン的に処理を行う。

【００３４】図２の行列演算装置の構成は、大きく２つ
の部分に分けることができる。すなわち、ｎ番目（ｎは
２以上の自然数）の一次方程式の解を求めるために必要
な、直前の一次方程式の解を含む過去に求められたすべ
ての解についての所定の積和演算を行うハードウエア構
成の積和演算部（１０１，１０２，１０３，１０５，１
０６，１０７，１０８，１０９，１１０）と、この積和
演算部から出力される値について、所定の線形演算を行
って前記ｎ番目の一次方程式の解を求めるハードウエア
構成の線形演算部（１１１，１１２，１１３，１１４）
とに分けることができる。

【００３５】そして、この行列演算装置は、線形演算部
にて（ｎ−１）番目の一次方程式の解を求める演算がな
されている期間において、積和演算部にて、ｎ番目の一
次方程式の解を求めるために必要な積和演算項のうち
の、（ｎ−１）番目の一次方程式の解を含まない部分的
な項についての積和演算を先行的に実施し、（ｎ−１）
番目の一次方程式の解が求まった時点で、（ｎ−１）番
目の一次方程式の解を含む部分的な項についての積和演
算を実行し、乗算部１０７の乗算器を時分割で使用す
る。

【００３６】以下、具体的な構成について説明する。図
２の行列演算装置において、レジスタ１０１は、直前の
一次方程式の解を蓄積するためのレジスタである。シフ
トレジスタ１０２は、過去に求められた一次方程式の解
を順次、蓄積するシフトレジスタである。

【００３７】レジスタ１０１とシフトレジスタ２とを分
離しているのは、直前の一次方程式の解がレジスタ１０
１にラッチ（セット）されるタイミングと、レジスタ１
０１のデータおよびシフトレジスタの各タップのデータ
を１段シフトするタイミングとがずれていることを考慮
したからである。

【００３８】直前の一次方程式の解がレジスタ１０１に
ラッチ（セット）されるタイミングは、図３にも示され
るように、レジスタラッチクロック（ＲＣ）により決定
される。

【００３９】また、レジスタ１０１のデータおよびシフ
トレジスタの各タップのデータを１段シフトするタイミ
ングは、シフトクロック（ＳＣＬ）によって制御され
る。なお、レジスタラッチクロック（ＲＣ）およびシフ
トクロック（ＳＣＬ）は、オアゲート（ＯＲ）を介して
レジスタ１０１に供給されるようになっている。

【００４０】ここで、注目すべきことは、シフトレジス
タ１０２が、途中で折り返された形状を有することであ
り、その結果として、シフトレジスタ１０２の前半部お
よび後半部における対応する位置にある遅延要素（記憶
要素）の出力同士が一組となり、各組の信号がそれぞ
れ、スイッチ部１０５に用意されているスイッチＳＷ１
〜ＳＷ（Ｎ／２）の各々に入力されることである。

【００４１】このような構成を採るのは、乗算部１０７
に含まれる乗算器（ＭＵＬ（１）〜ＭＵＬ（ｎ／２）を
時分割で使用することによって、その個数を減らすため
である。つまり、直前の一次方程式の解が、未だレジス
タ１０１にセットされていない期間において、レジスタ
１０１のデータおよびシフトレジスタの各タップのデー
タを１段シフトしてしまい、スイッチＳＷ１〜ＳＷ（ｎ
／２）をｂ端子側に切り換えて、シフトレジスタ１０２
の後半の遅延要素（記憶要素）から、すでに求まってい
る解のみを取り出し、先行的に演算を進めるものであ
る。この点については、後に具体的に説明する。

【００４２】第１のメモリ部１０３（メモリ（１）〜メ
モリ（ｎ−１）をもつ）には、下三角行列の一般要素の
値が記憶されている。この下三角行列の一般要素の値
は、スイッチ部１０６に設けられている、複数のスイッ
チ（ＰＷ１〜ＰＷ（ｎ／２）を介して、乗算部１０７に
設けられている乗算器（ＭＵＬ（１）〜ＭＵＬ（ｎ／
２））に入力され、すでに求まっている、一次方程式の
解と下三角行列の一般要素との乗算がなされる。

【００４３】そして、加算器１０８で各乗算器からの出
力値を加算し、その結果を、加算器１１０を介してレジ
スタ１０９に送って、ここに一時的に蓄積しておく。そ
して、直前の一次方程式の解がレジスタ１０１にラッチ
された後に、スイッチ部１０５の各スイッチをａ端子側
に切り換えて同様の積和演算を実行する。この積和演算
結果は、加算器１１０において、レジスタ１０９に蓄積
されていた先行処理の結果と合算される。

【００４４】第２のメモリ１１１には、既知の行列ｒの
行列要素が記憶されている。減算器１１２では、既知行
列ｒの要素から積和演算結果を減じる演算がなされる。
この結果について、さらに、除算器１１４にて、下三角
行列の対角要素の値で割り算が行われる。第３のメモリ
１１３には、下三角行列の対角要素の値が記憶されてい
る。

【００４５】割り算の結果として求められた一次方程式
の解は，第４のメモリ（解の蓄積のためのメモリ）１１
５に蓄積されると共に、レジスタ１０１にセットされ、
以下、同様の処理を繰り返し行う。

【００４６】図３は、図２の行列演算装置の、積和演算
（各乗算器の出力の総和をとる演算）を行う部分の動作
を説明するためのタイミング図である。

【００４７】ここでは、便宜上、８個の一次連立方程式
を解く場合を想定する。時刻ｔ０〜ｔ３が、１番目の方
程式の解Ｚ₁を求める期間であり、以下、時刻ｔ２〜ｔ
５，時刻ｔ４〜ｔ７，時刻ｔ６〜ｔ９，時刻ｔ８〜ｔ１
１，時刻ｔ１０〜ｔ１３，時刻ｔ１２〜時刻ｔ１５，時
刻ｔ１４〜時刻ｔ１７は、それぞれ、解ｚ₂，ｚ₃，
ｚ ₄，ｚ₅，ｚ₆，ｚ₇，ｚ₈を求める期間である。

【００４８】スイッチ部１０５の各スイッチＳＷ１〜Ｓ
Ｗ（ｎ／２）は、ａ端子側、ｂ端子側に交互に周期的に
切り換えられる。

【００４９】あるｚ_iを求めるときには、ｂ端子側にス
イッチが切り換えられてから演算がスタートする。な
お、この切り換えは、スイッチ部１０６についても同様
である。ａ端子側に切り換えられたときには、シフトレ
ジスタ１０２の前半の遅延要素（記憶要素）およびレジ
スタ１０１からのデータの取り出しが行われ、ｂ端子側
に切り換えられたときには、シフトレジスタ１０２の後
半の遅延要素からのデータの取り出しが行われる。

【００５０】シフトクロック（ＳＣＬ）とレジスタラッ
チクロック（ＲＣ）の位相はずれており、シフトクロッ
ク（ＳＣＬ）の方が位相が先行している。これは、直前
の一次方程式の解が求まる前に、データのシフトを行
い、シフトレジスタの状態を更新することを意味する。

【００５１】図４は、８番目の方程式の解ｚ₈を求める
際の動作を模式的に示している。図示されるように、ｚ
₈を求めるためには、方程式の解を含む８つの項の加算
を行う必要があるが、直前の方程式の解であるｚ₇が算
出されない限り、演算を実行することができない。

【００５２】そこで、図４の上側に示すように、積和演
算の対象となる項を、直前の方程式の解を含まないグル
ープＡと、直前の方程式の解を含むグループＢとに大別
する。そして、直前の方程式の解ｚ₇を求めるための、
加算器１１０による加算演算が終了した後（すなわち、
積和演算部における演算が終了した後であって、減算器
１１２による演算や除算器１１４による割り算が行われ
ている期間）に、シフトレジスタの内容を更新して、シ
フトレジスタの後半部から、過去に求めたｚ₁〜ｚ₃の解
を取り出して、グループＡの積和演算を先行的に実施し
てしまう。

【００５３】図３の下側に、各期間で実行される演算の
内容が記載されている。最初のうちは、シフトレジスタ
の後半部のデータは“０”のままであるので、スイッチ
をｂ側に切り換えて後半部からデータを取り出して積和
演算を行っても、その結果は“０”のままである。

【００５４】しかし、演算が進行していくと、過去に求
めた一次方程式の解が、シフトレジスタの後半部にシフ
トされてきて、やがて、スイッチをｂ側に切り換えてい
る期間（つまり、シフトレジスタの後半部からの出力を
選択している期間）において、次の一次方程式を解くた
めに必要な積和演算の一部が先行的に実施されるように
なり、共通の乗算器を時分割で使用した、非常に効率的
な処理がなされるようになる。

【００５５】以上が、図２の演算装置の特徴部分の概略
である。以下、図２の行列演算装置について、さらに詳
しく説明する。

【００５６】なお、以下の説明では、レジスタ１０１を
第１のレジスタと呼び、レジスタ１０４を第２のレジス
タと呼び、また、レジスタ１０９を第３のレジスタと呼
ぶ。さらに、加算器１０８を第１の加算器と呼び、加算
器１１０を第２の加算器と呼ぶ。また、スイッチ１０５
を第１のスイッチと呼び、スイッチ１０７を第２のスイ
ッチと呼ぶことにする。

【００５７】図２の行列演算装置は、現時点において求
まった演算結果（ｚ_I）を格納する第１のレジスタ１０
１と、現時点までに求まっている演算結果（ｚ₁〜
ｚ_i-1）を格納する、（Ｎ−２）段のシフトレジスタ１
０２と、既知の下三角行列（Ｌ）の対角要素を除く全て
の一般要素が格納される第１のメモリ１０３と、常時０
が格納されている第２のレジスタ１０４と、前記第１の
レジスタ１０１とシフトレジスタ１０２の前半（Ｎ／２
−１）個を併せて前半部としシフトレジスタの後半（Ｎ
／２−１）個を後半部としてこれら前半部あるいは後半
部のいずれかの読み出しを制御する第１のスイッチ部１
０５と、第１のメモリ１０３の前半（Ｎ／２）個のメモ
リを前半部とし第１のメモリ１０３の後半（Ｎ／２−
１）個のメモリおよび前記第２のレジスタ１０４を後半
部としてこれら前半部あるいは後半部のいずれかの読み
出しを制御する第２のスイッチ１０６と、前記第１のス
イッチ１０５の出力値と前記第２のスイッチ１０６の出
力値との乗算を行うためのＮ／２個の乗算器１０７と、
Ｎ／２個の乗算器１０７から出力される全演算結果を加
算する第１の加算器１０８と、第１の加算器１０８の演
算結果が前記後半部を読み出して得られた場合に前記第
１の加算器１０８の結果を蓄えておくための第３のレジ
スタ１０９と、第１の加算器１０８の結果が前記前半部
を読み出して得られた場合に第１の加算器１０８の演算
結果と前記第３のレジスタ１０９に蓄えている値とを加
算するための第２の加算器１１０と、Ｎ行×１列の既知
行列の要素を格納する第２のメモリ１１１と、第２のメ
モリ１１１から読み出される値から前記第２の加算器１
１０の演算結果を減算するための減算器１１２と、既知
の下三角行列の対角要素を格納するための第３のメモリ
１１３と、減算器１１２からの出力値を第３のメモリ１
１３から読み出される値で除算するための除算器１１４
と、除算器１１４が出力する演算結果を格納するための
第４のメモリ１１５と、から構成される。以上より、第
４のメモリには、ｚ₁からｚ_Nまで順次格納されていく。

【００５８】次に、図２の回路動作を説明する。

【００５９】演算開始時には、第１のメモリ１０３には
既知の下三角行列Ｌの一般要素が格納され、第２のメモ
リ１１１にはＮ行×１列の既知行列ｒの全要素が格納さ
れ、第３のメモリ１１３には下三角行列Ｌの対角要素
（Ｌ₁₁，Ｌ₂₂，…，Ｌ_NN）が格納され、第２のレジスタ
１０４および第３のレジスタ１０９には０がセットされ
る。

【００６０】第１のメモリ１０３はＮ−１個のメモリか
ら構成されており、それぞれのメモリには下三角行列Ｌ
の一般要素が規則的に格納される。

【００６１】メモリ（１）には（０，Ｌ₂₁，Ｌ₃₂，
Ｌ₄₃，…，Ｌ_N,N-1）が、メモリ（２）には（０，０，
Ｌ₃₁，Ｌ₄₂，Ｌ₅₃，…，Ｌ_N,N-2）が、…メモリ（Ｎ−
２）には（０，０，…，０，Ｌ_N-1，₁，Ｌ_N,2）が、メ
モリ（Ｎ−１）には（０，０，…，０，Ｌ_N,1）が格納
される。各メモリは全てＮ個のアドレスを持っている。
これらはシフトレジスタ１０２がシフトするタイミン
グに従ってメモリアドレスがインクリメントされて順次
読み出されるという動作をする。

【００６２】演算開始時（ｚ₁算出時）において、第１
のレジスタ１０１およびシフトレジスタ部１０２には、
初期値である０が格納されている状態である。

【００６３】まず、シフトレジスタ１０２の後半部から
値を読み出すように第１のスイッチ部１０５が制御し、
第１のメモリ１０３の後半部から値を読み出すように第
２のスイッチ１０６が制御する。

【００６４】この時、シフトレジスタ１０２にはすべて
０が格納されているのでＮ／２個の乗算器１０７の演算
結果はすべて０となる。従って、第１の加算器１０８の
結果も０となり第３のレジスタ１０９には０が格納され
る。

【００６５】次に第１のスイッチ１０５を切り替えて第
１のレジスタ１０１およびシフトレジスタ１０２の前半
部から値を読み出すように制御し乗算器１０７に入力す
る。また、同時に、第１のメモリ１０３の前半部および
第２のレジスタ１０４を読み出すように制御し乗算器１
０７に入力する。前半部の乗算の結果も全て０になるた
め、第１の加算器１０８の演算結果も０となる。第１の
加算器１０８の演算結果（前半部の乗算結果の総和）と
第３のレジスタ１０９に蓄えていた値（後半部の乗算結
果の総和）を第２の加算器１１０に入力する。

【００６６】第２の加算器１１０の出力も０となる。第
２の加算器の演算が終わると第２のメモリ１１１から既
知行列ｒの第１要素ｒ₁を読み出して減算器１１２にお
いてｒ₁から第２の加算器１１０の演算結果を減算す
る。

【００６７】また、第３のレジスタ１０９を初期化して
おく。第２の加算器１１０の演算結果が０であることか
ら減算器１１２の出力はｒ₁−０＝ｒ₁である。減算器１
１２の演算が終わると第３のメモリ１１３から下三角行
列の対角要素Ｌ₁₁を読み出し、除算器１１４において減
算器１１２の出力値をＬ₁₁で除算する。

【００６８】除算器１１４の出力はｒ₁／Ｌ₁₁であるこ
とから解ｚ₁がこの時点で求まる。得られた解ｚ₁は第４
のメモリ１１５に格納されると同時に第１のレジスタ１
０１に格納される。

【００６９】次に解ｚ₂を求める動作について説明す
る。解ｚ₁の演算過程において、第２の加算器１１０の
演算が終了した時点で、第１のレジスタ１０１の値をシ
フトレジスタ１０２に入力して１段シフトを行う。

【００７０】また、（Ｎ−１）個の第１のメモリ１０３
の読み出しアドレスをインクリメントする。ここで、第
１のスイッチ１０５を切り替えてシフトレジスタ１０２
の後半部から値を読み出すように制御する。同時に第２
のスイッチ１０６を切り替えて第１のメモリ１０３の後
半部から値を読み出すように制御する。

【００７１】シフトレジスタ１０２の後半部および第１
のメモリの後半部が乗算器１０７に入力されて乗算が行
われる。この時点においてもシフトレジスタ１０２の値
が全て０なので乗算結果は全て０になる。

【００７２】乗算結果が第１の加算器１０８に入力され
て加算される。加算器の結果も０である。加算結果が第
３のレジスタ１０９に格納される。この時点において解
ｚ₁が求まっていなければ、第１のスイッチ１０５およ
び第２のスイッチ１０６を切り替えず、解ｚ₂を求める
ための演算は待機状態に入る。

【００７３】解ｚ₁が求まり第１のレジスタ１０１に格
納されると第１のスイッチ１０５を切り替えて第１のレ
ジスタ１０１およびシフトレジスタ１０２の前半部から
値を読み出すように制御し乗算器１０７に入力する。

【００７４】また、同時に、第１のメモリ１０３の前半
部および第２のレジスタ１０４を読み出すように制御し
乗算器１０７に入力する。乗算器１０７では第１のスイ
ッチ１０５の出力と第２のスイッチ１０６の出力との乗
算を行う。

【００７５】第１のレジスタ１０１には解ｚ₁が格納さ
れており、また、第１のメモリ１０３の読み出しアドレ
スがインクリメントされているのでメモリ（１）からは
Ｌ₂₁が読み出される。従って、乗算器（ＭＵＬ（１））
の演算結果はｚ₁・Ｌ₂₁となる。シフトレジスタ１０２
には全て０が格納されているので乗算器ＭＵＬ（１）以
外の演算結果は０である。

【００７６】従って、第１の加算器１０８の演算結果は
ｚ₁・Ｌ₂₁となる。第２の加算器１１０で第３のレジス
タ１０９に蓄えられていた値と第１の加算器１０８の演
算結果の加算を行う。第３のレジスタ１０９には０が入
っていたので第２の加算器１１０の出力はｚ₁・Ｌ₂₁と
なる。

【００７７】第２の加算器１１０の演算が終わると第２
のメモリ１１１の読み出しアドレスをインクリメントし
て値ｒ₂を読み出して減算器１１２に入力される。減算
器１１２では第２のメモリ１１１から読み出したｒ₂ か
ら第２の加算器１１０の出力値ｚ₁・Ｌ₂₁を減算する。

【００７８】従って、減算器１１２の演算結果は（ｒ₂
−ｚ₁・Ｌ₂₁）となる。減算器１１２の演算が終わると
第３のメモリ１１３の読み出しアドレスをインクリメン
トして下三角行列Ｌの対角要素Ｌ₂₂を読み出して除算器
１１４に入力する。除算器１１４では、減算器１１２の
演算結果である（ｒ₂−ｚ₁・Ｌ₂₁）を第３のメモリ１１
３から読み出したＬ₂₂で除算する。

【００７９】除算器１１４の演算結果は、（ｒ₂−ｚ₁・
Ｌ₂₁）／Ｌ₂₂となる。前述の（５）式より、ｚ₂＝（ｒ₂
−ｚ₁・Ｌ₂₁）／Ｌ₂₂である。つまり、除算器１１４の
出力はｚ₂であり、第４のメモリ１１５および第１のレ
ジスタ１０１に入力される。以降ｚ₃，…，ｚ_Nも同様に
して求めることができる。

【００８０】以上説明した、本実施の形態の演算装置の
効果について述べる。

【００８１】第１のレジスタ１０１と（Ｎ−２）段のシ
フトレジスタ１０２から値を読み出して乗算を行うので
各段につき１個の乗算器があれば並列処理ができ処理時
間が短縮できるが、同時に並列処理を行う場合、第１の
レジスタ１０１に直前の解が格納されるまで待機しなけ
ればならない。

【００８２】そこで、本発明の行列演算装置では既に求
まっている解が格納されているシフトレジスタ１０２の
後半部を先に演算を行い、直前の解が求まった時点で前
半部の演算を行うというように、乗算器の個数を半分に
削減し、時分割処理を行っている。

【００８３】以上から、本発明の行列演算装置を用いれ
ば、高速かつ小規模な回路構成で前進代入演算処理を行
うことができる。

【００８４】（実施の形態２）上述の実施の形態では、
下三角行列を用いた演算について説明したが、本実施の
形態では、上三角行列を用いた演算を行う場合について
説明する。

【００８５】Ｎ行×Ｎ列の上三角行列をＬ，ｎ行×１列
の既知行列をｚとすると、前記連立一次方程式は、
（８）式で表わされる。Ｌｄ＝ｚ………（８）解であるｄはｎ行×１列の行列である。上三角行列は、
例えば、図５に示すように、左下半分がオール０で、右
上半分に行列要素が配置されている行列である。

【００８６】連立一次方程式は、行列Ｌが上三角行列な
ので、ｄ_Nからｄ₁まで逆順に求めることができる。この
場合の演算式は、前記式（６）で示される。

【００８７】このような演算を、図２の行列演算装置に
て実行する。

【００８８】図２の行列演算装置は、上述のとおり、現
時点において求まった演算結果（ｄ _I）を格納する第１
のレジスタ１０１と、現時点までに求まっている演算結
果（ｄ_N〜ｄ_i+1）を格納する（Ｎ−２）段のシフトレジ
スタ１０２と、既知の上三角行列（Ｌ）の対角要素を
除く全ての一般要素が格納される第１のメモリ１０３
と、常時０が格納されている第２のレジスタ１０４と、
第１のレジスタ１０１とシフトレジスタ１０２の前半
（Ｎ／２−１）個を併せて前半部としシフトレジスタの
後半（Ｎ／２−１）個を後半部としてこれら前半部ある
いは後半部のいずれかの読み出しを制御する第１のスイ
ッチ１０５と、第１のメモリ１０３の前半（Ｎ／２）個
のメモリを前半部とし、第１のメモリ１０３の後半（Ｎ
／２−１）個のメモリおよび第２のレジスタ１０４を後
半部としてこれら前半部あるいは後半部のいずれかの読
み出しを制御する第２のスイッチ１０６と、第１のスイ
ッチ１０５の出力値と第２のスイッチ１０６の出力値と
の乗算を行うためのＮ／２個の乗算器１０７と、Ｎ／２
個の乗算器１０７から出力される全演算結果を加算する
第１の加算器１０８と、第１の加算器１０８の演算結果
が後半部を読み出して得られた場合に第１の加算器１０
８の結果を蓄えておくための第３のレジスタ１０９と、
第１の加算器１０８の結果が前半部を読み出して得られ
た場合に第１の加算器１０８の演算結果と前記第３のレ
ジスタ１０９に蓄えている値とを加算するための第２の
加算器１１０と、Ｎ行×１列の既知行列の要素を格納す
る第２のメモリ１１１と、第２のメモリ１１１から読み
出される値から第２の加算器１１０の演算結果を減算す
るための減算器１１２と、既知の上三角行列の対角要素
を格納するための第３のメモリ１１３と、減算器１１２
からの出力値を前記第３のメモリ１１３から読み出され
る値で除算するための除算器１１４と、除算器１１４が
出力する演算結果を格納するための第４のメモリ１１５
と、から構成される。以上より、第４のメモリには、ｄ
_Nからｄ₁まで順次格納されていく。

【００８９】次に、回路動作を説明する。

【００９０】演算開始時には、第１のメモリ１０３には
既知の上三角行列Ｌの一般要素が格納され、第２のメモ
リ１１１にはｎ行×１列の既知行列ｚ（ｚ₁，ｚ₂，…ｚ
_N）の全要素が格納され、第３のメモリ１１３には上三
角行列Ｌの対角要素（Ｌ₁₁，Ｌ₂₂，…，Ｌ_NN）が格納さ
れ、第２のレジスタ１０４および第３のレジスタ１０９
には０がセットされる。第１のメモリ１０３はＮ−１個
のメモリから構成されており、それぞれのメモリには上
三角行列Ｌの一般要素が規則的に格納される。第１のメ
モリ１０３におけるメモリ（１）には（Ｌ₁₂，Ｌ₂₃，Ｌ
₃₄，…，Ｌ_N-1, _N，０）が、メモリ（２）には（Ｌ₁₃，
Ｌ₂₄，Ｌ₃₅，…，Ｌ_N-2,N，０，０）が、…メモリ（Ｎ
−２）には（Ｌ_1,N-1，Ｌ_2,N，０，…，０）が、メモリ
（Ｎ−１）には（Ｌ_1,N，０，…，０）が格納される。
各メモリは全てＮ個のアドレスを持っている。これら
はシフトレジスタ１０２がシフトするタイミングに従っ
てメモリアドレスがデクリメントされて順次読み出され
るという動作をする。

【００９１】演算開始時（ｄ_N算出時）において、第１
のレジスタ１０１およびシフトレジスタ１０２には初期
値である０が格納されている状態である。

【００９２】まずシフトレジスタ１０２の後半部から値
を読み出すように第１のスイッチ１０５が制御し、第１
のメモリ１０３の後半部から値を読み出すように第２の
スイッチ１０６が制御する。この時、シフトレジスタ１
０２にはすべて０が格納されているのでＮ／２個の乗算
器１０７の演算結果はすべて０となる。

【００９３】従って第１の加算器１０８の結果も０とな
り第３のレジスタ１０９には０が格納される。

【００９４】次に、第１のスイッチ１０５を切り替えて
第１のレジスタ１０１およびシフトレジスタ１０２の前
半部から値を読み出すように制御し乗算器１０７に入力
する。また同時に、第１のメモリ１０３の前半部および
第２のレジスタ１０４を読み出すように制御し乗算器１
０７に入力する。

【００９５】前半部の乗算の結果も全て０になるため、
第１の加算器１０８の演算結果も０となる。第１の加算
器１０８の演算結果（前半部の乗算結果の総和）と第３
のレジスタ１０９に蓄えていた値（後半部の乗算結果の
総和）を第２の加算器１１０に入力する。第２の加算器
１１０の出力も０となる。第２の加算器の演算が終わる
と第２のメモリ１１１から既知行列ｚの第Ｎ要素ｚ_Nを
読み出して減算器１１２においてｚ_Nから第２の加算器
１１０の演算結果を減算する。また、第３のレジスタ１
０９を初期化しておく。

【００９６】第２の加算器１１０の演算結果が０である
ことから減算器１１２の出力はｚ_N−０＝ｚ_Nである。減
算器１１２の演算が終わると第３のメモリ１１３から上
三角行列の対角要素Ｌ_NNを読み出し、除算器１１４にお
いて減算器１１２の出力値をＬ_NNで除算する。除算器１
１４の出力はｚ_N／Ｌ_NNであることから解ｄ_Nがこの時点
で求まる。得られた解ｄ_Nは第４のメモリ１１５に格納
されると同時に第１のレジスタ１０１に格納される。

【００９７】次に解ｄ_N-1を求める動作について説明す
る。解ｄ_Nの演算過程において、第２の加算器１１０の
演算が終了した時点で、第１のレジスタ１０１の値をシ
フトレジスタ１０２に入力して１段シフトを行う。

【００９８】また、（Ｎ−１）個の第１のメモリ１０３
の読み出しアドレスをデクリメントする。ここで、第１
のスイッチ１０５を切り替えてシフトレジスタ１０２の
後半部から値を読み出すように制御する。

【００９９】同時に第２のスイッチ１０６を切り替えて
第１のメモリ１０３の後半部から値を読み出すように制
御する。シフトレジスタ１０２の後半部および第１のメ
モリの後半部が乗算器１０７に入力されて乗算が行われ
る。この時点においてもシフトレジスタ１０２の値が全
て０なので乗算結果は全て０になる。乗算結果が第１の
加算器１０８に入力されて加算される。加算器の結果も
０である。加算結果が第３のレジスタ１０９に格納され
る。この時点において解ｄ_Nが求まっていなければ、第
１のスイッチ１０５および第２のスイッチ１０６を切り
替えず、解ｄ_N- ₁を求めるための演算は待機状態に入
る。解ｄ_Nが求まり第１のレジスタ１０１に格納される
と第１のスイッチ１０５を切り替えて第１のレジスタ１
０１およびシフトレジスタ１０２の前半部から値を読み
出すように制御し乗算器１０７に入力する。また同時
に、第１のメモリ１０３の前半部および第２のレジスタ
１０４を読み出すように制御し乗算器１０７に入力す
る。乗算器１０７では第１のスイッチ１０５の出力と第
２のスイッチ１０６の出力との乗算を行う。第１のレジ
スタ１０１には解ｄ_Nが格納されており、また、第１の
メモリ１０３の読み出しアドレスがデクリメントされて
いるのでメモリ（１）からはＬ_N-1,Nが読み出される。
従って、乗算部１０７の乗算器（ＭＵＬ１）の演算結果
はｄ_N・Ｌ_N-1,Nとなる。シフトレジスタ１０２には全て
０が格納されているので乗算器（ＭＵＬ１）以外の演算
結果は０である。従って、第１の加算器１０８の演算結
果はｄ_N・Ｌ_N-1 _,Nとなる。第２の加算器１１０で第３の
レジスタ１０９に蓄えられていた値と第１の加算器１０
８の演算結果の加算を行う。第３のレジスタ１０９には
０が入っていたので第２の加算器１１０の出力はｄ_N・
Ｌ_N-1,Nとなる。

【０１００】第２の加算器１１０の演算が終わると第２
のメモリ１１１の読み出しアドレスをデクリメントして
値ｚ_N-1を読み出して減算器１１２に入力される。減算
器１１２では第２のメモリ１１１から読み出したｚ_N-1
から第２の加算器１１０の出力値ｄ_N・Ｌ_N-1,Nを減算す
る。従って、減算器１１２の演算結果は（ｚ_N-1−ｄ_N・
Ｌ_N-1,N）となる。減算器１１２の演算が終わると第３
のメモリ１１３の読み出しアドレスをデクリメントして
上三角行列Ｌの対角要素Ｌ_N-1,N-1を読み出して除算器
１１４に入力する。

【０１０１】除算器１１４では、減算器１１２の演算結
果である（ｚ_N-1−ｄ_N・Ｌ_N-1,N）を第３のメモリ１１
３から読み出したＬ_N-1,N-1で除算する。除算器１１４
の演算結果は、（ｚ_N-1−ｄ_N・Ｌ_N-1,N）／Ｌ_N-1,N-1と
なる。（６）式より、ｄ_N-1＝（ｚ_N-1−ｄ_N・Ｌ_N-1,N）
／Ｌ_N-1,N-1である。つまり、除算器１１４の出力はｄ
_N-1であり、第４のメモリ１１５および第１のレジスタ
１０１に入力される。以降ｄ_N-2，…，ｄ₁も同様にして
求めることができる。

【０１０２】本実施の形態の効果について述べる。

【０１０３】第１のレジスタ１０１と（Ｎ−２）段のシ
フトレジスタ１０２から値を読み出して乗算を行うので
各段につき１個の乗算器があれば並列処理ができ処理時
間が短縮できるが、同時に並列処理を行う場合、第１の
レジスタ１０１に直前の解が格納されるまで待機しなけ
ればならない。

【０１０４】そこで、本発明の行列演算装置では既に求
まっている解が格納されているシフトレジスタ１０２の
後半部を先に演算を行い、直前の解が求まった時点で前
半部の演算を行うというように、乗算器の個数を半分に
削減し、時分割処理を行っている。

【０１０５】以上から、本発明の行列演算装置を用いれ
ば、高速かつ小規模な回路構成で後退代入演算処理を行
うことができる。

【０１０６】(実施の形態３)本発明の行列演算装置は、
無線通信で受信した信号の復調方法であるジョイントデ
ィテクション復調にも適用することができる。

【０１０７】ジョイントディテクション復調（以下、Ｊ
Ｄ復調という）は、Ｗ−ＣＤＭＡのＴＤＤモードの通信
に適した復調方法であり、拡散符号を乗算して自己相関
を検出して復調する方法と異なり、受信信号に重畳され
る複数のユーザーの信号のそれぞれについて相互相関を
検出し、自己の信号以外の成分を引き算することによ
り、各ユーザーの信号のみを取り出すという、干渉キャ
ンセルの原理を積極的に利用した復調方法であり、自己
相関のみでは除去できない干渉成分も正確に除去できる
ため、より精度の高い復調を行うことができる。また、
ＪＤ復調では、遅延波による相互相関も干渉除去するこ
とができる。

【０１０８】図７は、ＪＤ復調を行う信号の伝搬モデル
を示している。

【０１０９】ｄ（１）〜ｄ（ｋ）はｋ人のユーザーがそ
れぞれ送信した信号を示しており、これが復調の対象と
なる。ｃ（１）〜ｃ（ｋ）は拡散コードであり、ｈ
（１）〜ｈ（ｋ）は推定された伝搬特性（遅延プロファ
イル：推定した回線のインパルス応答）である。

【０１１０】ｂ（１）〜ｂ（ｋ）は、拡散コードと伝搬
特性の畳み込み演算によって求められるべクトルであ
る。これにノイズｎが加わったものが受信信号ｅであ
り、これをＪＤ復調部２０３で復調して、各ユーザーの
送信信号ｄ（１）〜ｄ（ｋ）を区別して復調する。

【０１１１】図８は、図７の伝搬モデルを行列表示した
図である。

【０１１２】図８より、Ａｄ＋ｎ＝ｅという方程式から
行列ｄを算出するのが、ＪＤ復調である。両辺に、行列
Ａの共役転置行列Ａ^Hを左側から乗算すると、Ａ^HＡｄ＋
Ａ^Hｎ＝Ａ^Hｅと変形できる。ノイズｎが無視できるくら
い小さい、あるいはＡ^Hｎ＝σ²Ｉｄ（Ｉはｎ行ｎ列の単
位行列）で表わされるなら、方程式は、Ｆｄ＝ｒという
形で表わされる。

【０１１３】すなわち、Ａ^Hｎ＝σ²Ｉｄ（ＩはＮ行Ｎ列
の単位行列）とすると、（Ａ^HＡ＋σ²Ｉ）ｄ＝Ａ^Hｅと
変形できる。ここで、Ａ^HｅはＲＡＫＥ合成後のシンボ
ルデータを表わしており、ｒと表記する。また、Ａ^HＡ
＋σ²Ｉ＝Ｆとおく。すると、Ｆｄ＝ｒと表わすことが
できる。

【０１１４】ここで、行列Ｆは相互相関行列であり、ノ
イズｎが無視できるぐらい十分に小さい場合、拡散コー
ドと、推定した回線のインパルス応答とを畳み込んだベ
クトルＢ１（＝Ｂ２＝Ｂｎ）を規則的に配置して生成し
た行列Ａと、その共役転置行列Ａ^Hとの乗算を行って生
成された行列であり、対称行列である。

【０１１５】このような方程式から、行列ｄを求めるた
めには、行列Ｆの逆行列を生成して乗算すればよいが、
実際には、逆行列の算出は容易ではない。そこで、本実
施の形態のＪＤ復調部では、行列Ｆをコレスキー分解
し、連立一次方程式を解くことで行列ｄの要素を求め
る。

【０１１６】図６（ａ）は、ＪＤ復調部を含むＣＤＭＡ
受信装置の構成を示すブロック図であり、（ｂ）は、送
信データのフォーマットを示す図である。

【０１１７】アンテナ２で受信された信号は無線受信部
１０で増幅され、回線推定部２０１および逆拡散部２０
７に入力される。

【０１１８】回線推定部２０１では、受信信号に含まれ
る既知信号（ミッドアンブルコード）についてのインパ
ルス応答から、各ユーザーの信号の回線推定を行う。

【０１１９】ミッドアンブルコードは．図６（ｂ）に示
すように、１つのスロットの中央部に挿入されている、
回線推定用の既知コードである。

【０１２０】回線推定部２０１は、ミッドアンブル相関
処理部２０と、ミッドアンブルコード生成部２４と、パ
ス選択部２２とを有する。

【０１２１】無線受信部１０を経た信号は逆拡散部２０
７にて逆拡散される。回線推定部２０１で得られた回線
推定値は、ＲＡＫＥ合成部２０２およびＪＤ復調部２０
３に入力される。逆拡散後のシンボルデータについて、
回線推定値を基にした位相補償を行い、ＲＡＫＥ合成部
２０２にてＲＡＫＥ合成を行い、ＲＡＫＥ合成結果ｒを
ＪＤ復調部２０３に入力する。

【０１２２】ＪＤ復調部２０３は、拡散コード発生部３
０から与えられる拡散コードと推定された回線のインパ
ルス応答から相互相関行列（Ｆ）を求める相互相関行列
（Ｆ）生成部２０４と、相互相関行列をコスレキー分解
あるいは変形コレスキー分解して、下三角行列および上
三角行列の積の形式とするコレスキー分解部２０５と、
下三角行列または上三角行列を含む形式で表わされる連
立一次方程式について、前進代入あるいは後退代入を用
いて解を算出する連立方程式演算部２０６とを有する。
連立方程式演算部２０６は、図２の行列演算装置を具備
する。

【０１２３】図９は、相互相関行列（Ｆ）生成部２０４
の機能を説明するための図である。図９の上側に示され
る、畳み込み演算処理Ｘ１では、拡散コードを蓄積して
いる部分９００から出力される拡散コード（Ｃ₁〜Ｃ_Q）
と、回線推定値を格納している部分９０２から出力され
る回線推定値のパラメータ（ｈ₁〜ｈ_w）を、加算器９０
３（９０３ａ〜９０３ｃ等）および加算器９０４を用い
て畳み込み、ベクトルｂ₁〜ｂ_Q+W-1を求める。

【０１２４】そして、図９の下側に示される処理Ｙ１に
おいて、ベクトルｂを規則的に配置して、行列Ａを生成
する。さらに、処理Ｙ２において、行列Ａと行列Ａの共
役転置行列である行列Ａ^Hの乗算を行い、行列Ｆ（＝Ａ^H
Ａ）を生成する。

【０１２５】ここで、ＪＤ復調の結果として得られる送
信信号の推定信号をｄとすると、次の（９）式が成立す
る。Ｆｄ＝ｒ……（９）この式を、連立方程式演算部２０６にて、ｄについて解
く。

【０１２６】ここで行列Ｆが対称行列であることからコ
レスキー分解（変形コレスキー分解を含む）ができ、行
列Ｆは下三角行列Ｌを用いて、Ｆ＝ＬＬ^Hと分解でき
る。ただし、Ｌ^HはＬの共役転置行列である。コレスキ
ー分解部２０５でコレスキー分解（あるいは変形コレス
キー分解）を行う。

【０１２７】以上から、ＬＬ^Hｄ＝ｒとなり、Ｌ^Hｄ＝ｚ
と置換することでＬｚ＝ｒでまず下三角行列に関する連
立方程式をｚについて解く。ここで行列ｚが既知にな
ることから、Ｌ^Hｄ＝ｚの上三角行列に関する連立方程
式をｄについて解くことができる。

【０１２８】これら、下三角行列に関する連立１次方程
式、上三角行列に関する連立１次方程式を、図２の本発
明の行列演算装置を用いて解くことで、非常に高速に解
を求めることができる。

【０１２９】（実施の形態４）本発明の行列演算装置
は、最小２乗誤差法（ＭＭＳＥ）に基づいたアダプティ
ブアレイが実装されている通信装置にも用いることがで
きる。

【０１３０】最小２乗誤差法（ＭＭＳＥ）に基づいたア
ダプティブアレイが実装されている通信装置を図１０に
示す。

【０１３１】例としてアンテナが３本の場合について説
明する。

【０１３２】アンテナ３０１、アンテナ３０２、アンテ
ナ３０３から受信信号が入力される。受信信号の復調器
３０４で最適な復調を行えるようにウェイト生成部３０
５で生成されるウェイトを各アンテナから受信された信
号に乗算して最適な重み付けを行う。

【０１３３】アンテナ３０１、アンテナ３０２、アンテ
ナ３０３から入力される受信信号の自己相関行列をＲ、
受信信号と既知信号との相互相関行列をＰとするとウェ
イトｗは（１０）式から求めることができる。Ｒｗ＝Ｐ
・・・（１０）ここで、Ｒは対称行列であることか
らコレスキー分解することができる。従って、上三角行
列に関する連立一次方程式、下三角行列に関する連立一
次方程式を解くことになる。

【０１３４】そこで、本発明の行列演算装置を用いるこ
とにより、最適なウェイトを高速に求めることができ
る。

【０１３５】（実施の形態５）本発明の行列演算装置
は、適応等化器が実装されている通信装置にも用いるこ
とができる。適応等化器は伝送路の時間応答を精密に制
御を行って伝送路の振幅と遅延特性を平滑にするフィル
タである。適応等化器が実装されている通信装置を図１
１に示す。

【０１３６】受信信号がトランスバーサルフィルタ（Ｆ
ＩＲ）４０１およびウェイト算出部４０２に入力され
る。

【０１３７】ウェイト算出部４０２では、トランスバー
サルフィルタ４０１の最適なタップ係数を算出する。ト
ランスバーサルフィルタ４０１のタップ数をＭとする。
最適なタップ係数は、以下のようにして算出する。最
適なタップ係数をＭ行×１列の行列ｗとし、受信信号の
自己相関行列をＲとし（Ｍ行×Ｍ列の行列）、受信信号
と既知信号に対応する望みの応答との相互相関行列をＰ
（Ｍ行×１列の行列）とすると以下の（１１）式が成り
立つ。ＲＷ＝ｐ……（１１）ここで、時点ｉにおける受信信号ｒ（ｉ）とすると、受
信信号の自己相関行列は以下のように与えられる。

【０１３８】

【数３】また、望みの応答ｄ（ｎ）と受信信号との相互相関行列
Ｐは以下のように与えられる。

【０１３９】

【数４】

【０１４０】（１１）式を、ｗについて解き、最適なタ
ップ係数を求めて最適フィルタを生成する。ここで、Ｒ
は対称行列なのでコレスキー分解、変形コレスキー分解
を行うことができる。それ以降の前進代入、後退代入演
算を本発明の行列演算器を用いることにより、小規模な
回路構成で高速に演算を行うことができる。

【０１４１】（実施の形態６）本発明の行列演算装置
は、アダプティブアレイが実装されている通信装置にお
いて、到来方向推定アルゴリズムの一種であるＣａｐｏ
ｎ法の演算にも有効である。

【０１４２】受信信号の相関行列を、Ｒｘｘ，アレイの
応答ベクトルをａ（θ）とすると、Ｃａｐｏｎ法角度ス
ペクトラムＰ_cp（θ）は、（１２）式で求めることがで
きる。

【０１４３】

【数５】ここで、受信信号の相関行列Ｒ_xxは対称行列であるので
コレスキー分解ができる。下三角行列をＬとすると、Ｒ
_xx＝ＬＬ^Hと分解できる。従って、Ｒ_xx ^-1＝（ＬＬ^H）^-1
と変形できる。ＬＬ^Hの逆行列を求める際に（１３）式
を用いて容易に求めることができる。ＬＬ^Hの逆行列を
ｘ、単位行列をＥとすると、（１３）式で表わすことが
できる。ＬＬ^Hｘ＝Ｅ………（１３）数式１１をｘについて解くのに本発明の行列演算器を
用いることにより、小規模な回路で高速に演算を行うこ
とができる。以上に示しているように本発明の行列演算
器は逆行列を高速に求めることができる。

【０１４４】

【発明の効果】以上説明したように本発明によれば、ハ
ードウエアで構成された巡回型の演算処理回路でもっ
て、超高速の行列演算を実行できる。これにより、例え
ば、従来の１０倍の高速化が達成される。

【０１４５】また、本発明では、乗算器を時分割で使用
することで、乗算器の数を、無理なく効果的に削減して
装置の小型化や低消費電力化を促進することができる。
すなわち、直前の一次方程式の解がまだ演算中の時に、
次の一次方程式の解の演算の積和演算を開始させる。た
だし積和演算にはこの時点でまだ算出中である直前の要
素も含まれるため全ての積和演算を行うことができな
い。そこで前半部と後半部（直前の要素が含まれる方）
にわけ、乗算を一斉に行えるように乗算器を複数並べ
て、後半部から乗算を開始させる。直前の要素が求まっ
てから前半部の乗算を開始させる。直前の要素が求まっ
てから一斉に乗算して積和演算するのに比べて、例え
ば、半分の乗算器で済む。処理時間もほとんど変わらな
い。

【０１４６】このようにして、本発明によれば、高速な
行列演算を、小型かつ低消費電力のハードウエアでもっ
て効率的に実現できる。本発明の行列演算装置は、ＬＳ
Ｉ化に適しており、したがって、携帯電話等の移動体通
信機にも適用が可能である。

【図面の簡単な説明】

【図１】下三角行列を含む行列演算の処理内容を示す図

【図２】本発明の行列演算装置の一例の構成を示す回路
図

【図３】図２の行列演算装置の特徴的な動作を説明する
ためのタイミング図

【図４】図２の行列演算装置により、一次方程式の解を
求める際の処理内容の一例を説明するための図

【図５】上三角行列を含む行列演算の処理内容を示す図

【図６】（ａ）ＪＤ復調部を含むＣＤＭＡ受信装置の構
成を示すブロック図（ｂ）送信データのフォーマットを示す図

【図７】マルチユーザーの送信信号の伝搬モデルを示す
図

【図８】図７の伝搬モデルを行列の形式で表わした図

【図９】相互相関行列（Ｆ）の生成について説明するた
めの図

【図１０】本発明の行列演算装置を適用したアダプティ
ブアレイ装置の構成を示す図

【図１１】本発明の行列演算装置を適用した適応等化器
の構成を示す図

【図１２】従来のマルチプロセッサを利用した行列演算
方法を説明するための図

【符号の説明】

１０１，１０４，１０９レジスタ１０２シフトレジスタ１０３，１１１，１１３，１１５メモリ１０５，１０６スイッチ部１０８，１１０加算器１１２減算器１１４除算器２０６行列演算装置

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B056 AA05 BB01 BB31 BB71 5J021 AA05 AA09 CA06 DB02 DB03 EA04 FA13 FA14 FA15 FA16 FA17 FA20 FA26 FA29 FA30 FA32 GA02 HA04 HA05 JA10 5K046 AA05 BA01 BA07 EE05 EE06 EE32 EE47 EF15 5K059 AA08 AA12 CC01 CC04 DD31

Claims

【特許請求の範囲】

【請求項１】既知の下三角行列を“Ｌ”，既知の上三
角行列を“Ｕ”としたとき、Ｌ（またはＵ）・Ｘ＝Ｙ
（Ｘは求める行列，Ｙは既知行列）で表わされる連立一
次方程式の解を、前進代入あるいは後退代入を用いて算
出して、前記求める行列Ｘの全要素の値を得る行列演算
装置であって、ｎ番目（ｎは２以上の自然数）の一次方程式の解を求め
るために必要な、直前の一次方程式の解を含む過去に求
められたすべての解についての所定の積和演算を行うハ
ードウエア構成の積和演算部と、積和演算部から出力される値について、所定の線形演算
を行って前記ｎ番目の一次方程式の解を求めるハードウ
エア構成の線形演算部と、を具備し、前記線形演算部にて（ｎ−１）番目の一次方程式の解を
求める演算がなされている期間において、前記積和演算
部にて、ｎ番目の一次方程式の解を求めるために必要な
積和演算項のうちの、前記（ｎ−１）番目の一次方程式
の解を含まない部分的な項についての積和演算を先行的
に実施することを特徴とする行列演算装置。
【請求項２】請求項１において、前記積和演算部を構成する乗算器を時分割で使用するこ
とを特徴とする行列演算装置。
【請求項３】既知の下三角行列を“Ｌ”，既知の上三
角行列を“Ｕ”としたとき、Ｌ（またはＵ）・Ｘ＝Ｙ
（Ｘは求める行列，Ｙは既知行列）で表わされる連立一
次方程式の解を、前進代入あるいは後退代入を用いて算
出して、前記求める行列Ｘの全要素の値を得る行列演算
装置であって、ｎ番目（ｎは２以上の自然数）の一次方程式の解を求め
るために必要な、直前の一次方程式の解を一時的に蓄積
する第１のレジスタと、前記ｎ番目の一次方程式の解を求めるために必要な、前
記直前の一次方程式よりも以前の一次方程式の各解を一
時的に蓄積すると共に、途中で折り返されることによっ
て前半部分と後半部分とに区別される構成をもつシフト
レジスタと、前記折り返されたシフトレジスタのうちの、対応する位
置にある前半部分のタップおよび後半部分の各タップを
一組とし、あるいは、前記レジスタと前記シフトレジス
タの後半部分の対応する位置のタップとを一組とし、各
組において、いずれを出力するかを切り換えるための、
各組に対応して設けられている複数のスイッチと、前記下三角行列Ｌあるいは上三角行列Ｕの一般要素を、
前記複数のスイッチから出力される値の各々に乗算する
ための係数として、所定の順番で発生する係数発生器
と、前記複数のスイッチの各々から出力される値と、前記係
数発生器から発生する各スイッチに対応した係数とを乗
算するための、複数の乗算器と、前記複数の乗算器の各々から出力される値を加算する加
算器と、この加算器から出力される、前記ｎ番目の一次方程式の
解を求めるために必要な積和演算結果の一部をなす値を
一時的に蓄積すると共に、前記加算器において次の加算
処理が行われる際に、その蓄積している値を前記加算器
に戻す第２のレジスタと、前記加算器から出力される、前記ｎ番目の一次方程式の
解を求めるために必要な完全な積和演算結果を示す値に
ついて、必要な線形演算を施して、前記ｎ番目の一次方
程式の解を算出する線形演算回路と、を具備し、求められたｎ番目の一次方程式の解を前記第１のレジス
タに戻すと共に、前記ｎ番目の一次方程式の解が前記第１のレジスタにセ
ットされる以前において、前記第１のレジスタおよび前
記シフトレジスタを１段分シフトさせ、かつ、前記加算
器から前記ｎ番目の一次方程式の解を求めるために必要
な完全な積和演算結果を示す値が出力された後であって
前記線形演算回路において演算が行われている期間にお
いて、前記複数のスイッチを前記シフトレジスタの前記
後半部分のタップの値が出力されるように切り換えて、
次の（ｎ＋１）番目の一次方程式の解を求めるために必
要な積和演算の一部を先行的に実行し、以下、求められた解を第１のレジスタに戻して演算を続
行し、前記求める行列Ｘのすべての要素を特定すること
を特徴とする行列演算装置。
【請求項４】請求項３において、前記係数発生器は、下三角行列あるいは上三角行列の一
般要素の値を係数として出力し、また、前記線形演算回
路は、前記下三角行列あるいは上三角行列の対角要素を
除数とする除算演算あるいは、この除算演算と等価な乗
算演算を行う回路を含むことを特徴とする行列演算装
置。
【請求項５】拡散コードと、推定した回線のインパル
ス応答とを畳み込んだものを規則的に配置した行列と、
前記行列の共役転置行列とを乗算して相互相関行列を生
成する相互相関行列生成部と、前記相互相関行列をコスレキー分解あるいは変形コレス
キー分解して、下三角行列および上三角行列の積の形式
とするコレスキー分解部と、前記下三角行列または前記上三角行列を含んだ形式で表
わされる連立一次方程式について、前進代入あるいは後
退代入を用いて解を算出する演算を、請求項１〜請求項
４のいずれかに記載の行列演算装置を用いて行う連立方
程式演算部と、を有することを特徴とするジョイントディテクション復
調装置。
【請求項６】アダプティブアレイにおける各アンテナ
の受信信号に乗算するためのウェイトを、請求項１〜請
求項４のいずれかに記載の行列演算装置を用いて求める
ことを特徴とするアダプティブアレイ装置。
【請求項７】トラスバーサルフィルタを具備する適応
等化器における、前記トランスバーサルフィルタのタッ
プ係数を、請求項１〜請求項４のいずれかに記載の行列
演算装置を用いて求めることを特徴とする適応等化器。
【請求項８】コレスキー分解を利用した逆行列演算
を、請求項１〜請求項４のいずれかに記載の行列演算装
置を用いて行うことを特徴とする逆行列演算装置。
【請求項９】請求項５記載のジョイントディテクショ
ン復調装置，請求項６記載のアダプティブアレイ装置，
請求項７記載の適応等化器または請求項８記載の逆行列
演算装置のいずれかを搭載した無線通信装置。