JP2006352137A - 少なくとも1つの開口部を有する最上部金属層を備える半導体素子及びその製造方法 - Google Patents
少なくとも1つの開口部を有する最上部金属層を備える半導体素子及びその製造方法 Download PDFInfo
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Abstract
【解決手段】前記半導体素子はセルアレイ領域を有する半導体基板及び前記セルアレイ領域を有する基板を覆う層間絶縁膜を具備する。前記セルアレイ領域内の前記層間絶縁膜上部に最上部金属層が配置される。前記最上部金属層は少なくとも1つの開口部を有する。前記半導体素子の製造方法も提供される。
【選択図】図2
Description
図10は本発明の効果を間接的に確認するために製造された256メガビットDRAM素子のセルテスト結果を示すグラフである。図10において、横軸は不良ビット数Nを示し、縦軸は累積分布率(CDR)を示す。
図11は従来技術及び本発明の実施形態により製造された256メガビットDRAM素子のセルテスト結果を示すグラフである。図11のグラフにおいて、横軸は不良ビット数Nを示し、縦軸(ordinate)は累積分布率CDRを示す。
3a、3b、3c、3d セルブロック
5a 感知増幅器
5b コラムデコーダ
7 ローデコーダ
11 半導体基板
13 素子分離膜
13a セル活性領域
21 下部層間絶縁膜
27 中間層間絶縁膜
37 上部層間絶縁膜
38 層間絶縁膜
39 第1下部金属配線
44 下部金属層間絶縁膜
45 第1上部金属配線
50 上部金属層間絶縁膜
51 第1最上部金属層
51s 第1スリット
53 シリコン酸化膜
55 シリコン窒化膜
56 パッシベーション膜
H 高電圧回路領域
V 重畳領域
Claims (54)
- セルアレイ領域を有する半導体基板と、
前記セルアレイ領域を有する基板を覆う層間絶縁膜と、
前記セルアレイ領域内の前記層間絶縁膜上部に配置され、少なくとも1つの開口部を有する最上部金属層と、
を含むことを特徴とする半導体素子。 - 前記セルアレイ領域は前記半導体基板に形成された複数のメモリセルを含み、前記層間絶縁膜は前記メモリセルを覆うことを特徴とする請求項1記載の半導体素子。
- 前記メモリセルのそれぞれは前記半導体基板に形成されたセルMOSトランジスタ及び前記セルMOSトランジスタのソース/ドレイン領域のうちいずれか1つに電気的に接続されたセルキャパシタを含むことを特徴とする請求項2記載の半導体素子。
- 前記セルアレイ領域内の前記層間絶縁膜上に配置された下部金属配線と、
前記下部金属配線を有する基板上に形成された下部金属層間絶縁膜と、をさらに含み、前記最上部金属層は前記下部金属層間絶縁膜上部に配置され、前記少なくとも1つの開口部は前記下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置することを特徴とする請求項1記載の半導体素子。 - 前記セルアレイ領域内の前記下部金属層間絶縁膜上に配置され、前記下部金属配線の上部を横切る上部金属配線と、
前記上部金属配線を有する基板上に形成された上部金属層間絶縁膜と、をさらに含み、前記最上部金属層は前記上部金属層間絶縁膜上部に配置され、前記少なくとも1つの開口部は前記下部金属配線間の前記下部金属層間絶縁膜と前記上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち少なくとも1つの上部に位置することを特徴とする請求項4記載の半導体素子。 - 前記少なくとも1つの開口部は前記最上部金属層を貫通する複数の開口部を含むことを特徴とする請求項1記載の半導体素子。
- 前記複数の開口部は複数のスリット及び/または複数のホールを含むことを特徴とする請求項6記載の半導体素子。
- 前記複数のスリット幅及びそれら間の間隔は0.5μmより大きいか同一であることを特徴とする請求項7記載の半導体素子。
- 前記複数のホール直径及びそれら間の間隔は0.2μmより大きいか同一であることを特徴とする請求項7記載の半導体素子。
- 前記最上部金属層を有する基板を覆うパッシベーション膜をさらに含むことを特徴とする請求項1記載の半導体素子。
- 前記パッシベーション膜は順に積層されたシリコン酸化膜及びシリコン窒化膜を含むことを特徴とする請求項10記載の半導体素子。
- セルアレイ領域及び前記セルアレイ領域に隣接した周辺回路領域を有する半導体基板と、
前記セルアレイ領域内の前記半導体基板に形成された複数のメモリセルと、
前記周辺回路領域内の前記半導体基板に形成された少なくとも1つの周辺MOSトランジスタと、
前記メモリセル及び前記周辺MOSトランジスタを有する基板を覆う層間絶縁膜と、
前記セルアレイ領域内の前記層間絶縁膜上部に配置され、少なくとも1つの第1開口部を有する第1最上部金属層と、
前記周辺回路領域内の前記層間絶縁膜上部に配置され、前記周辺MOSトランジスタの上部に位置する少なくとも1つの第2開口部を有する第2最上部金属層と、
を含むことを特徴とする半導体素子。 - 前記周辺MOSトランジスタは高電圧MOSトランジスタであることを特徴とする請求項12記載の半導体素子。
- 前記セルアレイ領域内の前記層間絶縁膜上に配置された第1下部金属配線と、
前記第1下部金属配線及び前記層間絶縁膜を覆う下部金属層間絶縁膜と、をさらに含み、前記第1最上部金属層は前記下部金属層間絶縁膜上部に配置され、前記少なくとも1つの第1開口部は前記第1下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置することを特徴とする請求項12記載の半導体素子。 - 前記周辺回路領域内の前記層間絶縁膜と前記下部金属層間絶縁膜との間に配置された第2下部金属配線をさらに含み、前記第2最上部金属層は前記下部金属層間絶縁膜上部に配置され、前記少なくとも1つの第2開口部は前記第2下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置することを特徴とする請求項14記載の半導体素子。
- 前記セルアレイ領域内の前記下部金属層間絶縁膜上に配置されて前記第1下部金属配線の上部を横切る第1上部金属配線と、
前記第1上部金属配線及び前記下部金属層間絶縁膜を覆う上部金属層間絶縁膜と、をさらに含み、前記第1最上部金属層は前記上部金属層間絶縁膜上部に配置され、前記少なくとも1つの第1開口部は前記第1下部金属配線間の前記下部金属層間絶縁膜と前記第1上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち、少なくとも1つの上部に位置することを特徴とする請求項14記載の半導体素子。 - 前記周辺回路領域内の前記下部金属層間絶縁膜と前記上部金属層間絶縁膜との間に配置された第2上部金属配線をさらに含み、前記第2最上部金属層は前記上部金属層間絶縁膜上部に配置され、前記少なくとも1つの第2開口部は前記第2下部金属配線間の前記下部金属層間絶縁膜と前記第2上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち、少なくとも1つの上部に位置することを特徴とする請求項16記載の半導体素子。
- 前記少なくとも1つの第1開口部は前記第1最上部金属層を貫通する複数の第1開口部を含むことを特徴とする請求項12記載の半導体素子。
- 前記複数の第1開口部は複数の第1スリット及び/または複数の第1ホールを含むことを特徴とする請求項18記載の半導体素子。
- 前記複数の第1スリット幅及びそれら間の間隔は0.5μmより大きいか同一であることを特徴とする請求項19記載の半導体素子。
- 前記複数の第1ホール直径及びそれら間の間隔は0.2μmより大きいか同一であることを特徴とする請求項19記載の半導体素子。
- 前記少なくとも1つの第2開口部は前記第2最上部金属層を貫通する複数の第2開口部を含むことを特徴とする請求項12記載の半導体素子。
- 前記複数の第2開口部は複数の第2スリット及び/または複数の第2ホールを含むことを特徴とする請求項22記載の半導体素子。
- 前記複数の第2スリット幅及びそれら間の間隔は0.5μmより大きいか同一であることを特徴とする請求項23記載の半導体素子。
- 前記複数の第2ホール直径及びそれら間の間隔は0.2μmより大きいか同一であることを特徴とする請求項23記載の半導体素子。
- 前記第1及び第2最上部金属層を有する基板を覆うパッシベーション膜をさらに含むことを特徴とする請求項12記載の半導体素子。
- 前記パッシベーション膜は順に積層されたシリコン酸化膜及びシリコン窒化膜を含むことを特徴とする請求項26記載の半導体素子。
- セルアレイ領域を有する半導体基板を準備する段階と、
前記半導体基板を覆う層間絶縁膜を形成する段階と、
前記セルアレイ領域内の前記層間絶縁膜上に少なくとも1つの開口部を有する最上部金属層を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。 - 前記層間絶縁膜を形成する前に前記セルアレイ領域内の前記半導体基板に複数のメモリセルを形成する段階をさらに含むことを特徴とする請求項28記載の半導体素子の製造方法。
- 前記最上部金属層を形成する前に前記セルアレイ領域内の前記層間絶縁膜上に下部金属配線を形成する段階と、
前記下部金属配線を有する基板上に下部金属層間絶縁膜を形成する段階と、をさらに含み、前記最上部金属層は前記少なくとも1つの開口部が前記下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置するように形成されることを特徴とする請求項28記載の半導体素子の製造方法。 - 前記セルアレイ領域内の前記下部金属層間絶縁膜上に上部金属配線を形成し、前記上部金属配線は前記下部金属配線の上部を横切るように形成する段階と、
前記上部金属配線を有する基板上に上部金属層間絶縁膜を形成する段階と、をさらに含み、前記最上部金属層は前記少なくとも1つの開口部が前記下部金属配線間の前記下部金属層間絶縁膜と前記上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち、少なくとも1つの上部に位置するように形成されることを特徴とする請求項30記載の半導体素子の製造方法。 - 前記少なくとも1つの開口部は前記最上部金属層を貫通する複数のスリット及び/または複数のホールを具備するように形成されることを特徴とする請求項28記載の半導体素子の製造方法。
- 前記複数のスリットは0.5μmより大きいか同一の幅を有するように形成されることを特徴とする請求項32記載の半導体素子の製造方法。
- 前記複数のホールは0.2μmより大きいか同一の直径を有するように形成されることを特徴とする請求項32記載の半導体素子の製造方法。
- 前記最上部金属層を有する基板上にパッシベーション膜を形成する段階と、
前記パッシベーション膜を有する基板を熱処理する段階と、
をさらに含むことを特徴とする請求項28記載の半導体素子の製造方法。 - 前記パッシベーション膜はシリコン酸化膜及びシリコン窒化膜を順に積層させて形成することを特徴とする請求項35記載の半導体素子の製造方法。
- 前記基板を熱処理することは少なくとも水素ガスを含む雰囲気ガスを用いて実施することを特徴とする請求項35記載の半導体素子の製造方法。
- セルアレイ領域及び周辺回路領域を有する半導体基板を準備する段階と、
前記セルアレイ領域内の前記半導体基板及び前記周辺回路領域内の前記半導体基板にそれぞれ複数のメモリセル及び少なくとも1つの周辺MOSトランジスタを形成する段階と、
前記メモリセル及び前記周辺MOSトランジスタを有する基板上に層間絶縁膜を形成する段階と、
前記セルアレイ領域内の前記層間絶縁膜上部及び前記周辺回路領域内の前記層間絶縁膜上部にそれぞれ第1最上部金属層及び第2最上部金属層を形成する段階と、を含み、前記第1最上部金属層は少なくとも1つの第1開口部を有するように形成され、前記第2最上部金属層は前記周辺MOSトランジスタの上部に位置する少なくとも1つの第2開口部を有するように形成されることを特徴とする半導体素子の製造方法。 - 前記周辺MOSトランジスタは高電圧MOSトランジスタであることを特徴とする請求項38記載の半導体素子の製造方法。
- 前記セルアレイ領域内の前記層間絶縁膜上に第1下部金属配線を形成する段階と、
前記第1下部金属配線を有する基板上に下部金属層間絶縁膜を形成する段階と、をさらに含み、前記第1最上部金属層は前記少なくとも1つの第1開口部が前記第1下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置するように形成されることを特徴とする請求項38記載の半導体素子の製造方法。 - 前記セルアレイ領域内の前記下部金属層間絶縁膜上に第1上部金属配線を形成し、前記第1上部金属配線は前記第1下部金属配線の上部を横切るように形成する段階と、
前記第1上部金属配線を有する基板上に上部金属層間絶縁膜を形成する段階と、をさらに含み、前記第1最上部金属層は前記少なくとも1つの第1開口部が前記第1下部金属配線間の前記下部金属層間絶縁膜と前記第1上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち少なくとも1つの上部に位置するように形成されることを特徴とする請求項40記載の半導体素子の製造方法。 - 前記セルアレイ領域内の前記層間絶縁膜及び前記周辺回路領域内の前記層間絶縁膜上にそれぞれ第1下部金属配線及び第2下部金属配線を形成する段階と、
前記第1及び第2下部金属配線を有する基板上に下部金属層間絶縁膜を形成する段階と、をさらに含み、前記第1最上部金属層は前記少なくとも1つの第1開口部が前記第1下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置するように形成され、前記第2最上部金属層は前記少なくとも1つの第2開口部が前記第2下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置するように形成されることを特徴とする請求項38記載の半導体素子の製造方法。 - 前記セルアレイ領域内の前記下部金属層間絶縁膜及び前記周辺回路領域内の前記下部金属層間絶縁膜上にそれぞれ第1上部金属配線及び第2上部金属配線を形成し、前記第1上部金属配線は前記第1下部金属配線の上部を横切るように形成され、前記第2上部金属配線は前記第2下部金属配線の上部を横切るように形成する段階と、
前記第1及び第2上部金属配線を有する基板上に上部金属層間絶縁膜を形成する段階と、をさらに含み、前記第1最上部金属層は前記少なくとも1つの第1開口部が前記第1下部金属配線間の前記下部金属層間絶縁膜と前記第1上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち少なくとも1つの上部に位置するように形成され、前記第2最上部金属層は前記少なくとも1つの第2開口部が前記第2下部金属配線間の前記下部金属層間絶縁膜と前記第2上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち少なくとも1つの上部に位置するように形成されることを特徴とする請求項42記載の半導体素子の製造方法。 - 前記少なくとも1つの第1開口部は前記第1最上部金属層を貫通する複数の第1スリット及び/または複数の第1ホールを具備するように形成され、前記少なくとも1つの第2開口部は前記第2最上部金属層を貫通する複数の第2スリット及び/または複数の第2ホールを具備するように形成されることを特徴とする請求項38記載の半導体素子の製造方法。
- 前記第1及び第2スリットは0.5μmより大きいか同一の幅を有するように形成され、前記第1及び第2ホールは0.2μmより大きいか同一の幅を有するように形成されることを特徴とする請求項44記載の半導体素子の製造方法。
- 前記第1及び第2最上部金属層を有する基板上にパッシベーション膜を形成する段階と、
前記パッシベーション膜を有する基板を熱処理する段階と、
をさらに含むことを特徴とする請求項38記載の半導体素子の製造方法。 - 前記パッシベーション膜はシリコン酸化膜及びシリコン窒化膜を順に積層させて形成することを特徴とする請求項46記載の半導体素子の製造方法。
- 前記基板を熱処理することは少なくとも水素ガスを含む雰囲気ガスを用いて実施することを特徴とする請求項46記載の半導体素子の製造方法。
- 半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記半導体基板と前記ゲート電極との間に介在されたゲート絶縁膜と、
前記ゲート電極上に配置された金属層間絶縁膜と、
前記金属層間絶縁膜上に配置されたパッシベーション膜と、
前記パッシベーション膜と前記金属層間絶縁膜との間に介在された最上部導電膜と、を含み、前記最上部導電膜は前記ゲート絶縁膜と整列された少なくとも1つの開口部を具備し、前記開口部は外部の水素原子が前記ゲート絶縁膜と前記半導体基板との間の界面に達する経路を提供することを特徴とする半導体素子。 - 前記少なくとも1つの開口部は前記ゲート絶縁膜上部に位置することを特徴とする請求項49記載の半導体素子。
- 前記最上部導電膜は前記パッシベーション膜と直接接触することを特徴とする請求項49記載の半導体素子。
- 前記半導体基板の表面に平行な平面内に配置されてそれらとの間の上部開口部を画定する少なくとも一対の平行な上部金属配線と、
前記半導体基板の表面に平行な平面内に配置されてそれらとの間の下部開口部を画定する少なくとも一対の平行な下部金属配線と、をさらに含み、
前記上/下部開口部は互いに重畳して前記半導体基板の表面に垂直となる少なくとも1つの開口領域を画定し、前記最上部導電膜内の前記開口部は前記少なくとも1つの開口領域と整列されて前記水素原子の経路を限定することを特徴とする請求項49記載の半導体素子。 - 前記上部金属配線は前記下部金属配線の厚さと異なる厚さを有することを特徴とする請求項52記載の半導体素子。
- 前記金属層間絶縁膜は流動性酸化膜を含むことを特徴とする請求項49記載の半導体素子。
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