CN103177950A - 制造鳍器件的结构和方法 - Google Patents

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Abstract

提供了一种形成带有鳍的半导体器件的结构和方法。在实施例中，硬掩模用于图案化栅电极层并且然后被去除。在去除硬掩模之后，栅电极层可以被分成独立栅电极。本发明还提供了一种制造鳍器件的结构和方法。

Description

制造鳍器件的结构和方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种制造鳍器件的结构和方法。
背景技术
在改进晶体管性能以及减小晶体管的尺寸的竞争中，晶体管发展成不遵循传统平面形式，使得源极/漏极区被定位在衬底之上的鳍中。一种这样的非平面器件是多栅鳍场效应晶体管(FinFET)。以其最简单的形式，多栅FinFET具有跨过像鳍硅衬底以形成沟道区的栅电极。存在两个栅极，每一个都在硅鳍的每个侧壁上。源极/漏极区还位于沟道区的相对侧上的鳍中。
然而，FinFET的制造可能涉及切割多晶硅线(polysilicon line)并且去除硬掩模层。硬掩模被用于第一蚀刻工艺；同时切割多晶硅线是第二蚀刻工艺。在切割多晶硅线之后去除硬掩模层可能产生圆形多晶硅线边缘轮廓和圆形接触件边缘轮廓，这样可能转而导致比理想工艺范围(processmargin)更宽。而且，在切割多晶硅线之后，去除硬掩模层可能导致蘑菇缺陷(mushroom defect)。
从而，需要一种制造FinFET的制造工艺，其允许在切割多晶硅线之前去除硬掩模层，以防止圆形多晶硅线边缘轮廓、圆形接触件边缘轮廓、宽工艺范围、以及蘑菇缺陷(mushroom defect)。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种形成半导体器件的方法，所述方法包括：用第一掩模图案化导电材料层，所述导电材料层位于至少一个鳍之上；去除所述第一掩模；在所述导电材料层上形成第二掩模；以及使用所述第二掩模将所述导电层图案化成多个栅电极。
在该方法中，还包括：在用所述第一掩模图案化所述导电材料层之后并且在去除所述第一掩模之前，形成邻近所述导电材料的隔离结构。
在该方法中，所述隔离结构从所述多个栅电极中的第一个栅电极延伸到所述多个栅电极中的第二个栅电极。
在该方法中，还包括：在所述多个栅电极之上并且还在所述多个栅电极之间形成接触蚀刻停止层。
在该方法中，还包括：在图案化所述导电材料层之后，在所述多个栅电极之间形成层间电介质。
在该方法中，还包括：去除所述多个栅电极，并且在邻近所述层间电介质的位置上沉积第二导电材料。
在该方法中，所述第一掩模是氧化物硬掩模，并且所述第二掩模是光刻胶。
在该方法中，还包括：在用所述第一掩模图案化所述导电材料层之后并且在用所述第二掩模图案化所述导电材料层之前，在所述导电材料层之上形成接触蚀刻停止层。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在鳍之上形成导电材料层；在所述导电材料层之上形成硬掩模；将所述导电材料层图案化成第一带状件；去除所述硬掩模；在所述第一带状件之上形成光刻胶；以及通过所述光刻胶去除所述第一带状件的一部分，以形成第一栅电极、第二栅电极、和位于所述第一栅电极和所述第二栅电极之间的第一开口。
在该方法中，还包括：于在所述第一带状件之上形成光刻胶之前，在所述第一带状件之上形成蚀刻停止层。
在该方法中，还包括：在所述第一开口中形成介电材料。
在该方法中，还包括：在去除所述第一带状件的一部分之后，在所述第一栅电极和所述第二栅电极之上形成蚀刻停止层。
在该方法中，还包括：在所述第一栅电极和所述第二栅电极之间的所述第一开口中形成介电材料。
在该方法中，还包括：去除所述第一栅电极以形成第二开口，并且去除所述第二栅电极以形成第三开口；以及在所述第二开口和所述第三开口中沉积导电材料。
根据本发明的又一方面，提供了一种制造半导体器件的方法，所述方法包括：在鳍之上的导电层上形成第一掩模；使用所述第一掩模将所述导电层图案化成第一行；在邻近所述第一行的侧壁的位置上形成隔离结构；去除所述第一掩模；在所述第一行和所述隔离结构之上形成第二掩模；以及使用所述第二掩模将所述第一行图案化成第一栅电极和第二栅电极，图案化在所述第一栅电极和所述第二栅电极之间形成第一开口的所述第一行。
在该方法中，还包括：在所述第一栅电极和所述第二栅电极之上并且还在所述第一开口内形成接触蚀刻停止层。
在该方法中，还包括：在所述第一栅电极和所述第二栅电极之间的所述第一开口内形成层间电介质，在形成所述接触蚀刻停止层之后，实施形成所述层间电介质。
在该方法中，还包括：在图案化所述第一行之前，在所述第一行之上形成接触蚀刻停止层。
在该方法中，还包括：在所述第一开口内并且与所述第一栅电极和所述第二栅电极相接触的位置上形成层间电介质。
在该方法中，还包括：去除所述第一栅电极以形成第二开口，并且去除所述第二栅电极以形成第三开口；以及将导电材料沉积到所述第二开口和所述第三开口中。
附图说明
为了更完全理解实施例及其优点，现在结合附图对以下说明作出参考，其中：
图1a至图1c是根据一个实施例的在衬底上具有浅沟槽隔离层和多晶硅层的鳍结构的三个视图；
图2a至图2c是根据一个实施例的沉积硬掩模的三个视图；
图3a至图3c是根据一个实施例的沉积光刻胶层的三个视图；
图4a至图4c是根据一个实施例的光刻胶层中的线图案的三个视图；
图5a和图5c是根据一个实施例的蚀刻硬掩模的三个视图；
图6a至图6c是根据一个实施例的蚀刻多晶硅层的三个视图；
图7a至图7c是根据一个实施例的去除光刻胶层的三个视图；
图8a至图8c是根据一个实施例的形成第一隔离件的三个视图；
图9a至图9c是根据一个实施例的形成第二隔离件的三个视图；
图10a至图10c是根据一个实施例的去除硬掩模的三个视图；
图11a至图11c是根据一个实施例的沉积光刻胶层的三个视图；
图12a至图12c是根据一个实施例的光刻胶层中的切割多晶硅图案的三个视图；
图13a至图13c是根据一个实施例的蚀刻多晶硅层的三个视图；
图14a至图14c是根据一个实施例的去除光刻胶层的三个视图；
图15a至图15c是根据一个实施例的沉积接触蚀刻停止层的三个视图；
图16a至图16c是根据一个实施例的沉积层间电介质的三个视图；
图17a至图17c是根据一个实施例的去除接触蚀刻停止层的三个视图；
图18a至图18c是根据一个实施例的去除多晶硅层的三个视图；
图19a至图19c是根据一个实施例的沉积金属层的三个视图；
图20a至图20c是根据一个实施例的沉积接触蚀刻停止层的三个视图；
图21a至图21c是根据一个实施例的沉积光刻胶层的三个视图；
图22a至图22c是根据一个实施例的光刻胶层中的切割多晶硅图案的三个视图；
图23a至图23c是根据一个实施例的蚀刻接触蚀刻停止层的三个视图；
图24a至图24c是根据一个实施例的蚀刻多晶硅层的三个视图；
图25a至图25c是根据一个实施例的去除光刻胶层的三个视图；
图26a至图26c是根据一个实施例的沉积层间电介质的三个视图；
图27a至图27c是根据一个实施例的部分去除层间电介质的三个视图；
图28a至图28c是根据一个实施例的去除接触蚀刻停止层的三个视图；
图29a至图29c是根据一个实施例的去除多晶硅层的三个视图；
图30a至图30c是根据一个实施例的沉积金属层的三个视图；
图31是根据一个实施例的用于第一制造工艺的流程图；以及
图32是根据一个实施例的用于第二制造工艺的流程图。
除非另外指出，不同附图中的相应数字和符号通常是指相应部分。附图被绘制，以清楚地描述实施例的相关方面，并且不必须按比例绘制。
具体实施方式
以下详细地论述实施例的制造和使用。然而，应该想到，实施例提供可以在多种特定环境中具体化的多种可应用发明构思。所论述的特定实施例仅说明制造和使用实施例的特定方式，并且不限制实施例的范围。
关于特定环境中的实施例描述实施例，即，制造FinFET器件的结构和方法。然而，实施例还可以应用至其他半导体制造工艺。
以下参考图1a至图19c示出和论述第一实施例的多个步骤。以下参考图20a至图30c示出和论述第二实施例的多个步骤。当合适时，类似或相似元件用图1a至图30c中的公共数字标记。图1a至图30c中的每个都包含被标记为a、b和c的三个子图(图1a、图1b、图1c、...图30a、图30b、图30c)。在图1a至图30c中的每个内，子图a示出给定制造步骤的俯视图，子图b示出沿着相同步骤的线b-b′的横截面图，子图c示出沿着相同步骤的线c-c ′的横截面图。
参考图1a至图19c论述第一实施例，其中，图1a-图1c示出衬底1，其上具有鳍4、浅沟槽隔离(STI)6、栅极电介质9、以及栅电极层8。衬底1可以是硅衬底，但是可选地可以使用其他衬底，诸如，绝缘体上半导体(SOI)、应变SOI、以及绝缘体上硅锗。衬底1可以是p-型半导体，但是在其他实施例中，可以可选地是n-型半导体。
鳍4可以形成在衬底1上并且可以用于形成FinFET晶体管。图1a-图1c示出在衬底1上形成的八个鳍4，但是可选地可以利用任何数量的鳍4。鳍4可以通过最初形成半导体材料层(在图1a-图1c中未分别示出)并且在半导体材料层之上沉积诸如光刻胶材料和/或硬掩模的掩模材料(在图1a-图1c中也未分别示出)形成。一旦在半导体材料层之上形成掩模材料，就可以图案化掩模材料，并且可以根据图案蚀刻半导体层，以形成鳍4。
然而，本领域技术普通人员将认识到，用于在衬底1上形成鳍4的上述工艺仅是一个示意性实施例并且不旨在以任何方式限制实施例。可以可选地利用形成鳍4的任何合适方法。例如，在衬底1是由第一半导体层、第一半导体层之上的绝缘体层、以及绝缘体层之上的第二半导体层形成的绝缘体上硅衬底的实施例中，在不沉积附加半导体材料的情况下，第二半导体层可以被图案化为四个鳍4(使用例如掩蔽和蚀刻工艺)。用于制造鳍4的这个和所有其他合适方法全部旨在包括在实施例的范围内。
可以在鳍4之间的衬底1上形成STI 6。STI 6可以由诸如高密度等离子体(HDP)氧化物、四乙氧基硅烷(TEOS)的介电材料、诸如SiO的氧化物材料、诸如SiN的氮化物材料、这些的结合等构成。STI 6可以使用诸如HARP处理的化学汽相沉积(CVD)处理、高密度等离子体CVD方法、或本领域中已知的其他合适的形成方法形成。可以填充沟槽，并且可以通过合适工艺去除沟槽外面的任何多余材料。
可以在鳍4上形成栅极电介质9，以用作用于将在鳍4中形成的晶体管的栅极电介质。在实施例中，栅极电介质9可以通过热氧化、化学汽相沉积、溅射、或用于形成栅极电介质的本领域中已知和使用的任何其他方法。根据形成栅极电介质的技术，在鳍4的顶部上的栅极电介质9厚度可以不同于在鳍4的侧壁上的栅极电介质厚度。
栅极电介质9可以包括诸如二氧化硅或氮氧化硅的材料，具有在从约3埃至约100埃的范围的厚度，诸如，小于约10埃。栅极电介质9可以可选地由高介电常数(高-k)材料(例如，具有大于约5的相对介电常数)形成，诸如，氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、或氧化锌(ZrO2)、或其结合，等效氧化物厚度为约3埃至约100埃，诸如，10埃或更小。
可以在栅极电介质9和鳍4之上形成栅电极层8，以用作用于将在鳍4中形成的晶体管的栅电极。在一个实施例中，栅电极层8可以包括选自包括以下的组的第一导电材料11：多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、以及金属。金属氮化物的实例包括氮化钨、氮化钼、氮化钛、以及氮化钽、或它们的结合。金属硅化物的实例包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒、或它们的结合。金属氧化物的实例包括氧化钌、氧化铟锡、或它们的结合。金属的实例包括钨、钛、铝、铜、钼、镍、铂等。
栅电极层8可以通过化学汽相沉积(CVD)、溅射沉积、或适用于沉积导电材料的其他技术沉积。栅电极层8的厚度可以在约200埃至约4000埃的范围内。栅电极层8的顶表面可以具有非平坦顶表面，并且可以在图案化栅电极层8或栅极蚀刻之前被平坦化。在此，离子可以或可以不引入栅电极层8。例如，可以通过离子注入技术引入离子。
图2a-图2c示出沉积在栅电极层8上的硬掩模2。硬掩模2可以由氧化物构成，其可以为氧化硅、氮氧化硅、氮化硅、或其结合。硬掩模2的氧化物层可以通过任何氧化工艺形成，诸如，在包括氧化物、H2O、NO或其结合的环境中的湿或干热氧化的任何氧化工艺或通过使用四乙氧基硅烷(TEOS)和氧作为前体的化学汽相沉积(CVD)技术形成。还可以例如通过O2、H2O、NO、其结合等的周围环境中的原位流生成(ISSG)工艺形成硬掩模2。硬掩模2可以被形成为在约
Figure BDA0000144763460000071
和约
Figure BDA0000144763460000072
之间的厚度，诸如约
可替换地，硬掩模2可以是复合掩模，并且可以包括氧化物层和氮化物层。在该实施例中，氧化物层可以如上所述形成，并且氮化物层可以使用利用硅烷和氨水作为前体气体(precursor gasses)并且沉积温度在550摄氏度至900摄氏度的范围内的CVD技术形成。硬掩模2的氮化物层可以形成约
Figure BDA0000144763460000074
至约
Figure BDA0000144763460000075
那么厚。
在图3a-图3c中，可以在硬掩模2上沉积第一光刻胶14。第一光刻胶14可以包括传统光刻胶材料，诸如，深紫外线(DUV)光刻胶，并且可以例如通过使用旋涂工艺来设置第一光刻胶14的方式沉积在硬掩模2的表面上。然而，可以可选地利用形成或设置第一光刻胶14的任何其他合适材料或方法。
图4a-图4c示出第一光刻胶14的图案化。在实施例中，第一光刻胶14可以通过图案化的中间掩模(reticle)暴露至能量，例如，光，以在第一光刻胶14暴露至光的那些部分中引入反应。然后可以将第一光刻胶14显影，并且可以去除第一光刻胶14的多个部分，在第一光刻胶14中留下线图案(line pattern)。
图5a-图5c描述线图案从第一光刻胶14转移(transfer)到硬掩模2。在实施例中，该转移可以通过蚀刻硬掩模2执行，同时第一光刻胶14保护不期望被去除的硬掩模2的那些区域。蚀刻可以例如是利用诸如NH3/HF3的蚀刻剂的干式蚀刻、化学氧化物去除等，以将第一光刻胶14的图案转移至硬掩模2。然而，可选地可以利用将第一光刻胶14的图案转移至硬掩模2的任何其他合适工艺。
图6a-图6c示出硬掩模2中的线图案到栅电极8和栅极电介质9的转移。在实施例中，该转移可以通过用硬掩模2原位蚀刻栅电极层8和栅极电介质9执行，以保护下面的栅电极层8和栅极电介质9。将图案从硬掩模2转移至栅电极层8和栅极电介质9的蚀刻工艺可以是诸如活性离子蚀刻(RIE)的干式蚀刻，但是可选地可以利用任何合适蚀刻工艺。
图7a-图7c示出从硬掩模2上去除第一光刻胶14。在一个实施例中，第一光刻胶14可以使用诸如灰化的工艺去除，由此第一光刻胶14的温度增加，直到第一光刻胶14分解并且可以被去除为止。然而，实施例不旨在限于灰化，可替换地可以利用任何其他合适工艺去除第一光刻胶14。
图8a-图8c示出邻近栅电极层8和栅极电介质9可以形成第一隔离结构10。第一隔离结构10可以包括SiN、氮氧化物、SiC、SiON、氧化物等。可以在栅电极层8和栅极电介质9的相对侧上形成第一隔离结构10。第一隔离结构10可以通过使用诸如化学汽相沉积(CVD)、等离子体增强CVD、或本领域中已知的其他方法的工艺在先前形成的结构上均厚沉积(blanketdeposition)隔离结构层(未示出)形成。然后，第一隔离结构10可以诸如通过各向异性蚀刻被图案化，以从结构的水平表面去除隔离结构层。
图9a-图9c示出可以靠近第一隔离结构10形成第二隔离结构12。类似于第一隔离结构10，第二隔离结构12可以包括SiN、氮氧化物、SiC、SiON、氧化物等。类似于第一隔离结构10，第二隔离结构12可以通过使用诸如化学汽相沉积(CVD)、等离子体增强CVD、以及本领域中已知的其他方法的工艺在先前形成的结构上均厚沉积隔离结构层(未示出)形成。然后，第二隔离结构12可以诸如通过各向异性蚀刻被图案化，以从结构的水平表面去除隔离结构层。
图10a-图10c示出从栅电极层8去除硬掩模2。硬掩模2可以通过湿式蚀刻工艺或通过干式蚀刻工艺去除，其中，干式蚀刻工艺使用具有对硬掩模2的合适选择性的蚀刻剂。可以继续蚀刻，直到栅电极8被暴露用于进一步处理。
图11a-图11c示出将第二光刻胶24设置在栅电极层8、鳍4、第一隔离结构10和第二隔离结构12上。第二光刻胶24可以以类似方式并且由类似于第一光刻胶14的材料形成(以上关于图3a-图3c论述)。然而，第二光刻胶24可选地是不同材料并且可以以与第一光刻胶14不同的方式形成。
图12a-图12c示出将第二光刻胶24图案化到用于将栅电极层8分成多个独立栅电极15的掩模中(如以下关于图13a-图13c进一步描述的)。在实施例中，可以通过以与第一光刻胶14被曝光和显影类似的方式曝光和显影，使第二光刻胶24被图案化(如以上关于图6a-图6c描述的)。
图13a-图13c示出图案从第二光刻胶24到栅电极层8的转移，以将栅电极层8分成独立栅电极15并且在独立栅电极15之间形成第一开口13。该转移可以通过执行干式蚀刻执行，同时使用第二光刻胶24作为掩模保护栅电极层8将不被去除的那些部分。在实施例中，该转移可以被执行，以将栅电极层8的单层分成独立栅电极层15，并且在实施例中，栅电极8是多晶硅，可以称为“切割多晶硅线”。
可以在去除硬掩模2之后执行栅电极层8到独立栅电极15的划分或切割(以上关于图10a-图10c描述的)。如果在去除硬掩模2之前执行该划分，则该工艺可能导致栅电极15的圆形边缘和在执行划分或切割的栅电极8的区域中的更圆的轮廓。考虑到进一步处理而采用这些圆形角部，这可能导致负效应并且还导致工艺范围变宽。另外，通过具有圆形角部，当其生长并且开始在圆形角部上方横向延伸时，用于源极/漏极区的外延生长将导致新生长的材料呈现不期望的蘑菇形状，其可能导致材料的不期望桥接，特别是在较弱的角部位置中。
然而，通过如上所述在去除硬掩模2之后执行分离，可以获得具有更尖锐角部的更垂直轮廓，并且可以减小或消除圆形边或圆形轮廓的效果。另外，通过获得更垂直轮廓，用于制造的整个工艺范围不必须考虑这些圆形角部，从而允许用于制造工艺的工艺范围的减小。最后，通过更尖锐和更垂直角部，可以邻近栅电极15执行的任何外延生长都将具有减小或消除的蘑菇效果。
图14a-图14c示出第二光刻胶24的去除。在实施例中，使用诸如灰化的工艺去除第二光刻胶24，由此第二光刻胶24的温度增加，直到第二光刻胶24分解并且可以被去除。然而，实施例不旨在限于灰化，可以可选地利用任何其他合适工艺去除第二光刻胶24。
图15a-图15c示出在栅电极15、鳍4、第一隔离结构10、第二隔离结构12、以及STI 6上沉积第一接触蚀刻停止层(CESL)16。第一CESL 16可以由氮化硅形成，但是可以可选地使用其他材料，诸如氮化物、氮氧化物、氮化硼、其结合等。第一CESL 16可以通过CVD形成，并且可以具有在约5nm和约200nm之间的厚度，诸如，约80nm。然而，可以可选地使用形成的其他方法和其他材料。
任选地，并且如图15a和图15b中所示，可以去除栅电极15之间的第一开口13的底部处的第一CESL 16。在一个实施例中，第一CESL 16的去除可以使用光刻掩模和蚀刻工艺执行，以从第一开口13的底部去除第一CESL 16。然而，可以可选地利用用于从第一开口13的底部去除第一CESL16的任何合适工艺。
图16a-图16c示出层间电介质(ILD)18在STI 6和第一CESL 16上的沉积并且还在栅电极15之间的第一开口13内沉积。由于第一CESL 16、ILD 18可以不直接接触栅电极15。可以通过最初使用化学汽相沉积、溅射、或用于形成ILD的本领域中已知和使用的任何其他方法形成ILD材料层(未分别示出)来形成ILD 18。可以执行该初始沉积，以填充和过填充在栅电极15之间的第一开口13。一旦栅电极15之间的第一开口13被过填充，可以使用例如CMP工艺平坦化ILD材料层，以从栅电极15之间的第一开口13的外部去除任何ILD材料。ILD 18可以由氧化硅构成，但是可以可选地使用诸如高-k材料的其他材料。
图17a-图17c示出去除位于栅电极15之上的第一CESL 16和ILD 18的一部分。该去除可以通过诸如化学机械抛光(CMP)工艺的处理执行，其中，ILD 18和第一CESL 16起反应并且然后使用研磨剂被去除(groundaway)。去除可以继续，直到栅电极15被暴露用于进一步处理。
图18a-图18c示出栅电极15的可选去除，使得栅电极15的材料可以用另一种材料代替。为了利用第一材料的处理属性(诸如，多晶硅)，以例如获取可以通过第二材料获取的尖锐角部，这可能是期望的。同样地，可以使用第一材料最初形成栅电极15，以在处理期间获取第一材料的益处，并且然后用第二材料代替第一材料，以获取操作的更有利属性。
例如，在栅电极15的第一导电材料11最初是多晶硅的实施例中，然后，作为代替多晶硅栅极(RPG)工艺的一部分，可以去除栅电极15的第一导电材料11，同时原位留下第一CESL 16和ILD 18。可以使用诸如利用溴化氢(HBr)的湿式蚀刻的湿式或干式蚀刻执行栅电极15的第一导电材料11的去除。在实施例中，去除可以继续，直到栅电极15的第一导电材料11被去除并且STI 6被暴露，留下第一隔离结构10、第二隔离结构12、栅极电介质9、第一CESL 16、以及ILD 18。
图19a-图19c示出第二导电材料20在由栅电极15的第一导电材料11占据的区域中的沉积。第二导电材料20不同于第一导电材料11，但是可以类似地选自包括以下的组：多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、以及金属。金属氮化物的实例包括氮化钨、氮化钼、氮化钛、以及氮化钽、或它们的结合。金属硅化物的实例包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒、或它们的结合。金属氧化物的实例包括氧化钌、氧化铟锡、或它们的结合。金属的实例包括钨、钛、铝、铜、钼、镍、铂等。
可以通过化学汽相沉积(CVD)、溅射沉积、或适用于沉积导电材料的其他技术沉积第二导电材料20。第二导电材料20的厚度可以在约200埃至约4000埃的范围内。在沉积之后，第二导电材料20的顶表面可以具有非平坦顶表面，并且可以在图案化第二导电材料20或栅极蚀刻之前被平坦化。
一旦栅电极15被最终确定，鳍4可以被进一步处理，以完成在鳍4内制造晶体管。例如，可以去除未由栅极电介质9或栅电极15覆盖的鳍4的多个部分，并且可以外延生长和掺杂半导体材料，以在栅极电介质4的一侧上形成源极和漏极区。另外，可以形成在电介质层之上的硅化物区和接触件，以连接从其他电路内的鳍4形成的晶体管。可以利用任何合适处理步骤，完成具有尖锐和不太圆的轮廓的鳍4内的晶体管或其他器件的制造。
图20a至图30c示出另一个实施例，其中，代替在栅电极层8被图案化成单独栅电极15之后形成第一CESL 16，在将栅电极层8图案化成单独栅电极15之前在栅电极层8之上形成第二CESL 22。在该实施例中，初始步骤可以类似于以上关于图1a至图10c示出的步骤，并且同样在此不再重复。同样地，参见图20a-图20c，这些图示出第二CESL 22在栅电极8、鳍4、第一隔离结构10和第二隔离结构12上的形成。类似于第一CESL 16，第二CESL 22可以由氮化硅构成并且可以通过CVD形成，但是可以可选地使用诸如氮化物、氮氧化物、氮化硼、其结合等的其他材料和形成的其他方法。
图21a-图21c示出第三光刻胶26沉积在第二CESL 22上。在实施例中，第三光刻胶26可以以类似方式并且由与第一光刻胶14类似的材料形成(以上关于图3a-图3c论述)。然而，第三光刻胶26可选地可以是以与第一光刻胶14不同的形式形成的不同材料。
图22a-图22c示出将第三光刻胶26图案化到将用于将第二CESL 22和栅电极层8分成多个单独栅电极15的掩模(如以下关于图23a-图24c进一步描述的)。在实施例中，可以通过以与第一光刻胶14被曝光和显影(如以上关于图6a-图6c描述的)类似的方式曝光和显影第三光刻胶26来图案化第三光刻胶26。
图23a-图23c示出通过利用第三光刻胶26蚀刻第二CESL 22，使第三光刻胶26的图案从第三光刻胶26转移到第二CESL 22。蚀刻可以通过使用干式蚀刻工艺执行，但是可以可选地利用任何其他合适蚀刻工艺。
图24a-图24c示出图案从第二CESL 22和第三蚀刻剂26转移到栅电极层8，以将栅电极层8分离或切割成单独栅电极15。该分离还形成通过第二CESL 22和栅电极15之间的栅电极层8的第二开口30。在实施例中，可以通过利用第三光刻胶26和第二CESL 22蚀刻栅电极层18，将图案转移到栅电极层8。栅电极层8可以通过例如干式蚀刻工艺被蚀刻，但是可以可选地利用任何合适蚀刻工艺。
通过在去除硬掩模2之后分离或切割栅电极层8(如以上关于图10a-图10c论述的)，可以避免在去除硬掩模2期间通常会发生的栅电极15的变圆。当变圆的角部和它们的效果不必须被考虑时，该避免可以允许更小工艺范围(process margin)。另外，通过使栅电极15的角部更尖锐并且不太圆，可以避免可能在外延生长(诸如，在形成源极和漏极区期间发生的外延生长)期间发生的任何蘑菇效果。
图25a-图25c示出第三光刻胶26的去除。在实施例中，第三光刻胶26可以使用诸如灰化的工艺被去除，由此第三光刻胶26的温度增加，直到第三光刻胶26分解并且可以被去除。然而，实施例不旨在限于灰化，可以可选地利用任何其他合适工艺，以去除第三光刻胶26。
图26a-图26c示出第二ILD 28的沉积。在实施例中，第二ILD 28可以类似于第一ILD 18(以上关于图16a-图16c论述)，并且可以包括氧化硅并通过CVD形成，但是可以可选地使用诸如高-k材料的其他材料以及其他形成方法。可以在栅电极15和第二CESL 22之上沉积第二ILD 28，填充通过将栅电极层8图案化成单独栅电极15而形成的第二开口30。
图27a-图27c示出去除在栅电极15之上的第二CESL 22之上的第二ILD 28的一部分。该去除可以通过诸如CMP工艺的工艺执行，其中，第二ILD 28反应并且然后使用研磨剂被去除(ground away)。去除可以继续，直到第二CESL 22被暴露用于在栅电极15之上的进一步处理。
图28a-图28c示出从栅电极15之上去除第二CESL 22。在实施例中，第二CESL 22可以使用诸如湿式或干式蚀刻的工艺被去除。可选地，可以使用CMP工艺从栅电极15之上去除第二CESL 22。可以可选地利用用于从栅电极15之上去除第二CESL 22的任何合适方法。
图29a-图29c示出栅电极15的第一导电材料的可选代替方式(如以上关于图18a-图18c描述的)。例如，在第一导电材料11是多晶硅的实施例中，作为取代多晶硅栅极(RPG)工艺的一部分，栅电极15的第一导电材料11可以通过蚀刻工艺去除，以暴露栅极电介质9。
图30a-图30c示出，一旦栅电极15的第一导电材料11被去除，就可以在栅极电介质9和鳍4之上形成或沉积第二导电材料20。在实施例中，可以将第二导电材料20沉积在鳍4、栅极电介质9、以及第二ILD 28之上。一旦形成，就可以使用例如CMP工艺去除第二ILD 28之上的第二导电材料20的多个部分。
然而，通过避免初始第一导电材料11中的圆形角部，第二ILD 28可以具有更垂直特征和更尖锐角部。同样地，当邻近第二ILD 28形成第二导电材料20时，第二导电材料20将具有与更垂直特征和更尖锐角部类似的轮廓。同样地，可以减少或消除栅电极15上的圆形角部的有害效果。
图31示出以上关于图1a-图19c描述的形成FinFET器件的实施例的工艺流程图。在框102中，获得具有鳍结构、STI、以及栅电极层的衬底。在框104中，在栅电极层上形成硬掩模层。然后，在框106中，在硬掩模上形成光刻胶层。接下来，在框108中，使光刻胶层曝光和显影，以形成线图案(line pattern)。在框110中，图案通过蚀刻硬掩模被转移到硬掩模，并且在框112中，通过蚀刻栅电极层被转移到栅电极层。接下来，在框114中，去除光刻胶层。在框116中，形成第一隔离结构，并且在框118中，形成第二隔离结构。在框120中，去除硬掩模。在框122中，在栅电极层上沉积光刻胶层。在框124中，按照切割栅电极线图案图案化和显影光刻胶层。在框126中，图案被蚀刻到栅电极层，切割栅电极线，并且在框128中，去除光刻胶。在去除硬掩模之后，执行切割栅电极线。在框130中，在栅电极上沉积CESL。在框132中，在栅电极之间的区域中的CESL之间沉积ILD。在框134中，去除CESL，并且在框136中，去除栅电极。在框138中，在框124中已经存在栅电极的位置上沉积诸如金属的第二导电材料。
图32示出用于以上关于图20a-图30c论述的实施例的工艺流程图。在框202中，获得具有鳍结构、STI、以及栅电极层的衬底。在框204中，在栅电极层上形成硬掩模层。然后，在框206中，在硬掩模上形成光刻胶层。接下来，在框208中，使光刻胶层曝光和显影以形成线图案。在框210中，通过蚀刻硬掩模将图案转移到硬掩模，并且在框212中，通过蚀刻栅电极层转移到栅电极层。接下来，在框214中，去除光刻胶层。在框216中，形成第一隔离结构，并且在框218中，形成第二隔离结构。在框220中，去除硬掩模。在框222中，在栅电极上沉积CESL。在框224中，在栅电极层和CESL上沉积光刻胶层。在框226，按照切割栅电极线图案图案化和显影光刻胶层。在框228中，图案被蚀刻到栅电极层中，切割栅电极线，并且在框230中，去除光刻胶。在去除硬掩模之后执行切割栅电极线。在框232中，在栅电极之间的区域中沉积ILD。在框234中，去除CESL，并且在框236中，去除栅电极。在框238中，在已经存在栅电极的地方沉积诸如金属的第二导电材料。
根据一个实施例，提供一种形成半导体器件的方法，其包括用第一掩模图案化导电材料层，其中，导电材料层位于至少一个鳍上。去除第一掩模，并且在导电材料层上形成第二掩模。使用第二掩模将导电材料层图案化成多个栅电极。
根据另一个实施例，提供一种制造半导体器件的方法，其包括在鳍之上形成导电材料层并且在导电材料层之上形成硬掩模。将导电材料层图案化成第一带状件，并且去除硬掩模。在第一带状件之上形成光刻胶，并且通过光刻胶去除第一带状件的一部分，以形成第一栅电极、第二栅电极、以及在第一栅电极和第二栅电极之间的第一开口。
根据还有的另一个实施例，提供一种制造半导体器件的方法，包括在鳍之上的导电层上形成第一掩模，并且使用第一掩模将导电层图案化成第一行。邻近第一行的侧壁形成隔离结构，并且去除第一掩模。在第一行和隔离结构之上形成第二掩模，并且使用第二掩模将第一行图案化成第一栅电极和第二栅电极，图案化第一行形成在第一栅电极和第二栅电极之间的第一开口。
应该想到，在此描述的材料、几何形状、尺寸、结构和处理参数仅是示意性的，并且不旨在并且不应该被解释为限于在此要求的实施例。虽然详细地描述了本实施例及其优点，但是将理解，在不脱离由所附权利要求限定的本披露的精神和范围的情况下，在此可以做出多种改变、替换和更改。而且，本申请的范围不旨在限于说明书中描述的处理、机器、制造、事务、手段、方法和步骤的组合。本领域技术普通技术人员可以从本发明容易地想到，可以根据本发明利用执行与在此描述的相应实施例基本相同的功能或实现与其基本相同的结果的当前存在或随后开发的处理、机器、制造、事务、手段、方法或步骤的组合。从而，权利要求旨在包括在诸如处理、机器、制造、事务、手段、方法或步骤的组合的范围内。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
用第一掩模图案化导电材料层，所述导电材料层位于至少一个鳍之上；
去除所述第一掩模；
在所述导电材料层上形成第二掩模；以及
使用所述第二掩模将所述导电层图案化成多个栅电极。
2.根据权利要求1所述的方法，还包括：在用所述第一掩模图案化所述导电材料层之后并且在去除所述第一掩模之前，形成邻近所述导电材料的隔离结构。
3.根据权利要求2所述的方法，其中，所述隔离结构从所述多个栅电极中的第一个栅电极延伸到所述多个栅电极中的第二个栅电极。
4.根据权利要求1所述的方法，还包括：在所述多个栅电极之上并且还在所述多个栅电极之间形成接触蚀刻停止层。
5.根据权利要求1所述的方法，还包括：在图案化所述导电材料层之后，在所述多个栅电极之间形成层间电介质。
6.根据权利要求5所述的方法，还包括：去除所述多个栅电极，并且在邻近所述层间电介质的位置上沉积第二导电材料。
7.根据权利要求1所述的方法，其中，所述第一掩模是氧化物硬掩模，并且所述第二掩模是光刻胶。
8.根据权利要求1所述的方法，还包括：在用所述第一掩模图案化所述导电材料层之后并且在用所述第二掩模图案化所述导电材料层之前，在所述导电材料层之上形成接触蚀刻停止层。
9.一种制造半导体器件的方法，包括：
在鳍之上形成导电材料层；
在所述导电材料层之上形成硬掩模；
将所述导电材料层图案化成第一带状件；
去除所述硬掩模；
在所述第一带状件之上形成光刻胶；以及
通过所述光刻胶去除所述第一带状件的一部分，以形成第一栅电极、第二栅电极、和位于所述第一栅电极和所述第二栅电极之间的第一开口。
10.一种制造半导体器件的方法，所述方法包括：
在鳍之上的导电层上形成第一掩模；
使用所述第一掩模将所述导电层图案化成第一行；
在邻近所述第一行的侧壁的位置上形成隔离结构；
去除所述第一掩模；
在所述第一行和所述隔离结构之上形成第二掩模；以及
使用所述第二掩模将所述第一行图案化成第一栅电极和第二栅电极，图案化在所述第一栅电极和所述第二栅电极之间形成第一开口的所述第一行。
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