JP4144784B2 - 半導体記憶装置の読み出し回路、そのリファレンス回路および半導体記憶装置 - Google Patents
半導体記憶装置の読み出し回路、そのリファレンス回路および半導体記憶装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の読み出し回路、リファレンス回路およびそれらを用いた半導体記憶装置に関し、特に、一つのメモリセルに１ビット以上の情報を記憶することができる多値型の不揮発性半導体記憶装置などの半導体記憶装置の読み出し回路、そのリファレンス回路およびそれらを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、半導体記憶装置の読み出し回路は、情報が記憶されているメモリセルに電流を供給し、そのメモリセルを通って流れる電流（セル電流）と、基準電流（リファレンス電流）とを比較して、リファレンス電流に対してセル電流が大きいか小さいかを判断することによって、メモリセルに書き込まれた情報を取り出すという操作を行っている。このように、セル電流を比較して情報を取り出す読み出し方式は、電流センス方式と称されている。
【０００３】
例えば、一つのメモリセルに１ビットの情報が格納されている、いわゆる２値型の半導体記憶装置においては、図９（ｂ）に示すように、セル電流が多い状態（情報”１”に相当する）とセル電流が少ない状態（情報”０”に相当する）との２状態を用意して、リファレンス電流値を両状態の中間の値に設定することにより、１ビットの情報を読み出すことができる。なお、実際には、セル電流およびリファレンス電流のそれぞれに電流−電圧変換を行って、それぞれの電位を比較するようになっている。
【０００４】
また、近年では、記憶容量の拡大、半導体チップの製造コスト削減を図るために、一つのメモリセルに２ビット以上の情報を格納可能な多値型の半導体記憶装置が検討されている。
【０００５】
例えば、一つのメモリセルに２ビットの情報を格納する多値型の半導体記憶装置では、図９（ａ）に示すように、セル電流が取り得る状態を４種類用意して、それぞれのデータ領域の間に３種類のリファレンス電流値を設定することにより、２ビットの情報を読み出すことができる。このような多値型の半導体記憶装置において、一つのメモリセルにｎビットの情報を格納する場合には、セル電流値が取り得る状態を２ｎ種類用意し、リファレンス電流値を２ｎ−１種類設定することが必要である。
【０００６】
上記図９（ａ）および図９（ｂ）から分かるように、一般に、多値型の半導体記憶装置においては、２値型の半導体記憶装置と比較して、セル電流とリファレンス電流との間に十分な電流差を確保することが物理的に困難である。このようにセル電流とリファレンス電流との間の電流差が少ない場合には、特に、読み出し回路において動作マージンを大きくすることが容易ではない。また、メモリセルに格納されている情報を取り出すには多数の電流比較を行う必要があるため、例えば２ビットのデータを読み出す場合には３種類の電流比較を行う必要がある。このため、読み出し時間が遅くなる虞がある。
【０００７】
これらの事情を踏まえて、多値型の半導体記憶装置からデータ読み出しを行う際には、いくつかの方式が提案されている。その一つとして、１度に１種類の電流比較を行い、その結果に応じて別の状態について電流比較を行うなど、時分割で順次電流比較を行う時分割センス方式が挙げられる。
【０００８】
以下に、この時分割センス方式の一例として、図９（ａ）に示す２ビット／セルのデータを読み出す際の動作について、図１０を用いて簡単に説明する。
【０００９】
図１０は、従来の半導体装置における時分割センス方式の読み出し回路Ｊ１００の構成例を示す回路図である
図１０において、この時分割センス方式を用いた読み出し回路Ｊ１００は、データ読み出しが行われるメモリセルである選択セルＪ７のドレイン（ドレイン電極）に電圧を与えて読み出し電流（セル電流）を得る電流負荷回路Ｊ１と、リファレンス電流を得るための電流負荷回路Ｊ２とを備えている。選択セルＪ７のドレインと電流負荷回路Ｊ１との間にはセンス線Ｊ９が接続されており、電流負荷回路Ｊ２にはリファレンス線Ｊ１０が接続されている。センス線Ｊ９およびリファレンス線Ｊ１０は、センス線Ｊ９とリファレンス線Ｊ１０との電位差を増幅出力するためのセンスアンプＪ３の入力部と接続されている。また、センスアンプＪ３の出力部には、１回目のセンス結果をラッチする第１のデータラッチ回路Ｊ４と、２回目のセンス結果をラッチする第２のデータラッチ回路Ｊ５とが接続されている。第１のデータラッチ回路Ｊ４からのセンス結果Ｊ１１は、選択回路Ｊ６と接続されており、選択回路Ｊ６は、第１のデータラッチ回路Ｊ４からのセンス結果Ｊ１１によって、リファレンス電流のリソースＪ８０〜Ｊ８２を切り替えてリファレンス線Ｊ１０と接続させるように構成している。
【００１０】
このように構成された時分割センス方式の読み出し回路Ｊ１００において、選択セルＪ７からのデータ読み出しは、以下のようにして行われる。
【００１１】
まず、選択セルＪ７のゲート（ゲート電極）とドレイン（ドレイン電極）とに適切な電圧を印加することによって、選択セルＪ７を通って流れるセル電流が発生する。電流負荷回路Ｊ１との引き合い（電流負荷回路Ｊ１による電圧降下）により、センス線Ｊ９にセンス電圧が発生する。
【００１２】
これと同様に、選択回路Ｊ６によって選択されたリファレンス電流のリソースＪ８０を通って流れるリファレンス電流と電流電流負荷回路Ｊ２との引き合いにより、リファレンス線Ｊ１０にリファレンス電圧が発生する。
【００１３】
このようにして発生したセンス電圧とリファレンス電圧との電位差がセンスアンプＪ３にて増幅出力され、その出力結果が第１のセンス結果Ｊ１１として第１のデータラッチ回路Ｊ４に記憶される。ここで、第１のセンス結果Ｊ１１を得るための第１のセンス時に選択回路Ｊ６によって選択されるリファレンス電流のリソースＪ８０は、図９（ａ）に示す三つのリファレンス電流のうち、データ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”を得るためのものである。通常、リファレンス電流のリソースＪ８０〜Ｊ８２としては、適切なリファレンス電流を得ることができるように、閾値が厳密に調整されたメモリセルと同じ構造および同じ特性を有するリファレンスセルが用いられる。
【００１４】
次に、第１のデータラッチ回路Ｊ４に記憶された第１のセンス結果Ｊ１１に基づいて、選択回路Ｊ６によってリファレンス電流のリソースがＪ８０からＪ８１またはＪ８２に切り替えられる。このとき、第１のデータラッチ回路Ｊ４に記憶されている第１のセンス結果が”０”であった場合にはリファレンス電流のリソースがＪ８１に切り替えられ、第１のセンス結果が”１”であった場合にはリファレンス電流のリソースがＪ８２に切り替えられる。ここで、リファレンス電流のリソースＪ８１は、図９（ａ）に示す三つのリファレンス電流のうち、データ領域”００”と”０１”との間のリファレンス電流値”Ｈ”を得るためのものであり、リファレンス電流のリソースＪ８２は、データ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”を得るためのものである。
【００１５】
その後、第１のセンス時と同様にセンス動作を行い、第２のデータラッチ回路Ｊ５に第２のセンス結果Ｊ１２を記憶する。以上のようにして、一つのメモリセルＪ７に記憶された２ビットのデータをセンス結果Ｊ１１およびＪ１２として得ることが可能である。同様に、一つのメモリセルにＮビットの情報を格納した場合に、時分割センス方式を用いると、最低Ｎ回のセンス動作を行うことによってＮビットの情報を読み出すことが可能である。
【００１６】
この時分割センス方式によれば、最低１つのセンスアンプによって多ビットの情報を読み出すことができるため、センス回路が占有するチップ面積、瞬時に必要とされる消費電流などを最小に抑えることが可能である。また、電流負荷回路Ｊ１，Ｊ２の回路定数等を含めて切り替えを行うことにより、それぞれのセンス時に、より大きな動作マージンを容易に得ることが可能である。
【００１７】
しかしながら、時分割センス方式では、それぞれのセンス時にセンス結果をデータラッチ回路Ｊ４，Ｊ５にラッチするためのセットアップ／ホールド時間を確保する必要があり、各センス動作の間に切り替え時間が必要であることから、データ読み出しを高速に行うことが容易ではない。
【００１８】
さらに他の読み出し方式として、１度に複数種類の電流比較を行う並列センス方式が挙げられる。
【００１９】
以下に、この並列センス方式の一例として、図９（ａ）に示す２ビット／セルのデータを読み出す際の動作について、図１１を用いて簡単に説明する。
【００２０】
図１１は、従来の半導体記憶装置における並列センス方式の読み出し回路Ｈ１００の構成例を示す回路図である。
【００２１】
図１１において、この並列センス方式を用いた読み出し回路Ｈ１００は、データ読み出しが行われるメモリセルである選択セルＨ８のドレイン（ドレイン電極）に電圧を与えて読み出し電流（セル電流）を得る電流負荷回路Ｈ１と、リファレンス電流のリソースＨ８０〜Ｈ８２に電圧を与えてリファレンス電流を得るための電流負荷回路Ｈ２〜Ｈ４とを備えている。選択セルＨ８のドレインと電流負荷回路Ｈ１との間にはセンス線Ｈ９が接続されており、リファレンス電流のリソースＨ８０〜Ｈ８２との間には、それぞれリファレンス線Ｈ１０〜Ｈ１２が接続されている。センス線Ｈ９およびリファレンス線Ｈ１０は、センス線Ｈ９とリファレンス線Ｈ１０との電位差を増幅出力するためのセンスアンプＨ５の各入力部と接続され、センス線Ｈ９およびリファレンス線Ｈ１１は、センス線Ｈ９とリファレンス線Ｈ１１との電位差を増幅出力するためのセンスアンプＨ６の各入力部と接続され、センス線Ｈ９およびリファレンス線Ｈ１２は、センス線Ｈ９とリファレンス線Ｈ１２との電位差を増幅出力するためのセンスアンプＨ７の各入力部と接続されている。また、センスアンプＨ５〜Ｈ７の出力部には、論理回路Ｈ１３が接続されており、論理回路Ｈ１３の出力部から２ビットの読み出しデータＨ１４およびＨ１５が出力されるように構成されている。
【００２２】
このように構成された並列センス方式の読み出し回路Ｈ１００において、選択セルＨ８からのデータ読み出しは、以下のようにして行われる。
【００２３】
まず、選択セルＨ８のゲート（ゲート電極）とドレイン（ドレイン電極）とに適切な電圧を印加することによって、選択セルＨ８を通って流れるセル電流が発生する。電流負荷回路Ｈ１との引き合い（電流負荷回路Ｈ１による電圧降下）により、センス線Ｈ９にセンス電圧が発生する。
【００２４】
これと同様に、リファレンス電流のリソースＨ８０〜Ｈ８２を通って流れるリファレンス電流と電流負荷回路Ｈ２〜Ｈ４との引き合いにより、リファレンス線Ｈ１０〜Ｈ１２にリファレンス電圧がそれぞれ発生する。ここで、リファレンス電流のリソースＨ８０は、図９（ａ）に示す３つのリファレンス電流のうち、データ領域”００”と”０１”との間のリファレンス電流値”Ｈ”を得るためのものであり、リファレンス電流のリソースＨ８１は、データ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”を得るためのものであり、リファレンス電流のリソースＨ８２は、データ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”を得るためのものである。通常、リファレンス電流のリソースＨ８０〜Ｈ８２としては、適切なリファレンス電流を得ることができるように、閾値が厳密に調整されたメモリセルと同じ構造および同じ特性を有するリファレンスセルが用いられる。
【００２５】
このようにして発生したセンス電圧とリファレンス電圧との電位差がセンスアンプＨ５〜Ｈ７にて並列に増幅出力され、３ビットのセンスアンプ出力として論理回路Ｈ１３に入力される。この論理回路Ｈ１３では、３ビットのセンスアンプ出力から、実際の読み出しデータとなる２ビットのデータＨ１４およびＨ１５に変換される。
【００２６】
図１２および図１３は、図１１の論理回路Ｈ１３における具体的な変換例を示す図である。
【００２７】
図１２および図１３において、リファレンス電流のリソースＨ８０によるリファレンス電流をデータ領域”００”と”０１”との間のリファレンス電流値”Ｈ”、リファレンス電流のリソースＨ８１によるリファレンス電流をデータ領域””０１”と”１０”との間のリファレンス電流値”Ｍ”、リファレンス電流のリソースＨ８２によるリファレンス電流をデータ領域”１０”と”１１”との間のリファレンス電流”Ｌ”とそれぞれ定義する。このとき、センスアンプＨ５〜Ｈ７の出力が図１２に示すようなものであるとすると、論理回路Ｈ１３は、図１３に示すような真理値表を実現するような３ビット入力２ビット出力の論理回路とすることができる。同様に、一つのメモリセルにＮビットの情報を格納した場合には、論理的には２Ｎ−１個のセンスアンプを設ける必要がある。
【００２８】
この並列センス方式によれば、複数のセンスアンプ（図１１ではセンスアンプＨ５〜Ｈ７）を並列に動作させることにより、１回でＮビットの情報を読み出すことが可能であるため、データ読み出しの高速化を図るためには非常に有利である。
【００２９】
しかしながら、並列センス方式では、多くのセンスアンプが必要とされるため、センス回路が占有するチップ面積、瞬時に必要とされる消費電流などが大きくなり、その点では不利である。また、動作点の異なるセンスアンプを一つの電流負荷回路（同じ特性）によって動作させるため、それぞれの動作点が含まれる広い領域で、均一の動作マージンを得る必要がある。このため、各々の動作点での絶対的な動作マージンを大きくすることが容易ではない。
【００３０】
以下に、上記各方式における読み出し回路の動作マージンについて説明する。ここで、セル電流とリファレンス電流との差であるセル電流差と、センス電圧とリファレンス電圧との差であるセンス電圧差との比率であるセンス電圧差／セル電流差の絶対値をセンス電圧変換効率と定義すると、このセンス電圧変換効率が大きいほど、読み出し回路の動作マージンが大きいと言うことができる。例えば、セル電流差が同じ場合でも、センス電圧差が大きい方が、十分にマージンが確保された読み出し回路を構成することができる。動作マージンが大きい方が、読み出し時間の短縮化のために有利であることは言うまでもない。
【００３１】
以下に、動作マージンおよびセンス電圧変換効率について説明するために、読み出し回路の負荷特性をセル電流とセンス電圧との関係によって示す。
【００３２】
図１４（ａ）は、一般的な電流負荷として、抵抗を用いた場合の読み出し回路の構成を示す回路図である。
【００３３】
図１４（ａ）において、この読み出し回路では、メモリセルＬ５と電流負荷である抵抗Ｌ１との引き合いにより、センス線Ｌ３にセンス電圧が発生する。同様に、リファレンス電流のリソースであるリファレンスセルＬ６と電流負荷である抵抗Ｌ２との引き合いにより、リファレンス線Ｌ４にリファレンス電圧が発生する。
【００３４】
この読み出し回路において、セル電流とセンス電圧との関係は、図１４（ｂ）に示すグラフのような関係になる。この図１４（ｂ）において、グラフの傾きの絶対値がセンス電圧変換効率を示すことは、言うまでもない。このように線形的な負荷特性を有する読み出し回路では、センス電圧変換効率は、セル電流が取り得る領域全てにおいて均一（一定）である。
【００３５】
上述した並列センス方式では、複数の動作点でセンス動作を行う必要があるため、どの動作点でも平均して動作マージンを確保することができる図１４（ｂ）に示すような線形的な負荷特性を有する読み出し回路を用いることが望ましい。但し、この場合のセンス電圧変換効率は、後述する非線形の負荷特性を有する読み出し回路に比べて小さいため、セル電流差がより少ない多値型の半導体記憶装置には適していない。
【００３６】
一方、時分割センス方式のように一度のセンス動作における動作点が限定される場合には、動作点の付近でセンス電圧変換効率が高くなるような非線形の負荷特性を有する読み出し回路を用いることができる。
【００３７】
図１５（ａ）は、非線形特性を有する電流負荷回路の一例として、ＰＭＯＳトランジスタをカレントミラー接続した読み出し回路の構成を示す回路図である。
【００３８】
図１５（ａ）において、この読み出し回路では、リファレンス電流のリソースであるリファレンスセルＫ６と電流負荷であるＰＭＯＳトランジスタＫ２との引き合いにより、リファレンス線Ｋ４にリファレンス電圧が発生する。また、リファレンス線Ｋ４がゲート電極に接続されたＰＭＯＳトランジスタＫ１とメモリセルＫ５との引き合いにより、センス線Ｋ３にセンス電圧が発生する。
【００３９】
この読み出し回路において、セル電流とセンス電圧との関係は、図１５（ｂ）に示すグラフのような関係になる。このように非線形の負荷特性を有する読み出し回路では、セル電流とリファレンス電流とが等しい点を中心とした領域のセンス電圧変換効率（グラフの傾きで示される）をより高くすることができる。センス電圧変換効率が高いほど、少ないセル電流差での読み出し動作マージンを大きくすることができるため、多値型の半導体記憶装置に適している。但し、リファレンス電流の付近以外の領域では、センス電圧変換効率が低くなるため、複数の動作点で動作させることは容易ではない。
【００４０】
【発明が解決しようとする課題】
上述したように、電流センス方式を採用している多値型の半導体記憶装置において、時分割センス方式を用いた場合には、動作点を中心とした領域の動作マージンをより大きくするために、非線形の負荷特性を有する読み出し回路を用いることが適しているが、それぞれのセンス時にセンス結果をラッチするためのセットアップ/ホールド時間を確保することが必要であり、読み出し時間の高速化を図ることは容易ではない。
【００４１】
一方、並列センス方式を用いた場合には、複数の動作点で平均して動作マージンを確保する必要があるため、絶対的な動作マージンを大きくすることができず、多値型の半導体記憶装置には適していない。
【００４２】
本発明は、上記従来の問題を解決するもので、多値型の半導体記憶装置において読み出し動作マージンを大きくすることが可能で、かつ、読み出し動作の高速化を図ることができる半導体記憶装置の読み出し回路、そのリファレンス回路およびそれらを用いた半導体記憶装置を提供することを目的とする。
【００４３】
【課題を解決するための手段】
本発明の半導体記憶装置の読み出し回路は、メモリセルアレイに含まれる複数のメモリセルのうち、選択されたメモリセルにビット線を介してセル電流を供給し、該メモリセルに流れるセル電流を電流−電圧変換して得られる電圧とリファレンス電圧とを比較することによって、該メモリセルに記憶されたデータを読み出す半導体記憶装置の読み出し回路において、選択されたメモリセルに流れるセル電流を複数に分割した分割セル電流のそれぞれをビット線に供給する複数のセンス線を有し、該ビット線と複数のセンス線とを電気的に接続または分離するセル電流分割手段と、一つのセンス線に接続され、分割セル電流を当該センス線に供給する電流負荷回路および、当該センス線の電圧と第１のリファレンス電圧群に含まれる第１のリファレンス電圧との電位差を増幅出力するセンスアンプをそれぞれ含む複数の分割センス回路と、該複数の分割センス回路のそれぞれに対応した第１のリファレンス電圧群を出力する第１のリファレンス回路とを具備し、該分割センス回路毎に含まれる各電流負荷回路のうち少なくとも一つが、他の電流負荷回路と異なる電流供給能力を有し、該第１のリファレンス回路から供給される第１のリファレンス電圧によって、該電流負荷回路の電流供給能力が制御可能とされており、そのことにより上記目的が達成される。
【００４５】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路における電流負荷回路は、第１のリファレンス電圧がゲート電極に接続されたＰＭＯＳトランジスタを含む。
【００４６】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路において、複数の分割センス回路のそれぞれに対応した第２のリファレンス電圧群を出力する第２のリファレンス回路をさらに具備し、第２のリファレンス回路から供給される第２のリファレンス電圧によって、電流負荷回路の電流供給能力を制御可能とされている。
【００４７】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路における電流負荷回路は、第２のリファレンス電圧がゲート電極に接続されたＰＭＯＳトランジスタを含む。
【００４８】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路における第１のリファレンス回路と前記第２のリファレンス回路とが、前記第１のリファレンス電圧によって前記第２のリファレンス回路の電流供給能力を制御するように電気的に接続されている。
【００４９】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路において、分割セル電流を、その分割セル電流に対応する電圧に変換する電流−電圧変換回路をさらに具備する。
【００５０】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路におけるセル電流分割手段は、ゲート電極同士とソース電極同士がそれぞれ接続された複数のＮＭＯＳトランジスタを含む。
【００５１】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路において、セル電流分割手段に含まれる複数のＮＭＯＳトランジスタの電流供給能力が、それぞれに接続される電流負荷回路の電流供給能力に応じて異なっている。
【００５２】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路において、セル電流分割手段に含まれる複数のＮＭＯＳトランジスタの電流供給能力は、それぞれに接続される電流負荷回路の電流供給能力が大きいほど小さく、それぞれに接続される電流負荷回路の電流供給能力が小さいほど大きく設定されている。
【００５３】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路における複数の分割センス回路が並列に動作する。
【００５４】
本発明の半導体記憶装置は、請求項１〜１１のいずれかに記載の半導体記憶装置の読み出し回路を備えており、そのことにより上記目的が達成される。
【００５５】
また、好ましくは、本発明の半導体記憶装置におけるメモリセルは、記憶されるデータが複数ビットである。
【００５６】
本発明の半導体記憶装置のリファレンス回路は、複数のリファレンス素子のうち、選択されたリファレンス素子にリファレンスビット線を介してリファレンス電流を供給し、該リファレンス素子に流れるリファレンス電流をリファレンス電圧に変換する半導体記憶装置のリファレンス回路において、選択されたリファレンス素子に流れるリファレンス電流を複数に分割した分割リファレンス電流のそれぞれをリファレンスビット線に供給する複数のサブリファレンス線を有し、該リファレンスビット線と複数のサブリファレンス線とを電気的に接続または分離する第１のリファレンス電流分割手段と、それぞれ一つのサブリファレンス線に接続され、分割リファレンス電流を当該サブリファレンス線に供給する複数の第１の電流負荷回路とを含み、それぞれ一つのリファレンス電圧を出力する複数の第１のリファレンス電圧設定回路を具備し、該複数の第１のリファレンス電圧設定回路のうち一つから出力される第２のリファレンス電圧によって、他の第１のリファレンス電圧設定回路に含まれる第１の電流負荷回路の少なくとも一つの電流供給能力を制御可能とされており、そのことにより上記目的が達成される。
【００５７】
また、好ましくは、本発明の半導体記憶装置のリファレンス回路におけるリファレンス電圧設定回路は、分割リファレンス電流を、その分割リファレンス電流に対応する電圧に変換する電流−電圧変換回路をさらに含む。
【００５８】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路におけるリファレンス電流分割手段は、ゲート電極同士とソース電極同士がそれぞれ接続された複数のＮＭＯＳトランジスタを含む。
【００５９】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路において、リファレンス電流分割手段に含まれる複数のＮＭＯＳトランジスタの電流供給能力が、それぞれに接続される電流負荷回路の電流供給能力に応じて異なっている。
【００６０】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路において、リファレンス電流分割手段に含まれる複数のＮＭＯＳトランジスタの電流供給能力は、それぞれに接続される電流負荷回路の電流供給能力が大きいほど小さく、それぞれに接続される電流負荷回路の電流供給能力が小さいほど大きく設定されている。
【００６１】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路におけるリファレンス素子はメモリセルと同じ構造の素子である。
【００６２】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路における電流負荷回路はＰＭＯＳトランジスタを含む。
【００６３】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路において、リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタの少なくとも一つが、他のリファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続されている。
【００６４】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路において、リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタの少なくとも一つが、読み出し回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続されている。
【００６５】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路は、複数のリファレンス素子のうち、選択されたリファレンス素子にリファレンスビット線を介してリファレンス電流を供給し、該リファレンス素子に流れるリファレンス電流をリファレンス電圧に変換する半導体記憶装置のリファレンス回路において、選択されたリファレンス素子に流れるリファレンス電流を複数に分割した分割リファレンス電流のそれぞれをリファレンスビット線に供給する複数のサブリファレンス線を有し、該リファレンスビット線と複数のサブリファレンス線とを電気的に接続または分離する第２のリファレンス電流分割手段と、それぞれ一つのサブリファレンス線に接続され、分割リファレンス電流を当該サブリファレンス線に供給する複数の第２の電流負荷回路を含み、それぞれ一つの第１のリファレンス電圧を出力する複数の第２のリファレンス電圧設定回路を具備し、請求項１３〜２１のいずれかに記載の半導体記憶装置のリファレンス回路から供給される前記第２のリファレンス電圧によって、該第２の電流負荷回路の電流供給能力を制御可能とされており、そのことにより上記目的が達成される。
【００６６】
本発明の半導体記憶装置は、請求項１４〜２３のいずれかに記載の半導体記憶装置のリファレンス回路を備えており、そのことにより上記目的が達成される。
【００６７】
本発明の半導体記憶装置の読み出し回路は、第１のリファレンス回路として請求項１４〜２２に記載の半導体記憶装置のリファレンス回路を備えており、そのことにより上記目的が達成される。
【００６８】
また、本発明の半導体記憶装置の読み出し回路は、第１のリファレンス回路として請求項２３記載の半導体記憶装置のリファレンス回路を備え、第２のリファレンス回路として請求項１４〜２２のいずれかに記載の半導体記憶装置のリファレンス回路を備えており、そのことにより上記目的が達成される。
【００６９】
以下に、本発明の作用について説明する。
【００７０】
本発明の半導体記憶装置の読み出し回路にあっては、選択されたメモリセルに流れるセル電流をセル電流分割手段で複数に分割し、分割セル電流のそれぞれを電流−電圧変換したセンス電圧と第１のリファレンス電圧群に含まれる第１のリファレンス電圧との電位差を、複数の分割センス回路に含まれるセンスアンプによってそれぞれ増幅出力することによって、複数の異なる動作点で並列にセンス動作を行うことができる。また、分割セル電流を複数のセンス線のそれぞれに供給する電流負荷回路の電流供給能力を異ならせることによって、それぞれの動作点でセンス電圧変換効率が高くなるような電流供給能力とすることができ、複数の動作点で負荷特性を均一にした従来の半導体記憶装置の読み出し回路に比べて、動作マージンを大きくすることができる。
【００７１】
例えば、電流負荷回路をＰＭＯＳトランジスタによって構成し、ゲート電極に第１のリファレンス電圧を接続することによって、電流負荷回路の電流供給能力を第１のリファレンス電圧によって制御することができる。また、センス動作に用いられる第１のリファレンス電圧を生成する第１のリファレンス回路とは別に第２のリファレンス回路を設けて、電流負荷回路のＰＭＯＳトランジスタのゲート電極に第２のリファレンス電圧を接続して、電流供給能力を制御するようにしてもよい。この場合、第２のリファレンス回路を第１のリファレンス回路と電気的に接続することによって、第１のリファレンス電圧によって第２のリファレンス回路の電流供給能力を制御することができる。このように、電流負荷回路をＰＭＯＳトランジスタで構成することによって、動作点の付近のみセンス電圧変換効率が高くなるような非線形の負荷特性を得ることができる。
【００７２】
また、セル電流分割手段を、ゲート電極とソース電極とが接続された複数のＮＭＯＳトランジスタによって構成し、その電流供給能力を、それぞれに接続される電流負荷回路の電流供給能力に応じて異ならせることによって、さらに動作マージンを大きくすることができる。例えば、セル電流分割手段に含まれるＮＭＯＳトランジスタの電流供給能力を、それぞれに接続される電流負荷回路の電流供給能力が大きいほど小さく、それぞれに接続される電流負荷回路の電流供給能力が小さいほど大きく設定することによって、セル電流が小さい領域においても、その境界判断を行う分割センス回路に対して、より多くの分割セル電流を供給することができる。
【００７３】
また、本発明の半導体記憶装置のリファレンス回路にあっては、選択されたリファレンス素子に流れるリファレンス電流をリファレンス電流分割手段で複数に分割し、分割リファレンス電流を複数のサブリファレンス線のそれぞれに供給する電流負荷回路の電流供給能力を、他のリファレンス電圧設定回路の電流負荷回路から出力されるリファレンス電圧によって制御することによって、読み出し回路を構成する電流負荷回路と同様の非線形の負荷特性を有するリファレンス回路を実現することができる。また、読み出し回路とリファレンス回路に含まれるトランジスタのレイアウトパターンを同等にすることができるため、同じトランジスタ特性のものを作製することが容易となり、トランジスタ特性のばらつきなどによる影響を受け難くなる。
【００７４】
例えば、電流負荷回路をＰＭＯＳトランジスタによって構成し、他のリファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続することによって、電流負荷回路の電流供給能力を他のリファレンス電圧設定回路の電流負荷回路から出力されるリファレンス電圧によって制御することができる。
【００７５】
また、リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタを、読み出し回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続することによって、読み出し回路における電流負荷回路の電流供給能力を、リファレンス電圧設定回路の電流負荷回路から出力されるリファレンス電圧によって制御することができる。
【００７６】
また、他のリファレンス回路（第２のリファレンス回路）から供給されるリファレンス電圧を、リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタのゲート電極と接続することによって、電流負荷回路の電流供給能力を制御することもできる。
【００７７】
リファレンス素子は、メモリセルと同じ構造の素子を用いて、閾値を調整して同じ特性とすることによって、適切なリファレンス電流を容易に得ることができる。
【００７８】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。以下では、一例として、不揮発性半導体記憶装置の読み出し動作について説明するが、本発明は、読み出しのために電流センス方式を採用している半導体記憶装置一般に適用可能なものであり、不揮発性半導体記憶装置または揮発性半導体記憶装置に限定されるものではない。また、以下では、読み出し動作に関する部分についてのみ説明を行っており、書き込み回路、消去回路、制御回路などについては、その説明を省略している。
（実施形態１）
図１は、本発明の一実施形態である半導体記憶装置における読み出し回路１０００の構成を示す回路図である。
【００７９】
図１において、この半導体記憶装置の読み出し回路１０００は、メモリセルアレイに含まれる複数のメモリセルのうち、選択されたメモリセル９にビット線８を介してセル電流を供給し、そのメモリセル９に流れるセル電流を電流−電圧変換して得られる電圧とリファレンス電圧とを比較することによって、そのメモリセル９に記憶されたデータを読み出すようになっている。
【００８０】
この選択されたメモリセル９に流れるセル電流は、セル電流分割手段１によって複数に分割される。本実施形態において、セル電流分割手段１は、インバータ１０１を介してゲート電極とソース電極とが接続された複数のＮＭＯＳトランジスタ１０〜１ｎを含み、ＮＭＯＳトランジスタ１０〜１ｎのそれぞれによって、分割セル電流のそれぞれをビット線８に供給する複数のセンス線５０〜５ｎとビット線８とがそれぞれ電気的に接続または分離自在に構成されている。上記インバータ１０１およびセル電流分割手段１によって、分割セル電流を、その分割セル電流に対応する電圧に変換する電流−電圧変換回路１００が構成されている。
【００８１】
複数のセンス線５０〜５ｎのそれぞれは、複数の分割センス回路２０〜２ｎのそれぞれと接続されている。分割センス回路２０〜２ｎのそれぞれは、分割セル電流を各センス線に供給する電流負荷回路３０〜３ｎのそれぞれと、センス線５０〜５ｎの各電圧とリファレンス電圧線群（第１のリファレンス電圧群）６のリファレンス電圧（第１のリファレンス電圧）６０〜６ｎとの電位差を増幅出力するセンスアンプ４０〜４ｎのそれぞれとを含んでいる。リファレンス電圧線群６は、リファレンス電圧６０〜６ｎの各々を個別に供給できるようになっている。
【００８２】
本実施形態では、電流負荷回路３０〜３ｎはそれぞれ、ＰＭＯＳトランジスタ７０〜７ｎを含んでおり、ＰＭＯＳトランジスタ７０〜７ｎのそれぞれのゲート電極には、リファレンス電圧線群６からのリファレンス電圧６０〜６ｎがそれぞれ入力されている。このリファレンス電圧６０〜６ｎのそれぞれによって、電流負荷回路３０〜３ｎのそれぞれの電流供給能力が制御され、複数の分割センス回路２０〜２ｎに含まれる複数の電流負荷回路３０〜３ｎの少なくとも一つが、他の電流負荷回路と異なる電流供給能力を有するようになっている。
【００８３】
複数の分割センス回路２０〜２ｎのそれぞれに対応した第１のリファレンス電圧線群６は、リファレンス回路（第１のリファレンス回路）１１０から引き出されている。
【００８４】
図２は、本発明の半導体記憶装置の一実施形態である不揮発性半導体記憶装置におけるメモリセルアレイの一部を示す回路図である。
【００８５】
図２において、このメモリセルアレイは、複数のメモリセルＣＥＬＬ１１〜ＣＥＬＬ４４がマトリックス状に設けられている。メモリセルアレイに含まれる各メモリセルのゲートは行単位で共通にワード線ＷＬ１〜ＷＬ４と接続されており、各メモリセルのドレインは列単位で共通にビット線ＢＬ１〜ＢＬ４と接続されている。ワード線ＷＬ１〜ＷＬとビット線ＢＬ１〜ＢＬ４とは、互いに直交するように設けられている。また、各メモリセルのソースは、ブロック単位で共通化されて共通ソース線ＳＲＣと接続されている。
【００８６】
各メモリセルは、隣接するメモリセルと、ドレイン同士が互いに接続されてビット線と接続され、ソース同士が互いに接続されて共通ソース線と接続されている。例えば、メモリセルＣＥＬＬ１１とＣＥＬＬ２１とは、ドレイン同士が接続されて、それらのドレインがビット線ＢＬ１と接続されている。また、メモリセルＣＥＬＬ２１とＣＥＬＬ３１とは、ソース同士が接続されて、それらのソースが共通ソース線ＳＲＣと接続されている。また、メモリセルＣＥＬＬ３１とＣＥＬＬ４１とは、ドレイン同士が接続されて、それらのドレインがビット線ＢＬ１と接続されている。
【００８７】
各ビット線の先には、図示しないデコーダ回路や上記図１に示す電流電圧変換回路１００を介して例えば分割センス回路４０や電流負荷回路３０などが接続されている。また、これらのメモリセルアレイとは別に、上記メモリセルと同様のメモリセルが、リファレンスセルとしてリファレンス回路１１０内に配置されている。
【００８８】
上記構成により、以下に、本実施形態の読み出し回路１０００の動作について説明する。ここでは、図９（ａ）に示す２ビット／セルのデータ読み出し動作を実現する回路構成について説明するため、図１中の符号に含まれるｎを２と定義する。したがって、図１に示すセル電流分割手段１を構成するＮＭＯＳトランジスタ１ｎを１２、分割センス回路２ｎを２２、電流負荷回路３ｎを３２、センスアンプ回路４ｎを４２、センス線５ｎを５２、リファレンス電圧６ｎを６２、電流負荷回路３２を構成するＰＭＯＳトランジスタ７ｎを７２として説明する。なお、ｍビット／セルのデータ読み出し動作を実現する場合には、ｎを２ｍ−１に設定すればよい。また、以下の説明では、センス線の電位のことをセンス電圧、リファレンス線の電位のことをリファレンス電圧と称し、同様の符号を付して説明を行う。
【００８９】
まず、多値での読み出し動作を補足し、説明を容易にするために、本実施形態の半導体記憶装置の読み出し回路１０００を用いて図９（b）に示す２値（１ビット／セル）のデータ読み出しを行った場合の動作について説明する。この場合、リファレンス電圧６０〜６２が同電位とする。また、この例では、ＮＭＯＳトランジスタ１０〜１２の電流供給能力を決定するトランジスタサイズがそれぞれ等しいものとする。同様に、ＰＭＯＳトランジスタ７０〜７２の電流供給能力（トランジスタサイズ）がそれぞれ等しいものと仮定する。なお、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの電流供給能力は、主にトランジスタサイズとゲート電位とによって決定される。
【００９０】
選択されたメモリセル９のゲート電極に適切な電圧が印加されると、ビット線８の電位が低くなり、電流−電圧変換回路１００に含まれるインバータ１０１の出力が高電位になる。これによって、セル電流分割手段１に含まれるＮＭＯＳトランジスタ１０〜１２が導通状態になる。
【００９１】
ＮＭＯＳトランジスタ１０〜１２が導通状態になると、ビット線８の電位によってセンス線５０〜５２の電位が低くなり、電流負荷回路３０〜３２に含まれるＰＭＯＳトランジスタ７０〜７２のソース−ドレイン間に十分な電位差が生じる。
【００９２】
この状態でＰＭＯＳトランジスタ７０〜７２が導通状態になると、センス線５０〜５２およびＮＭＯＳトランジスタ１０〜１２を介してビット線８が充電される。ビット線８の電位が高くなると、メモリセル９のドレイン−ソース間に電位差が生じて、セル電流が流れる。正しくセンス動作を行う為には、リファレンス電圧６０〜６２はセル電流が図９（b）のリファレンス電流と等しいときにセンス電圧５０〜５２と等しくなるように設定する。
【００９３】
さらに、ビット線８が充電されて所定の電位になると、電流−電圧変換回路１００に含まれるインバータ１０１の出力が低電位になり、ＮＭＯＳトランジスタ１０〜１２の電流供給能力が低くなる。ビット線８の電位、メモリセル９に流れるセル電流、およびＮＭＯＳトランジスタ１０〜１２に流れる電流の３者が釣り合ったときに、読み出し回路１０００内の各電位および各電流が安定する。
【００９４】
ここで、リファレンス電圧６０〜６２が同電位である場合には、ＮＭＯＳトランジスタ１０〜１２のゲート電位およびドレイン−ソース間の電位がそれぞれ等しいため、ＮＭＯＳトランジスタ１０〜１２のそれぞれに、同じドレイン−ソース間電流を流すことができる。したがって、ＮＭＯＳトランジスタ１０〜１２にはそれぞれ、セル電流の１／３の電流が流れることになる。このとき、センス線５０〜５２には、ＰＭＯＳトランジスタ７０〜７２との引き合いにより、それぞれ等しいセンス電圧が生じる。
【００９５】
このセンス電圧５０〜５２とリファレンス電圧６０〜６２との電位差をセンスアンプ４０〜４２にてそれぞれ増幅出力することにより、データ読み出し動作が行われる。このとき、上述したように各センス線５０〜５２が同じ電位になるため、センスアンプ４０〜４２は同じ動作を行い、同じ読み出し結果を出力することになる。したがって、リファレンス電圧６０〜６２が同電位の場合には、メモリセル９からは”１”または”０”の１ビットの情報が取り出される。
【００９６】
次に、前記２値での読み出し動作を踏まえて、本実施形態の半導体記憶装置の読み出し回路１０００を用いて多値（２ビット／セル；４値）のデータ読み出しを行った場合の動作について説明する。ここでは、ＮＭＯＳトランジスタ１０〜１２の電流供給能力（トランジスタサイズ）は、２値の読み出し動作の場合と同様に、それぞれ等しいものとする。これと同様に、ＰＭＯＳトランジスタ７０〜７２の電流供給能力（トランジスタサイズ）はそれぞれ等しいものとする。また、正しく読み出し動作を行うためには、セル電流が各リファレンス電流と等しいときに、センス線５０〜５２の電位が各リファレンス線の電位（リファレンス電圧６０〜６２）と等しくなるように、トランジスタサイズなどの回路定数と、リファレンス電圧とを決定する必要がある。リファレンス電圧６０〜６２は、２値での読み出し動作の場合と異なって同電位ではなく、以下のように設定する。
【００９７】
リファレンス電圧６０（相対的に高電位に設定）は、セル電流が図９（ａ）中のデータ領域”００”と”０１”との間のリファレンス電流値”Ｈ”と等しいときにセンス電圧５０と等しくなるように設定する。また、リファレンス電圧６１（同じく中電位に設定）は、セル電流が図９（ａ）中のデータ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”と等しいときにセンス電圧５１と等しくなるように設定する。同様に、リファレンス電圧６２（同じく低電位に設定）は、セル電流が図９（ａ）中のデータ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”と等しいときにセンス電圧５２と等しくなるように設定する。この結果、リファレンス電圧６０〜６２の電位はそれぞれ、相対的に高電位／中電位／低電位となる。
【００９８】
選択されたメモリセル９のゲート電極に適切な電圧が印加されると、ビット線８の電位が低くなり、電流−電圧変換回路１００に含まれるインバータ１０１の出力が高電位になる。これによって、セル電流分割手段１に含まれるＮＭＯＳトランジスタ１０〜１２が導通状態になると、ビット線８の電位によってセンス線５０〜５２の電位が低くなり、電流負荷回路３０〜３２に含まれるＰＭＯＳトランジスタ７０〜７２のソース−ドレイン間に十分な電位差が生じる。
【００９９】
この状態でＰＭＯＳトランジスタ７０〜７２が導通状態になると、センス線５０〜５２およびＮＭＯＳトランジスタ１０〜１２を介してビット線８が充電される。ビット線８の電位が高くなると、メモリセル９のドレイン−ソース間に電位差が生じて、セル電流が流れる。
【０１００】
さらに、ビット線８が充電されて所定の電位になると、電流−電圧変換回路１００に含まれるインバータ１０１の出力が低電位になり、ＮＭＯＳトランジスタ１０〜１２の電流供給能力が低くなる。ビット線８の電位、メモリセル９に流れるセル電流、およびＮＭＯＳトランジスタ１０〜１２に流れる電流の３者が釣り合ったときに、読み出し回路１０００内の各電位および各電流が安定する。
【０１０１】
ここで、ＮＭＯＳトランジスタ１０〜１２が飽和領域（五極管領域）で動作している場合には、ＮＭＯＳトランジスタ１０〜１２のゲート電位が等しいため、ＮＭＯＳトランジスタ１０〜１２はドレイン−ソース間電位に大きく依存すること無く、ほぼ同じドレイン−ソース間電流を流すことができる。
【０１０２】
一方、リファレンス電圧６０〜６２の電位がそれぞれ相対的に異なるため、ＰＭＯＳトランジスタ７０の電流供給能力は、他のＰＭＯＳトランジスタ７１および７２に比べて低くなる。したがって、ＮＭＯＳトランジスタ１０〜１２にほぼ同じ電流が流れると、センス線５０の電位はセンス線５１および５２の電位と比較して、相対的に低い電位になる。センス線５１とセンス線５２との関係も同様であり、センス線５１はセンス線５２と比較して、相対的に低い電位になる。
【０１０３】
ここで、リファレンス電圧とセンス電圧との関係について考える。セル電流とリファレンス電流とが等しいときにリファレンス電圧とセンス電圧とが等しくなるようにリファレンス電圧を設定しているため、セル電流がリファレンス電流よりも大きいときには、セル電流分割手段１に含まれるＮＭＯＳトランジスタ１０〜１２の電流供給能力が高くなり、センス電圧はリファレンス電圧よりも低くなる。また、セル電流がリファレンス電流よりも小さいときには、センス電圧はリファレンス電圧よりも高くなる。このセンス電圧５０〜５２とリファレンス電圧６０〜６２との電位差をセンスアンプ４０〜４２にて増幅出力することにより、データ読み出し動作が行われることになる。センスアンプは、センス電圧がリファレンス電圧よりも高い時に”０”を出力し、センス電圧がリファレンス電圧よりも低い時に”１”を出力するように設定される。
【０１０４】
例えば、メモリセル９のセル電流が図９（ａ）中のデータ領域”００”にあった場合には、セル電流は三つのどのリファレンス電流よりも少なく、センス線５０〜５２はリファレンス線６０〜６２と比較してそれぞれ高い電位になる。このとき、センスアンプ４０〜４２は、センス線５０〜５２がリファレンス線６０〜６２よりもそれぞれ高い電位であるため、それぞれ”０”を出力する。センスアンプ４０〜４２から出力された３ビットの情報”０００”を、図１３に示すような論理を実現する図示しない論理回路を用いてデコードすることにより、”００”という２ビットの情報を取り出すことができる。
【０１０５】
これと同様に、メモリセル９のセル電流が図９（ａ）中のデータ領域”１０”にあった場合には、セル電流はリファレンス電流値”Ｈ”および”Ｍ”よりも多く、センス線５０および５１はリファレンス線６０および６１と比較してそれぞれ低い電位になる。また、セル電流はリファレンス電流値”Ｌ”よりも少なく、センス線５２はリファレンス線６２と比較して高い電位になる。このとき、センスアンプ４０〜４２は、３ビットの情報”１１０”を出力する。センスアンプ４０〜４２から出力された３ビットの情報”１１０”を、図１３に示すような論理を実現する図示しない論理回路を用いてデコードすることにより、”１０”という２ビットの情報を取り出すことができる。
【０１０６】
これと同様に、メモリセル９のセル電流が図９（ａ）中のデータ領域”０１”および”１１”にあった場合についても、同様に、情報を取り出すことができる。
【０１０７】
以上のように、本実施形態の半導体記憶装置の読み出し回路１０００によれば、分割センス回路２０〜２ｎを並列動作させることによって、並列センス方式により多値の情報を読み出すことができる。
【０１０８】
さらに、本実施形態の半導体記憶装置の読み出し回路１０００においては、電流負荷回路３０〜３ｎにＰＭＯＳトランジスタ７０〜７ｎを用いているため、分割センス回路２０〜２ｎのそれぞれを、図１５（ｂ）に示すような非線形の特性を有する回路として動作させることができる。
【０１０９】
図３は、図１の半導体記憶装置の読み出し回路１０００におけるセンス電圧とセル電流との関係を示すグラフである。
【０１１０】
図３に示すように、半導体記憶装置の読み出し回路１０００は、非線形特性を有しており、セル電流とリファレンス電流とが等しい点を中心とした領域のセンス電圧変換効率を高くして、読み出し動作マージンを大きくすることができる。
【０１１１】
このように、非線形特性を有し、かつ、並列センス方式も実現することができる理由は、セル電流分割手段１にてセル電流を分割することにより、一つの読み出し回路において複数の異なる動作点を持たせることが可能となったからである。
【０１１２】
以上のように、半導体記憶装置の読み出し回路１０００によれば、読み出し時間の高速化に有利な並列センス方式と、多値型の半導体記憶装置に適した高い動作マージンを得ることができる非線形特性とを両立させることができるため、高速動作が可能で、より高い動作マージンを有する多値型の半導体記憶装置に適した読み出し回路を実現することができる。
（実施形態２）
本実施形態２では、上記実施形態１の半導体記憶装置の読み出し回路１０００に用いられるリファレンス回路１１０の一例について説明する。なお、上記実施形態１の半導体記憶装置の読み出し回路１０００では、リファレンス回路の構成については特に説明しなかったが、本実施形態２では、リファレンス回路１１０を一例を挙げて説明する。
【０１１３】
図４は、図１のリファレンス回路１１０の構成例を示す回路図である。
【０１１４】
図４において、この半導体記憶装置のリファレンス回路１１０は、複数のリファレンス電圧設定回路１１０−０〜１１０−ｎを有しており、複数のリファレンス素子のうち、選択されたリファレンス素子９−ｒ０〜９−ｒｎにリファレンスビット線８−ｒ０〜８−ｒｎを介してリファレンス電流を供給し、そのリファレンス素子９−ｒ０〜９−ｒｎに流れるリファレンス電流をリファレンス電圧に変換するようになっている。
【０１１５】
通常、リファレンス素子９−ｒ０〜９−ｒｎは、適切なリファレンス電流を得ることができるように、閾値が厳密に調整されたメモリセルと同じ構造および同じ特性を有するリファレンスセルが用いられる。
【０１１６】
リファレンス電圧設定回路１１０−０〜１１０−ｎにおいて、選択されたリファレンス素子９−ｒ０〜９−ｒｎに流れるリファレンス電流は、リファレンス電流分割手段１−ｒ０〜１−ｒｎによって複数に分割される。本実施形態において、リファレンス電流分割手段１−ｒ０〜１−ｒｎは、インバータを介してゲート電極とソース電極とが接続された複数のＮＭＯＳトランジスタ（１０−ｒ０〜１ｎ−ｒ０）〜（１０−ｒｎ〜１ｎ−ｒｎ）をそれぞれ含み、ＮＭＯＳトランジスタ（１０−ｒ０〜１ｎ−ｒ０）〜（１０−ｒｎ〜１ｎ−ｒｎ）のそれぞれによって、分割リファレンス電流のそれぞれをリファレンスビット線８−ｒ０〜８−ｒｎに供給する複数のサブリファレンス線（５０−ｒ０〜５ｎ−ｒ０）〜（５０−ｒｎ〜５ｎ−ｒｎ）とリファレンスビット線８−ｒ０〜８−ｒｎとがそれぞれ電気的に接続または分離される。また、上記インバータおよびリファレンス電流分割手段１−ｒ０〜１−ｒｎによって、分割リファレンス電流を、その分割リファレンス電流に対応する電圧に変換する電流−電圧変換回路１００−ｒ０〜１００−ｒｎが構成されている。なお、図４中では、リファレンス電流分割手段１−ｒ０〜１−ｒｎを含む電流−電圧変換回路１００−ｒ１〜１００−ｒｎの内部を省略しているが、電流−電圧変換回路１００−ｒ０と同じ構成である。
【０１１７】
複数のサブリファレンス線（５０−ｒ０〜５ｎ−ｒ０）〜（５０−ｒｎ〜５ｎ−ｒｎ）のそれぞれは、分割リファレンス電流を各サブリファレンス線に供給する電流負荷回路（３０−ｒ０〜３ｎ−ｒ０）〜（３０−ｒｎ〜３ｎ−ｒｎ）のそれぞれと接続されている。
【０１１８】
リファレンス電圧設定回路１１０−０〜１１０−ｎからはそれぞれ、一つのリファレンス電圧６０ｒ〜６ｎｒが出力される。例えばリファレンス電圧設定回路１１０−０においては、電流負荷回路３０−ｒ０からリファレンス電圧６０ｒが出力され、リファレンス電圧設定回路１１０−１においては電流負荷回路３０−ｒ１からリファレンス電圧が６１ｒ出力され、リファレンス電圧設定回路１１０−ｎにおいては電流負荷回路３ｎ−ｒｎからリファレンス電圧６ｎｒが出力される。このように複数のリファレンス電圧設定回路のうちの一つから出力されるリファレンス電圧によって、他のリファレンス電圧設定回路に含まれる電流負荷回路の少なくとも一つの電流供給能力を制御可能とされている。
【０１１９】
本実施形態では、電流負荷回路（３０−ｒ０〜３ｎ−ｒ０）〜（３０−ｒｎ〜３ｎ−ｒｎ）はそれぞれ、ＰＭＯＳトランジスタ（７０−ｒ０〜７ｎ−ｒ０）〜（７０−ｒｎ〜７ｎ−ｒｎ）を含んでおり、各リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタの少なくとも一つが、他のリファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続されている。例えば、リファレンス電圧設定回路１１０−０において電流負荷回路３０−ｒ０に含まれるＰＭＯＳトランジスタ７０−ｒ０から出力されるリファレンス電圧６０ｒは、他のリファレンス電圧設定回路１１０−１〜１１０−ｎにおいて電流負荷回路３０−ｒ１〜３０−ｒｎに含まれるＰＭＯＳトランジスタ７０−ｒ１〜７０−ｒｎのゲート電極に入力されてカレントミラー回路が構成されており、これによって電流負荷回路３０−ｒ１〜３０−ｒｎの電流供給能力を制御することができる。リファレンス電圧６１ｒ〜６ｎｒについても、同様に、それが生成されたリファレンス電圧設定回路以外のリファレンス電圧設定回路に含まれる電流負荷回路の電流供給能力を制御可能な構成になっている。例えば、リファレンス電圧設定回路１１０−１から出力されるリファレンス電圧６１ｒは電流負荷回路３１−ｒ１に含まれるＰＭＯＳトランジスタ７１−ｒ１によってカレントミラー回路が構成され、リファレンス電圧設定回路１１０−ｎから出力されるリファレンス電圧６ｎｒは電流負荷回路３ｎ−ｒｎに含まれるＰＭＯＳトランジスタ７ｎ−ｒｎによってカレントミラー回路が構成されている。
【０１２０】
さらに、各リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタの少なくとも一つが、読み出し回路の電流負荷回路に含まれるＰＭＯＳトランジスタともカレントミラー接続されている。例えば、リファレンス電圧設定回路１１０−０において電流負荷回路３０−ｒ０に含まれるＰＭＯＳトランジスタ７０−ｒ０から出力されるリファレンス電圧６０ｒは、図１に示す半導体記憶装置の読み出し回路１０００において電流負荷回路３０に含まれるＰＭＯＳトランジスタ７０のゲート電極に入力されてカレントミラーが構成されており、これによって電流負荷回路３０の電流供給能力を制御することができる。リファレンス電圧６１ｒ〜６ｎｒについても、同様に、半導体記憶装置の読み出し回路に含まれる電流負荷回路の電流供給能力を制御可能な構成になっている。例えば、リファレンス電圧設定回路１１０−１から出力されるリファレンス電圧６１ｒは電流負荷回路３１−ｒ１に含まれるＰＭＯＳトランジスタ７１−ｒ１と電流負荷回路３１に含まれるＰＭＯＳトランジスタ７１とがカレントミラー接続され、リファレンス電圧設定回路１１０−ｎから出力されるリファレンス電圧６ｎｒは電流負荷回路３ｎ−ｒｎに含まれるＰＭＯＳトランジスタ７ｎ−ｒｎと電流負荷回路３ｎに含まれるＰＭＯＳトランジスタ７ｎとがカレントミラー接続されている。
【０１２１】
上記構成により、以下、本実施形態２のリファレンス回路１１０の動作について説明する。ここでは、図９（ａ）に示す２ビット／セルのデータ読み出し動作を実現する回路構成について説明するため、図４中の符号に含まれるｎを２と定義する。したがって、例えば、図４に示すリファレンス電流分割手段１を構成するＮＭＯＳトランジスタ１ｎ−ｒ０を１２−ｒ０、電流負荷回路３ｎ−ｒ０を３２−ｒ０、サブリファレンス線５ｎ−ｒ０を５２−ｒ０、リファレンス電圧６ｎｒを６２ｒ、電流負荷回路３２−ｒ０を構成するＰＭＯＳトランジスタ７ｎ−ｒ０を７２−ｒ０、リファレンスビット線８−ｒｎを８−ｒ２、リファレンス素子９−ｒｎを９−ｒ２として説明する。なお、ｍビット／セルのデータ読み出し動作を実現する場合には、ｎを２ｍ−１に設定すればよい。
【０１２２】
また、図１の読み出し回路１０００および図４のリファレンス回路１１０において、リファレンス電圧線群６と６ｒ、リファレンス電圧６０〜６２と６０ｒ〜６２ｒとは同じものとして、それぞれをリファレンス電圧線群６、リファレンス電圧６０〜６２として説明を行う。
【０１２３】
また、リファレンス素子９−ｒ０により、図９（ａ）に示すデータ領域”００”と”０１”との間のリファレンス電流値”Ｈ”が得られ、リファレンス素子９−ｒ１により、図９（ａ）に示すデータ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”が得られ、リファレンス素子９−ｒ２により、図９（ａ）に示すデータ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”が得られるものとする。
【０１２４】
さらに、ＰＭＯＳトランジスタ７０−ｒ０〜７２−ｒ０、７０−ｒ１〜７２−ｒ１および７０−ｒ２〜７２−ｒ２の電流供給能力（トランジスタサイズ）は、それぞれ等しいものとする。同様に、ＮＭＯＳトランジスタ１０−ｒ０〜１２−ｒ０、１０−ｒ１〜１２−ｒ１および１０−ｒ２〜１２−ｒ２の電流供給能力（トランジスタサイズ）もそれぞれ等しいものとする。
【０１２５】
リファレンス電流設定回路１１０−０〜１１０−２において、選択されたリファレンス素子９−ｒ０〜９−ｒ２のゲート電極に適切な電圧が印加されると、リファレンスビット線８−ｒ０〜の８−ｒ２の電位が低くなり、電流−電圧変換回路１００−ｒ０〜１００−ｒ２に含まれるインバータ１０１−ｒ０〜１０１−ｒ２の出力が高電位になる。これによって、リファレンス電流分割手段１−ｒ０〜１−ｒ２に含まれるＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）が導通状態になる。
【０１２６】
ＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）が導通状態になると、リファレンスビット線８−ｒ０〜８−ｒ２の電位によってサブリファレンス線（５０−ｒ０〜５２−ｒ０）〜（５０−ｒ２〜５２−ｒ２）の電位が低くなり、電流負荷回路（３０−ｒ０〜３２−ｒ０）〜（３０−ｒ２〜３２−ｒ２）に含まれるＰＭＯＳトランジスタ（７０−ｒ０〜７２−ｒ０）〜（７０−ｒ２〜７２−ｒ２）のソース−ドレイン間に十分な電位差が生じる。
【０１２７】
これによって、ゲート電極とドレイン電極とが接続されたＰＭＯＳトランジスタ７０−ｒ０、７１−ｒ１および７２−ｒ２が導通状態になると、それぞれに接続された７０−ｒ１、７０−ｒ２、７１−ｒ０、７１−ｒ２、７２−ｒ０および７２−ｒ１も導通状態になり、サブリファレンス線（５０−ｒ０〜５２−ｒ０）〜（５０−ｒ２〜５２−ｒ２）およびＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）を介してリファレンスビット線８−ｒ０〜８−ｒ２が充電される。ビット線８−ｒ０〜８−ｒ２の電位が高くなると、リファレンス素子９−ｒ０〜９−ｒ２のドレイン−ソース間に電位差が生じて、リファレンス電流が流れる。
【０１２８】
さらに、リファレンスビット線８−ｒ０〜８−ｒ２が充電されて所定の電位になると、電流−電圧変換回路１００−ｒ０〜１００−ｒ２に含まれるインバータ１０１−ｒ０〜１０１−ｒ２の出力が低電位になり、ＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）の電流供給能力が低くなる。リファレンスビット線８−ｒ０〜８−ｒ２の電位、リファレンス素子９−ｒ０〜９−ｒ２に流れるリファレンス電流、およびＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）に流れる電流の３者が釣り合ったときに、リファレンス回路１１０内の各電位および各電流が安定する。
【０１２９】
ここで、リファレンス素子９−ｒ０は、図９（ａ）に示すデータ領域”００”と”０１”との間のリファレンス電流値”Ｈ”が得られるように設定され、リファレンス素子９−ｒ１は、図９（ａ）に示すデータ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”が得られるように設定され、リファレンス素子９−ｒ２は、図９（ａ）に示すデータ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”が得られるように設定されているため、リファレンス電圧６０ｒ、６１ｒおよび６２ｒは、相対的に高電位、中電位および低電位となる。
【０１３０】
図１に示す分割センス回路２０に着目して説明を行うと、ＰＭＯＳトランジスタ７０と図４に示すリファレンス電圧設定回路１１０−０のＰＭＯＳトランジスタ７０−ｒ０とがカレントミラー接続されており、分割センス回路２０には、リファレンス電圧設定回路１１０−０から出力されるリファレンス電圧６０（図４のリファレンス電圧６０ｒ）が入力される。
【０１３１】
一方、リファレンス電圧設定回路１１０−０には、三つの電流負荷回路３０−ｒ０〜３２−ｒ０が含まれている。リファレンス電圧６０を決定するために能動的に動作する電流負荷回路３０−ｒ０を除いて、電流負荷回路３１−ｒ０および３２−ｒ０にはそれぞれ、リファレンス電圧６１を決定するために能動的に動作する電流負荷回路３１−ｒ１から出力されるリファレンス電圧６１およびリファレンス電圧６２を決定するために能動的に動作する電流負荷回路３２−ｒ１から出力されるリファレンス電圧６２が入力されて、電流供給能力が制御されている。同様に、図１に示す分割センス回路２１および２２に含まれる電流負荷回路３１および３２にも、同様のリファレンス電圧６１および６２が入力されている。
【０１３２】
したがって、電流負荷回路３１と３１−ｒ０は同じリファレンス電圧６１によってその電流供給能力が制御され、同様に、電流負荷回路３２と３２−ｒ０は同じリファレンス電圧６２によってその電流供給能力が制御されており、メモリセル９を通って流れるセル電流およびリファレンス素子９−ｒ０を通って流れるリファレンス電流に与える影響は、ほぼ等価であり、特に両電流が等しい場合においては、完全に等価であると言える。
【０１３３】
これらの影響を読み出し回路およびリファレンス回路から相殺すると、電流負荷回路３０に含まれるＰＭＯＳトランジスタ７０と、電流負荷回路３０−ｒ０に含まれるＰＭＯＳトランジスタ７０−ｒ０とは、図１５（ａ）に示すようなカレントミラー接続された関係にあり、図１５（ｂ）に示すように、より大きな動作マージンを得ることができる非線形の負荷特性を示すことが判る。
【０１３４】
したがって、分割センス回路２０のセンスアンプ４０では、リファレンス電流値”Ｈ”に設定されたリファレンス素子９−ｒ０から生成されるリファレンス電圧６０によって、データ領域”００”と”０１”との境界に関する判定を行うことが可能である。これと同様に、分割センス回路２１のセンスアンプ４１では、リファレンス電流値”Ｍ”に設定されたリファレンス素子９−ｒ１から生成されるリファレンス電圧６１によって、データ領域”０１”と”１０”との境界に関する判定を行うことが可能であり、分割センス回路２２のセンスアンプ４２では、リファレンス電流値”Ｌ”に設定されたリファレンス素子９−ｒ２から生成されるリファレンス電圧６２によって、データ領域”１０”と”１１”との境界に関する判定を行うことが可能である。
【０１３５】
以上のように、本実施形態のリファレンス回路１１０によれば、図１に示す半導体記憶装置の読み出し回路１０００に必要とされるリファレンス電圧を容易に生成できると共に、読み出し回路１０００およびリファレンス回路１１０に含まれる各トランジスタのレイアウトパターンを同等にすることができるため、同じトランジスタ特性を有する回路を容易に作製することができる。したがって、製造工程において生じるトランジスタ特性バラツキなどへの耐性が比較的強く、多値型の半導体記憶装置に適したリファレンス回路を実現することができる。
（実施形態３）
本実施形態３では、リファレンス回路を二つ設けている半導体記憶装置の読み出し回路について説明する。
【０１３６】
図５は、本実施形態の半導体記憶装置の読み出し回路２０００の構成を示す回路図である。なお、この図５以降において、上記実施形態１，２と同様の機能を有する部分については同じ番号を付し、相違点について説明を行う。
【０１３７】
この半導体記憶装置の読み出し回路２０００は、分割センス回路２０〜２ｎに、それぞれ、２種類のリファレンス電圧が入力されている。センスアンプ４０〜４ｎには、第１のリファレンス回路１２０から出力される第１のリファレンス電圧群５（第１のリファレンス５０ｒ〜５ｎｒを含む）が入力されている。また、電流負荷回路３０〜３ｎには、第２のリファレンス回路１１０から、各電流負荷回路３０〜３ｎの電流供給能力を制御するための第２のリファレンス電圧群（第２のリファレンス６０〜６ｎを含む）６が入力されている。
【０１３８】
図６は、図５のリファレンス回路１２０の要部構成を示す回路図である。
【０１３９】
図６において、このリファレンス回路１２０は、複数のリファレンス電圧設定回路１２０−０〜１２０−ｎを有しており、複数のリファレンス素子のうち、選択されたリファレンス素子９−ｒ０〜９−ｒｎにリファレンスビット線８−ｒ０〜８−ｒｎを介してリファレンス電流を供給し、そのリファレンス素子９−ｒ０〜９−ｒｎに流れるリファレンス電流をリファレンス電圧に変換するようになっている。
【０１４０】
通常、リファレンス素子９−ｒ０〜９−ｒｎは、適切なリファレンス電流を得ることができるように、閾値が厳密に調整されたメモリセルと同じ構造および同じ特性を有するリファレンスセルが用いられる。
【０１４１】
リファレンス電圧設定回路１２０−０〜１２０−ｎにおいて、選択されたリファレンス素子９−ｒ０〜９−ｒｎに流れるリファレンス電流は、リファレンス電流分割手段１−ｒ０〜１−ｒｎによって複数に分割される。本実施形態において、リファレンス電流分割手段１−ｒ０〜１−ｒｎは、インバータを介してゲート電極とソース電極とが接続された複数のＮＭＯＳトランジスタ（１０−ｒ０〜１ｎ−ｒ０）〜（１０−ｒｎ〜１ｎ−ｒｎ）をそれぞれ含み、ＮＭＯＳトランジスタ（１０−ｒ０〜１ｎ−ｒ０）〜（１０−ｒｎ〜１ｎ−ｒｎ）のそれぞれによって、分割リファレンス電流のそれぞれをリファレンスビット線８−ｒ０〜８−ｒｎに供給する複数のサブリファレンス線（５０−ｒ０〜５ｎ−ｒ０）〜（５０−ｒｎ〜５ｎ−ｒｎ）とリファレンスビット線８−ｒ０〜８−ｒｎとがそれぞれ電気的に接続・分離される。また、上記インバータおよびリファレンス電流分割手段１−ｒ０〜１−ｒｎによって、分割リファレンス電流を、その分割リファレンス電流に対応する電圧に変換する電流−電圧変換回路１００−ｒ０〜１００−ｒｎが構成されている。なお、図６中では、リファレンス電流分割手段１−ｒ０〜１−ｒｎを含む電流−電圧変換回路１００−ｒ１〜１００−ｒｎの内部を省略しているが、電流−電圧変換回路１００−ｒ０と同じ構成である。
【０１４２】
複数のサブリファレンス線（５０−ｒ０〜５ｎ−ｒ０）〜（５０−ｒｎ〜５ｎ−ｒｎ）のそれぞれは、分割リファレンス電流を各サブリファレンス線に供給する電流負荷回路（３０−ｒ０〜３ｎ−ｒ０）〜（３０−ｒｎ〜３ｎ−ｒｎ）のそれぞれと接続されている。
【０１４３】
リファレンス電圧設定回路１２０−０〜１２０−ｎからは、それぞれ、一つのリファレンス電圧５０ｒ〜５ｎｒが出力される。リファレンス回路１２０とリファレンス回路１１０との違いは、リファレンス回路１１０では、リファレンス電圧設定回路から出力されるリファレンス電圧が、他のリファレンス電圧設定回路に含まれる電流負荷回路の少なくとも一つの電流供給能力を制御するためにカレントミラー接続されているのに対して、リファレンス回路１２０では、リファレンス電位５０ｒ〜５ｎｒが、リファレンス電圧群５ｒとして外部に出力されていることである。
【０１４４】
また、リファレンス回路１２０において、リファレンス電圧設定回路１２０−０〜１２０−ｎは、それぞれ、リファレンス回路１１０から出力されるリファレンス電圧６０ｒ〜６ｎｒによって電流供給能力が制御される。
【０１４５】
本実施形態では、電流負荷回路（３０−ｒ０〜３ｎ−ｒ０）〜（３０−ｒｎ〜３ｎ−ｒｎ）は、それぞれ、ＰＭＯＳトランジスタ（７０−ｒ０〜７ｎ−ｒ０）〜（７０−ｒｎ〜７ｎ−ｒｎ）を含んでおり、リファレンス回路１１０を構成するリファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタの少なくとも一つが、リファレンス回路１２０のリファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続されている。例えば、リファレンス回路１１０のリファレンス電圧設定回路１１０−０において電流負荷回路３０−ｒ０に含まれるＰＭＯＳトランジスタ７０−ｒ０から出力されるリファレンス電圧６０ｒは、リファレンス回路１２０のリファレンス電圧設定回路１２０−０〜１２０−ｎにおいて電流負荷回路３０−ｒ０〜３０−ｒｎに含まれるＰＭＯＳトランジスタ７０−ｒ０〜７０−ｒｎのゲート電極に入力されてカレントミラーが構成されており、これによって電流負荷回路３０−ｒ０〜３０−ｒｎの電流供給能力を制御することができる。リファレンス回路１１０から出力されるリファレンス電圧６１ｒ〜６ｎｒについても、同様に、リファレンス回路１２０のリファレンス電圧設定回路１２０−０〜１２０−ｎに含まれる電流負荷回路の電流供給能力を制御可能な構成になっている。
【０１４６】
以下に、このように構成された本実施形態の半導体記憶装置のリファレンス回路１２０の動作について、説明する。ここでは、図９（ａ）に示す２ビット／セルのデータ読み出し動作を実現する回路構成について説明するため、図６中の符号に含まれるｎを２と定義する。従って、例えば、図６に示すリファレンス電流分割手段１を構成するＮＭＯＳトランジスタ１ｎ−ｒ０を１２−ｒ０、電流負荷回路３ｎ−ｒ０を３２−ｒ０、サブリファレンス線５ｎ−ｒ０を５２−ｒ０、リファレンス電圧５ｎｒを５２ｒ、リファレンス電圧６ｎｒを６２ｒ、電流負荷回路３２−ｒ０を構成するＰＭＯＳトランジスタ７ｎ−ｒ０を７２−ｒ０、リファレンスビット線８−ｒｎを８−ｒ２、リファレンス素子９−ｒｎを９−ｒ２として説明する。なお、ｍビット／セルのデータ読み出し動作を実現する場合には、ｎを２ｍ−１に設定すればよい。
【０１４７】
また、リファレンス回路１２０のリファレンス素子９−ｒ０により、図９（ａ）に示すデータ領域”００”と”０１”との間のリファレンス電流値”Ｈ”が得られ、リファレンス素子９−ｒ１により、図９（ａ）に示すデータ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”が得られ、リファレンス素子９−ｒ２により、図９（ａ）に示すデータ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”が得られるものとする。これによって、リファレンス電圧群５に含まれるリファレンス電圧５０ｒ〜５２ｒと、リファレンス電圧群６に含まれるリファレンス電圧６０〜６２とは、それぞれ、同じ電圧になる。
【０１４８】
さらに、リファレンス回路１２０において、ＰＭＯＳトランジスタ７０−ｒ０〜７２−ｒ０、７０−ｒ１〜７２−ｒ１および７０−ｒ２〜７２−ｒ２の電流供給能力（トランジスタサイズ）は、それぞれ等しいものとする。同様に、ＮＭＯＳトランジスタ１０−ｒ０〜１２−ｒ０、１０−ｒ１〜１２−ｒ１および１０−ｒ２〜１２−ｒ２の電流供給能力（トランジスタサイズ）は、それぞれ等しいものとする。
【０１４９】
リファレンス電流設定回路１２０−０〜１２０−２において、選択されたリファレンス素子９−ｒ０〜９−ｒ２のゲート電極に適切な電圧が印加されると、リファレンスビット線８−ｒ０〜の８−ｒ２の電位が低くなり、電流−電圧変換回路１００−ｒ０〜１００−ｒ２に含まれるインバータ１０１−ｒ０〜１０１−ｒ２の出力が高電位になる。これによって、リファレンス電流分割手段１−ｒ０〜１−ｒ２に含まれるＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）が導通状態になる。
【０１５０】
ＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）が導通状態になると、リファレンスビット線８−ｒ０〜８−ｒ２の電位によってサブリファレンス線（５０−ｒ０〜５２−ｒ０）〜（５０−ｒ２〜５２−ｒ２）の電位が低くなり、電流負荷回路（３０−ｒ０〜３２−ｒ０）〜（３０−ｒ２〜３２−ｒ２）に含まれるＰＭＯＳトランジスタ（７０−ｒ０〜７２−ｒ０）〜（７０−ｒ２〜７２−ｒ２）のソース−ドレイン間に十分な電位差が生じる。
【０１５１】
これによって、同様に動作しているリファレンス回路１１０に含まれるＰＭＯＳトランジスタ７０−ｒ０、７１−ｒ１および７２−ｒ２が導通状態になると、それぞれに接続された（７０−ｒ０〜７２−ｒ０）〜（７０−ｒ２〜７２−ｒ２）も導通状態になり、サブリファレンス線（５０−ｒ０〜５２−ｒ０）〜（５０−ｒ２〜５２−ｒ２）およびＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）を介してリファレンスビット線８−ｒ０〜８−ｒ２が充電される。ビット線８−ｒ０〜８−ｒ２の電位が高くなると、リファレンス素子９−ｒ０〜９−ｒ２のドレイン−ソース間に電位差が生じて、リファレンス電流が流れる。
【０１５２】
さらにリファレンスビット線８−ｒ０〜８−ｒ２が充電されて所定の電位になると、電流−電圧変換回路１００−ｒ０〜１００−ｒ２に含まれるインバータ１０１−ｒ０〜１０１−ｒ２の出力が低電位になり、ＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）の電流供給能力が低くなる。そして、リファレンスビット線８−ｒ０〜８−ｒ２の電位、リファレンス素子９−ｒ０〜９−ｒ２に流れるリファレンス電流、およびＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）に流れる電流の３者が釣り合ったときに、リファレンス回路１１０内の各電位および各電流が安定する。
【０１５３】
ここで、リファレンス素子９−ｒ０は、図９（ａ）に示すデータ領域”００”と”０１”との間のリファレンス電流値”Ｈ”が得られるように設定され、リファレンス素子９−ｒ１は、図９（ａ）に示すデータ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”が得られるように設定され、リファレンス素子９−ｒ２は、図９（ａ）に示すデータ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”が得られるように設定されているため、リファレンス電圧５０ｒ、５１ｒおよび５２ｒは、相対的に高電位、中電位および低電位となる。
【０１５４】
図５に示す分割センス回路４０〜４２には、それぞれ、リファレンス回路１２０のリファレンス電圧設定回路１２０−０〜１２０−２から出力されるリファレンス電圧５０ｒ〜５２ｒが入力される。そして、分割センス回路２０のセンスアンプ４０では、リファレンス回路１２０においてリファレンス電流値”Ｈ”に設定されたリファレンス素子９−ｒ０から生成されるリファレンス電圧５０ｒによって、データ領域”００”と”０１”との境界に関する判定が行われる。同様に、分割センス回路２１のセンスアンプ４１では、リファレンス回路１２０においてリファレンス電流値”Ｍ”に設定されたリファレンス素子９−ｒ１から生成されるリファレンス電圧５１によって、データ領域”０１”と”１０”との境界に関する判定が行われ、分割センス回路２２のセンスアンプ４２では、リファレンス回路１２０においてリファレンス電流値”Ｌ”に設定されたリファレンス素子９−ｒ２から生成されるリファレンス電圧５２によって、データ領域”１０”と”１１”との境界に関する判定が行われる。
【０１５５】
以上のように、本実施形態の半導体記憶装置の読み出し回路２０００では、リファレンス電圧群５およびリファレンス電圧群６が分離独立している。これによって、以下のような効果が得られる。
【０１５６】
図１に示す実施形態１の半導体記憶装置の読み出し回路１０００において、センスアンプ４０の両入力端子に接続されるリファレンス電圧６０およびセンス線５０の容量に注目すると、リファレンス電圧６０には、リファレンス回路１１０に含まれるＰＭＯＳトランジスタ７０−ｒ０のゲート容量とドレイン容量、サブリファレンス線５０−ｒ０の配線容量、ＰＭＯＳトランジスタ７０のゲート容量およびセンスアンプ入力端子容量等が付加される。一方、センス線５０には、センス線５０の配線容量およびセンスアンプ入力端子容量等が付加される。従って、センス線５０に付加される容量よりも、リファレンス電圧６０に付加される容量の方が大きくなることが多い。この容量の差によって、リファレンス電圧およびセンス電圧の両信号が電気的に安定するまでの時間、電源にノイズが伝播した場合の揺れなどに差が生じることが考えられる。他のセンスアンプ４１〜４ｎに注目した場合についても、同様である。これは、読み出し回路１０００を用いて半導体記憶装置の読み出しを行う際の読み出し時間に大きな影響を与えることが考えられる。
【０１５７】
これに対して、本実施形態の半導体記憶装置の読み出し回路２０００では、電流負荷回路の電流供給能力を制御するためのリファレンス電圧６０〜６ｎと、センスアンプの入力となるリファレンス電圧５０ｒ〜５ｎｒとを分割することにより、センスアンプ４０〜４２の両入力端子に接続される信号の容量差を低減することができ、上述したようなノイズ等による影響を最小限に抑えることができる。
これにより、読み出し動作マージンの拡大を図ることが可能となり、多値型の半導体記憶装置により適した読み出し回路を実現する事ができる。
（実施形態４）
上記実施形態１〜３では、セル電流分割手段１に含まれるＮＭＯＳトランジスタ１０〜１ｎの電流供給能力（トランジスタサイズ）およびリファレンス電流分割手段１ｒ−０〜１ｒ−ｎに含まれるＮＭＯＳトランジスタ（１０−ｒ０〜１ｒ−０）〜（１０−ｒｎ〜１ｒ−ｎ）の電流供給能力（トランジスタサイズ）を等しく設定した例について説明したが、本実施形態４では、これらのＮＭＯＳトランジスタの電流供給能力を最適化することにより、さらに動作マージンを増やすことが可能になる。
【０１５８】
以下に、上記図４、図７および図８を用いて、本実施形態の半導体記憶装置の読み出し回路およびリファレンス回路について、上記実施形態との相違点について説明を行う。本実施形態でも、図９（ａ）に示す２ビット／セルのデータ読み出し動作を実現する回路構成について説明するため、図中の符号に含まれるｎを２と定義する
本実施形態において、読み出し回路は、電流供給能力（トランジスタサイズ）が異なるＮＭＯＳトランジスタ１０〜１２を含むセル電流分割手段１を備えている。また、リファレンス回路１１０内のＮＭＯＳトランジスタ１０−ｒ０〜１２−ｒ０、１０−ｒ１〜１２−ｒ１および１０−ｒ２〜１２−ｒ２についても、それぞれに対応するＮＭＯＳトランジスタ１０〜１２と同様に電流供給能力が設定されている。
【０１５９】
上述したように、リファレンス電圧６０〜６２の電圧の関係は、
リファレンス電圧６０＞リファレンス電圧６１＞リファレンス電圧６２
であり、それらに制御される電流負荷回路３０〜３２の電流供給能力の関係は、電流負荷回路３０＜電流負荷回路３１＜電流負荷回路３２
となる。これは、リファレンス電圧６０がリファレンス電流”Ｈ”を示し、リファレンス電圧６２がより電流量が多いリファレンス電流”Ｌ”を示しているからである。
【０１６０】
図７は、ＮＭＯＳトランジスタ１０〜１２が同じ電流供給能力（トランジスタサイズ）を有する場合について、セル電流とＮＭＯＳトランジスタ１０〜１２のソース〜ドレイン間電流との関係を示すグラフである。
【０１６１】
セル電流はセル電流分割手段１によって分割されたものであるので、ＮＭＯＳトランジスタ１０〜１２のソースドレイン間電流の総和は、セル電流と等しくなる。
【０１６２】
セル電流がリファレンス電流”Ｌ”付近にある点Ｃ付近では、セル電流分割手段１によってＮＭＯＳトランジスタ１２により多くの電流が分配される。これは、電流負荷回路３０〜３２の電流供給能力が異なるためであり、ＮＭＯＳトランジスタ１０および１１は、図７に示すように、電流供給能力以上の電流を供給することができない。そのため、最も電流供給能力が高いＮＭＯＳトランジスタ１２に、より多くの電流が分配される。しかしながら、この場合には、電流負荷回路３０〜３２に含まれるＰＭＯＳトランジスタ７０〜７２によって電流制限がかかるため、ＮＭＯＳトランジスタ１０〜１２によるセンス線５０〜５２の電位への影響はほとんど生じない。
【０１６３】
一方、セル電流がリファレンス電流”Ｈ”付近にある点Ａ付近では、ＮＭＯＳトランジスタ１０〜１２のソース〜ドレイン間電流は、それぞれ、ほぼ同じ値を取る。この理由は、以下のように考えられる。セル電流が少なくなることにより、電流負荷回路３０〜３２に含まれるＰＭＯＳトランジスタ７０〜７２によって電流が制限されることがなくなり、センス線５０〜５２がいずれも高電位になる。そして、ＮＭＯＳトランジスタ１０〜１２のソース〜ドレイン間の電位差が大きくなることにより、それぞれが飽和領域（５極間領域）で動作して、ほぼ同じ電流に飽和する。従って、ＮＭＯＳトランジスタ１０〜１２により、セル電流がほぼ等しく３分割される。
【０１６４】
上述したように、リファレンス電流”Ｌ”による領域境界の判定にはＮＭＯＳトランジスタ１２のドレインが接続されているセンスアンプ４２が対応し、リファレンス電流”Ｈ”による領域境界の判定にはＮＭＯＳトランジスタ１０のドレインが接続されているセンスアンプ４０が対応している。
【０１６５】
図７に示す点Ｃ付近においては、セル電流分割手段１によって、その境界判定を行う分割センス回路２２に最も多くのセル電流が割り当てられるが、点Ａ付近においては、その境界判定を行う分割センス回路２０にはセル電流の１／３が割り当てられるに過ぎない。その結果、セル電流がリファレンス電流”Ｌ”付近にある場合と、リファレンス電流”Ｈ”付近にある場合とでは、相対的な動作マージンに差が生じることになる。
【０１６６】
そこで、本実施形態では、セル電流が小さくなった場合でも、境界判定を行う分割センス回路に対してより多くの電流が割り当てられるように、セル電流分割手段１に含まれるＮＭＯＳトランジスタ１０〜１２の電流供給能力を、それぞれに接続される電流負荷回路３０〜３２の電流供給能力が大きいほど小さく、それぞれに接続される電流負荷回路３０〜３２の電流供給能力が小さいほど大きく設定する。本実施形態では、電流負荷回路３０〜３２の電流供給能力の関係が
電流負荷回路３０＜電流負荷回路３１＜電流負荷回路３２
であるので、ＮＭＯＳトランジスタ１０〜１２の電流供給能力（トランジスタサイズ）の関係を
ＮＭＯＳトランジスタ１０＞ＮＭＯＳトランジスタ１１＞ＮＭＯＳトランジスタ１２
のように設定する。また、リファレンス回路１１０内のＮＭＯＳトランジスタ１０−ｒ０〜１２−ｒ０、１０−ｒ１〜１２−ｒ１および１０−ｒ２〜１２−ｒ２についても、それぞれに対応するＮＭＯＳトランジスタ１０〜１２と同様に、電流供給能力の関係を、
ＮＭＯＳトランジスタ１０−ｒ０〜１０−ｒ２＞ＮＭＯＳトランジスタ１１−ｒ０〜１１−ｒ２＞ＮＭＯＳトランジスタ１２−ｒ０〜１２−ｒ２
のように設定する。
【０１６７】
図８は、ＮＭＯＳトランジスタ１０〜１２の電流供給能力（トランジスタサイズ）の関係を
ＮＭＯＳトランジスタ１０＞ＮＭＯＳトランジスタ１１＞ＮＭＯＳトランジスタ１２
のように設定した場合について、セル電流とＮＭＯＳトランジスタ１０〜１２のソース〜ドレイン間電流との関係を示すグラフである。
【０１６８】
セル電流が大きい場合には、電流負荷回路３０〜３２によって電流制限がかかるため、図７に示す場合と同様であり、動作は特に変わらない。
【０１６９】
一方、セル電流が小さい場合には、ＮＭＯＳトランジスタ１０〜１２が飽和領域で動作したとしても、それぞれの電流供給能力に差があるため、異なる電流値に飽和する。例えば、ＮＭＯＳトランジスタ１０〜１２の電流能力を３：２：１の比に設定した場合、点Ａ’付近では、分割センス回路２０に接続されているＮＭＯＳトランジスタ１０にはセル電流の３／６が分配され、ＮＭＯＳトランジスタ１１にはセル電流の２／６が分配され、ＮＭＯＳトランジスタ１２にはセル電流の１／６が分配される。このように、セル電流が小さい場合においても、その境界判定を行う分割センス回路２０に対してより多くの電流を分配することができる。その結果、セル電流の多少による相対的な動作マージンの差を少なくすることができ、より高速動作が可能で精度が高い読み出し回路を実現することができる。
【０１７０】
【発明の効果】
以上説明したように、本発明の半導体記憶装置の読み出し回路によれば、読み出し時間の高速化に有利な並列センス方式と、多値型の半導体記憶装置に適し、高い動作マージンを得ることができる非線形の負荷特性とを両立させることができ、高速動作が可能で、かつより高い動作マージンを有する半導体記憶装置の読み出し回路を得ることができる。
【０１７１】
また、本発明の半導体記憶装置のリファレンス回路によれば、本発明の半導体記憶装置の読み出し回路に必要とされるリファレンス電圧を容易に生成することができると共に、読み出し回路およびリファレンス回路に含まれる各トランジスタのレイアウトパターンを同等にすることができるため、製造工程上で生じるトランジスタ特性のばらつき等に対する耐性が比較的強い、多値型の半導体記憶装置に適した半導体記憶装置のリファレンス回路を提供することができる。
【０１７２】
さらに、セル電流分割手段およびリファレンス電流分割手段に含まれるＮＭＯＳトランジスタの電流供給能力を最適化することにより、セル電流の多少による相対的な動作マージンの差を少なくすることができるため、より高速動作が可能で、精度が高い半導体記憶装置の読み出し回路を提供することができる。
【０１７３】
本発明の半導体記憶装置の読み出し回路およびリファレンス回路を用いることにより、高速動作が可能で、より高い動作マージンが得られ、精度が高い読み出しを行うことができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体記憶装置の読み出し回路の構成を示す回路図である。
【図２】本発明の実施形態１である半導体記憶装置のメモリセルアレイの構成を示す回路図である。
【図３】本発明の実施形態１の半導体記憶装置の読み出し回路の特性の一例を示すグラフである。
【図４】本発明の実施形態２の半導体記憶装置のリファレンス回路の構成を示す図である。
【図５】本発明の実施形態３の半導体記憶装置の読み出し回路の構成を示す回路図である。
【図６】本発明の実施形態３の半導体記憶装置のリファレンス回路の構成を示す図である。
【図７】本発明の実施形態１の半導体記憶装置の読み出し回路におけるセル電流分割手段の特性の一例を示すグラフである。
【図８】本発明の実施形態４の半導体記憶装置の読み出し回路におけるセル電流分割手段の特性の一例を示すグラフである。
【図９】（ａ）は従来の多値型の半導体記憶装置におけるセル電流とデータ領域との関係の一例を示す図であり、（ｂ）は従来の２値型の半導体記憶装置におけるセル電流とデータ領域との関係の一例を示す図である。
【図１０】従来の時分割型読み出し回路の一例を示す回路図である。
【図１１】従来の並列型読み出し回路の一例を示す回路図である。
【図１２】２ビット／セルのデータ読み出し動作を行う場合のデータ領域とセンスアンプの出力との関係の一例を示す図である。
【図１３】センスアンプ出力を入力とする論理回路の真理値表の一例を示す図である。
【図１４】（ａ）は線形的な負荷特性を有する読み出し回路の構成を示す回路図であり、（ｂ）はその特性の一例を示す図である。
【図１５】（ａ）は非線形の負荷特性を有する読み出し回路の構成を示す回路図であり、（ｂ）はその特性の一例を示す図である。
【符号の説明】
１ セル電流分割手段
６、６ｒ リファレンス電圧群
８ ビット線
８−ｒ０〜８−ｒｎ リファレンスビット線
９ メモリセル
９−ｒ０〜９−ｒｎ リファレンス素子
１０〜１ｎ、（１０−ｒ０〜１ｎ−ｒ０）〜（１０−ｒｎ〜１ｎ−ｒｎ） ＮＭＯＳトランジスタ
２０〜２ｎ 分割センス回路
３０〜３ｎ、（３０−ｒ０〜３ｎ−ｒ０）〜（３０−ｒｎ〜３ｎ−ｒｎ） 電流負荷回路
４０〜４ｎ センスアンプ
５０〜５ｎ センス線
（５０−ｒ０〜５ｎ−ｒ０）〜（５０−ｒｎ〜５ｎ−ｒｎ） サブリファレンス線
５０ｒ〜５ｎｒ、６０〜６ｎ、６０ｒ〜６ｎｒ リファレンス電圧
７０〜７ｎ、（７０−ｒ０〜７ｎ−ｒ０）〜（７０−ｒｎ〜７ｎ−ｒｎ） ＰＭＯＳトランジスタ
１００、１００−ｒ０〜１００−ｒｎ 電流−電圧変換回路
１０１、１０１−ｒ０〜１０１−ｒｎ インバータ
１１０、１２０ リファレンス回路
１１０−０〜１１０−ｎ、１２０−０〜１２０−ｎ リファレンス電圧設定回路
１０００、２０００ 読み出し回路
【発明の属する技術分野】
本発明は、半導体記憶装置の読み出し回路、リファレンス回路およびそれらを用いた半導体記憶装置に関し、特に、一つのメモリセルに１ビット以上の情報を記憶することができる多値型の不揮発性半導体記憶装置などの半導体記憶装置の読み出し回路、そのリファレンス回路およびそれらを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、半導体記憶装置の読み出し回路は、情報が記憶されているメモリセルに電流を供給し、そのメモリセルを通って流れる電流（セル電流）と、基準電流（リファレンス電流）とを比較して、リファレンス電流に対してセル電流が大きいか小さいかを判断することによって、メモリセルに書き込まれた情報を取り出すという操作を行っている。このように、セル電流を比較して情報を取り出す読み出し方式は、電流センス方式と称されている。
【０００３】
例えば、一つのメモリセルに１ビットの情報が格納されている、いわゆる２値型の半導体記憶装置においては、図９（ｂ）に示すように、セル電流が多い状態（情報”１”に相当する）とセル電流が少ない状態（情報”０”に相当する）との２状態を用意して、リファレンス電流値を両状態の中間の値に設定することにより、１ビットの情報を読み出すことができる。なお、実際には、セル電流およびリファレンス電流のそれぞれに電流−電圧変換を行って、それぞれの電位を比較するようになっている。
【０００４】
また、近年では、記憶容量の拡大、半導体チップの製造コスト削減を図るために、一つのメモリセルに２ビット以上の情報を格納可能な多値型の半導体記憶装置が検討されている。
【０００５】
例えば、一つのメモリセルに２ビットの情報を格納する多値型の半導体記憶装置では、図９（ａ）に示すように、セル電流が取り得る状態を４種類用意して、それぞれのデータ領域の間に３種類のリファレンス電流値を設定することにより、２ビットの情報を読み出すことができる。このような多値型の半導体記憶装置において、一つのメモリセルにｎビットの情報を格納する場合には、セル電流値が取り得る状態を２ｎ種類用意し、リファレンス電流値を２ｎ−１種類設定することが必要である。
【０００６】
上記図９（ａ）および図９（ｂ）から分かるように、一般に、多値型の半導体記憶装置においては、２値型の半導体記憶装置と比較して、セル電流とリファレンス電流との間に十分な電流差を確保することが物理的に困難である。このようにセル電流とリファレンス電流との間の電流差が少ない場合には、特に、読み出し回路において動作マージンを大きくすることが容易ではない。また、メモリセルに格納されている情報を取り出すには多数の電流比較を行う必要があるため、例えば２ビットのデータを読み出す場合には３種類の電流比較を行う必要がある。このため、読み出し時間が遅くなる虞がある。
【０００７】
これらの事情を踏まえて、多値型の半導体記憶装置からデータ読み出しを行う際には、いくつかの方式が提案されている。その一つとして、１度に１種類の電流比較を行い、その結果に応じて別の状態について電流比較を行うなど、時分割で順次電流比較を行う時分割センス方式が挙げられる。
【０００８】
以下に、この時分割センス方式の一例として、図９（ａ）に示す２ビット／セルのデータを読み出す際の動作について、図１０を用いて簡単に説明する。
【０００９】
図１０は、従来の半導体装置における時分割センス方式の読み出し回路Ｊ１００の構成例を示す回路図である
図１０において、この時分割センス方式を用いた読み出し回路Ｊ１００は、データ読み出しが行われるメモリセルである選択セルＪ７のドレイン（ドレイン電極）に電圧を与えて読み出し電流（セル電流）を得る電流負荷回路Ｊ１と、リファレンス電流を得るための電流負荷回路Ｊ２とを備えている。選択セルＪ７のドレインと電流負荷回路Ｊ１との間にはセンス線Ｊ９が接続されており、電流負荷回路Ｊ２にはリファレンス線Ｊ１０が接続されている。センス線Ｊ９およびリファレンス線Ｊ１０は、センス線Ｊ９とリファレンス線Ｊ１０との電位差を増幅出力するためのセンスアンプＪ３の入力部と接続されている。また、センスアンプＪ３の出力部には、１回目のセンス結果をラッチする第１のデータラッチ回路Ｊ４と、２回目のセンス結果をラッチする第２のデータラッチ回路Ｊ５とが接続されている。第１のデータラッチ回路Ｊ４からのセンス結果Ｊ１１は、選択回路Ｊ６と接続されており、選択回路Ｊ６は、第１のデータラッチ回路Ｊ４からのセンス結果Ｊ１１によって、リファレンス電流のリソースＪ８０〜Ｊ８２を切り替えてリファレンス線Ｊ１０と接続させるように構成している。
【００１０】
このように構成された時分割センス方式の読み出し回路Ｊ１００において、選択セルＪ７からのデータ読み出しは、以下のようにして行われる。
【００１１】
まず、選択セルＪ７のゲート（ゲート電極）とドレイン（ドレイン電極）とに適切な電圧を印加することによって、選択セルＪ７を通って流れるセル電流が発生する。電流負荷回路Ｊ１との引き合い（電流負荷回路Ｊ１による電圧降下）により、センス線Ｊ９にセンス電圧が発生する。
【００１２】
これと同様に、選択回路Ｊ６によって選択されたリファレンス電流のリソースＪ８０を通って流れるリファレンス電流と電流電流負荷回路Ｊ２との引き合いにより、リファレンス線Ｊ１０にリファレンス電圧が発生する。
【００１３】
このようにして発生したセンス電圧とリファレンス電圧との電位差がセンスアンプＪ３にて増幅出力され、その出力結果が第１のセンス結果Ｊ１１として第１のデータラッチ回路Ｊ４に記憶される。ここで、第１のセンス結果Ｊ１１を得るための第１のセンス時に選択回路Ｊ６によって選択されるリファレンス電流のリソースＪ８０は、図９（ａ）に示す三つのリファレンス電流のうち、データ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”を得るためのものである。通常、リファレンス電流のリソースＪ８０〜Ｊ８２としては、適切なリファレンス電流を得ることができるように、閾値が厳密に調整されたメモリセルと同じ構造および同じ特性を有するリファレンスセルが用いられる。
【００１４】
次に、第１のデータラッチ回路Ｊ４に記憶された第１のセンス結果Ｊ１１に基づいて、選択回路Ｊ６によってリファレンス電流のリソースがＪ８０からＪ８１またはＪ８２に切り替えられる。このとき、第１のデータラッチ回路Ｊ４に記憶されている第１のセンス結果が”０”であった場合にはリファレンス電流のリソースがＪ８１に切り替えられ、第１のセンス結果が”１”であった場合にはリファレンス電流のリソースがＪ８２に切り替えられる。ここで、リファレンス電流のリソースＪ８１は、図９（ａ）に示す三つのリファレンス電流のうち、データ領域”００”と”０１”との間のリファレンス電流値”Ｈ”を得るためのものであり、リファレンス電流のリソースＪ８２は、データ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”を得るためのものである。
【００１５】
その後、第１のセンス時と同様にセンス動作を行い、第２のデータラッチ回路Ｊ５に第２のセンス結果Ｊ１２を記憶する。以上のようにして、一つのメモリセルＪ７に記憶された２ビットのデータをセンス結果Ｊ１１およびＪ１２として得ることが可能である。同様に、一つのメモリセルにＮビットの情報を格納した場合に、時分割センス方式を用いると、最低Ｎ回のセンス動作を行うことによってＮビットの情報を読み出すことが可能である。
【００１６】
この時分割センス方式によれば、最低１つのセンスアンプによって多ビットの情報を読み出すことができるため、センス回路が占有するチップ面積、瞬時に必要とされる消費電流などを最小に抑えることが可能である。また、電流負荷回路Ｊ１，Ｊ２の回路定数等を含めて切り替えを行うことにより、それぞれのセンス時に、より大きな動作マージンを容易に得ることが可能である。
【００１７】
しかしながら、時分割センス方式では、それぞれのセンス時にセンス結果をデータラッチ回路Ｊ４，Ｊ５にラッチするためのセットアップ／ホールド時間を確保する必要があり、各センス動作の間に切り替え時間が必要であることから、データ読み出しを高速に行うことが容易ではない。
【００１８】
さらに他の読み出し方式として、１度に複数種類の電流比較を行う並列センス方式が挙げられる。
【００１９】
以下に、この並列センス方式の一例として、図９（ａ）に示す２ビット／セルのデータを読み出す際の動作について、図１１を用いて簡単に説明する。
【００２０】
図１１は、従来の半導体記憶装置における並列センス方式の読み出し回路Ｈ１００の構成例を示す回路図である。
【００２１】
図１１において、この並列センス方式を用いた読み出し回路Ｈ１００は、データ読み出しが行われるメモリセルである選択セルＨ８のドレイン（ドレイン電極）に電圧を与えて読み出し電流（セル電流）を得る電流負荷回路Ｈ１と、リファレンス電流のリソースＨ８０〜Ｈ８２に電圧を与えてリファレンス電流を得るための電流負荷回路Ｈ２〜Ｈ４とを備えている。選択セルＨ８のドレインと電流負荷回路Ｈ１との間にはセンス線Ｈ９が接続されており、リファレンス電流のリソースＨ８０〜Ｈ８２との間には、それぞれリファレンス線Ｈ１０〜Ｈ１２が接続されている。センス線Ｈ９およびリファレンス線Ｈ１０は、センス線Ｈ９とリファレンス線Ｈ１０との電位差を増幅出力するためのセンスアンプＨ５の各入力部と接続され、センス線Ｈ９およびリファレンス線Ｈ１１は、センス線Ｈ９とリファレンス線Ｈ１１との電位差を増幅出力するためのセンスアンプＨ６の各入力部と接続され、センス線Ｈ９およびリファレンス線Ｈ１２は、センス線Ｈ９とリファレンス線Ｈ１２との電位差を増幅出力するためのセンスアンプＨ７の各入力部と接続されている。また、センスアンプＨ５〜Ｈ７の出力部には、論理回路Ｈ１３が接続されており、論理回路Ｈ１３の出力部から２ビットの読み出しデータＨ１４およびＨ１５が出力されるように構成されている。
【００２２】
このように構成された並列センス方式の読み出し回路Ｈ１００において、選択セルＨ８からのデータ読み出しは、以下のようにして行われる。
【００２３】
まず、選択セルＨ８のゲート（ゲート電極）とドレイン（ドレイン電極）とに適切な電圧を印加することによって、選択セルＨ８を通って流れるセル電流が発生する。電流負荷回路Ｈ１との引き合い（電流負荷回路Ｈ１による電圧降下）により、センス線Ｈ９にセンス電圧が発生する。
【００２４】
これと同様に、リファレンス電流のリソースＨ８０〜Ｈ８２を通って流れるリファレンス電流と電流負荷回路Ｈ２〜Ｈ４との引き合いにより、リファレンス線Ｈ１０〜Ｈ１２にリファレンス電圧がそれぞれ発生する。ここで、リファレンス電流のリソースＨ８０は、図９（ａ）に示す３つのリファレンス電流のうち、データ領域”００”と”０１”との間のリファレンス電流値”Ｈ”を得るためのものであり、リファレンス電流のリソースＨ８１は、データ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”を得るためのものであり、リファレンス電流のリソースＨ８２は、データ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”を得るためのものである。通常、リファレンス電流のリソースＨ８０〜Ｈ８２としては、適切なリファレンス電流を得ることができるように、閾値が厳密に調整されたメモリセルと同じ構造および同じ特性を有するリファレンスセルが用いられる。
【００２５】
このようにして発生したセンス電圧とリファレンス電圧との電位差がセンスアンプＨ５〜Ｈ７にて並列に増幅出力され、３ビットのセンスアンプ出力として論理回路Ｈ１３に入力される。この論理回路Ｈ１３では、３ビットのセンスアンプ出力から、実際の読み出しデータとなる２ビットのデータＨ１４およびＨ１５に変換される。
【００２６】
図１２および図１３は、図１１の論理回路Ｈ１３における具体的な変換例を示す図である。
【００２７】
図１２および図１３において、リファレンス電流のリソースＨ８０によるリファレンス電流をデータ領域”００”と”０１”との間のリファレンス電流値”Ｈ”、リファレンス電流のリソースＨ８１によるリファレンス電流をデータ領域””０１”と”１０”との間のリファレンス電流値”Ｍ”、リファレンス電流のリソースＨ８２によるリファレンス電流をデータ領域”１０”と”１１”との間のリファレンス電流”Ｌ”とそれぞれ定義する。このとき、センスアンプＨ５〜Ｈ７の出力が図１２に示すようなものであるとすると、論理回路Ｈ１３は、図１３に示すような真理値表を実現するような３ビット入力２ビット出力の論理回路とすることができる。同様に、一つのメモリセルにＮビットの情報を格納した場合には、論理的には２Ｎ−１個のセンスアンプを設ける必要がある。
【００２８】
この並列センス方式によれば、複数のセンスアンプ（図１１ではセンスアンプＨ５〜Ｈ７）を並列に動作させることにより、１回でＮビットの情報を読み出すことが可能であるため、データ読み出しの高速化を図るためには非常に有利である。
【００２９】
しかしながら、並列センス方式では、多くのセンスアンプが必要とされるため、センス回路が占有するチップ面積、瞬時に必要とされる消費電流などが大きくなり、その点では不利である。また、動作点の異なるセンスアンプを一つの電流負荷回路（同じ特性）によって動作させるため、それぞれの動作点が含まれる広い領域で、均一の動作マージンを得る必要がある。このため、各々の動作点での絶対的な動作マージンを大きくすることが容易ではない。
【００３０】
以下に、上記各方式における読み出し回路の動作マージンについて説明する。ここで、セル電流とリファレンス電流との差であるセル電流差と、センス電圧とリファレンス電圧との差であるセンス電圧差との比率であるセンス電圧差／セル電流差の絶対値をセンス電圧変換効率と定義すると、このセンス電圧変換効率が大きいほど、読み出し回路の動作マージンが大きいと言うことができる。例えば、セル電流差が同じ場合でも、センス電圧差が大きい方が、十分にマージンが確保された読み出し回路を構成することができる。動作マージンが大きい方が、読み出し時間の短縮化のために有利であることは言うまでもない。
【００３１】
以下に、動作マージンおよびセンス電圧変換効率について説明するために、読み出し回路の負荷特性をセル電流とセンス電圧との関係によって示す。
【００３２】
図１４（ａ）は、一般的な電流負荷として、抵抗を用いた場合の読み出し回路の構成を示す回路図である。
【００３３】
図１４（ａ）において、この読み出し回路では、メモリセルＬ５と電流負荷である抵抗Ｌ１との引き合いにより、センス線Ｌ３にセンス電圧が発生する。同様に、リファレンス電流のリソースであるリファレンスセルＬ６と電流負荷である抵抗Ｌ２との引き合いにより、リファレンス線Ｌ４にリファレンス電圧が発生する。
【００３４】
この読み出し回路において、セル電流とセンス電圧との関係は、図１４（ｂ）に示すグラフのような関係になる。この図１４（ｂ）において、グラフの傾きの絶対値がセンス電圧変換効率を示すことは、言うまでもない。このように線形的な負荷特性を有する読み出し回路では、センス電圧変換効率は、セル電流が取り得る領域全てにおいて均一（一定）である。
【００３５】
上述した並列センス方式では、複数の動作点でセンス動作を行う必要があるため、どの動作点でも平均して動作マージンを確保することができる図１４（ｂ）に示すような線形的な負荷特性を有する読み出し回路を用いることが望ましい。但し、この場合のセンス電圧変換効率は、後述する非線形の負荷特性を有する読み出し回路に比べて小さいため、セル電流差がより少ない多値型の半導体記憶装置には適していない。
【００３６】
一方、時分割センス方式のように一度のセンス動作における動作点が限定される場合には、動作点の付近でセンス電圧変換効率が高くなるような非線形の負荷特性を有する読み出し回路を用いることができる。
【００３７】
図１５（ａ）は、非線形特性を有する電流負荷回路の一例として、ＰＭＯＳトランジスタをカレントミラー接続した読み出し回路の構成を示す回路図である。
【００３８】
図１５（ａ）において、この読み出し回路では、リファレンス電流のリソースであるリファレンスセルＫ６と電流負荷であるＰＭＯＳトランジスタＫ２との引き合いにより、リファレンス線Ｋ４にリファレンス電圧が発生する。また、リファレンス線Ｋ４がゲート電極に接続されたＰＭＯＳトランジスタＫ１とメモリセルＫ５との引き合いにより、センス線Ｋ３にセンス電圧が発生する。
【００３９】
この読み出し回路において、セル電流とセンス電圧との関係は、図１５（ｂ）に示すグラフのような関係になる。このように非線形の負荷特性を有する読み出し回路では、セル電流とリファレンス電流とが等しい点を中心とした領域のセンス電圧変換効率（グラフの傾きで示される）をより高くすることができる。センス電圧変換効率が高いほど、少ないセル電流差での読み出し動作マージンを大きくすることができるため、多値型の半導体記憶装置に適している。但し、リファレンス電流の付近以外の領域では、センス電圧変換効率が低くなるため、複数の動作点で動作させることは容易ではない。
【００４０】
【発明が解決しようとする課題】
上述したように、電流センス方式を採用している多値型の半導体記憶装置において、時分割センス方式を用いた場合には、動作点を中心とした領域の動作マージンをより大きくするために、非線形の負荷特性を有する読み出し回路を用いることが適しているが、それぞれのセンス時にセンス結果をラッチするためのセットアップ/ホールド時間を確保することが必要であり、読み出し時間の高速化を図ることは容易ではない。
【００４１】
一方、並列センス方式を用いた場合には、複数の動作点で平均して動作マージンを確保する必要があるため、絶対的な動作マージンを大きくすることができず、多値型の半導体記憶装置には適していない。
【００４２】
本発明は、上記従来の問題を解決するもので、多値型の半導体記憶装置において読み出し動作マージンを大きくすることが可能で、かつ、読み出し動作の高速化を図ることができる半導体記憶装置の読み出し回路、そのリファレンス回路およびそれらを用いた半導体記憶装置を提供することを目的とする。
【００４３】
【課題を解決するための手段】
本発明の半導体記憶装置の読み出し回路は、メモリセルアレイに含まれる複数のメモリセルのうち、選択されたメモリセルにビット線を介してセル電流を供給し、該メモリセルに流れるセル電流を電流−電圧変換して得られる電圧とリファレンス電圧とを比較することによって、該メモリセルに記憶されたデータを読み出す半導体記憶装置の読み出し回路において、選択されたメモリセルに流れるセル電流を複数に分割した分割セル電流のそれぞれをビット線に供給する複数のセンス線を有し、該ビット線と複数のセンス線とを電気的に接続または分離するセル電流分割手段と、一つのセンス線に接続され、分割セル電流を当該センス線に供給する電流負荷回路および、当該センス線の電圧と第１のリファレンス電圧群に含まれる第１のリファレンス電圧との電位差を増幅出力するセンスアンプをそれぞれ含む複数の分割センス回路と、該複数の分割センス回路のそれぞれに対応した第１のリファレンス電圧群を出力する第１のリファレンス回路とを具備し、該分割センス回路毎に含まれる各電流負荷回路のうち少なくとも一つが、他の電流負荷回路と異なる電流供給能力を有し、該第１のリファレンス回路から供給される第１のリファレンス電圧によって、該電流負荷回路の電流供給能力が制御可能とされており、そのことにより上記目的が達成される。
【００４５】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路における電流負荷回路は、第１のリファレンス電圧がゲート電極に接続されたＰＭＯＳトランジスタを含む。
【００４６】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路において、複数の分割センス回路のそれぞれに対応した第２のリファレンス電圧群を出力する第２のリファレンス回路をさらに具備し、第２のリファレンス回路から供給される第２のリファレンス電圧によって、電流負荷回路の電流供給能力を制御可能とされている。
【００４７】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路における電流負荷回路は、第２のリファレンス電圧がゲート電極に接続されたＰＭＯＳトランジスタを含む。
【００４８】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路における第１のリファレンス回路と前記第２のリファレンス回路とが、前記第１のリファレンス電圧によって前記第２のリファレンス回路の電流供給能力を制御するように電気的に接続されている。
【００４９】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路において、分割セル電流を、その分割セル電流に対応する電圧に変換する電流−電圧変換回路をさらに具備する。
【００５０】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路におけるセル電流分割手段は、ゲート電極同士とソース電極同士がそれぞれ接続された複数のＮＭＯＳトランジスタを含む。
【００５１】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路において、セル電流分割手段に含まれる複数のＮＭＯＳトランジスタの電流供給能力が、それぞれに接続される電流負荷回路の電流供給能力に応じて異なっている。
【００５２】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路において、セル電流分割手段に含まれる複数のＮＭＯＳトランジスタの電流供給能力は、それぞれに接続される電流負荷回路の電流供給能力が大きいほど小さく、それぞれに接続される電流負荷回路の電流供給能力が小さいほど大きく設定されている。
【００５３】
さらに、好ましくは、本発明の半導体記憶装置の読み出し回路における複数の分割センス回路が並列に動作する。
【００５４】
本発明の半導体記憶装置は、請求項１〜１１のいずれかに記載の半導体記憶装置の読み出し回路を備えており、そのことにより上記目的が達成される。
【００５５】
また、好ましくは、本発明の半導体記憶装置におけるメモリセルは、記憶されるデータが複数ビットである。
【００５６】
本発明の半導体記憶装置のリファレンス回路は、複数のリファレンス素子のうち、選択されたリファレンス素子にリファレンスビット線を介してリファレンス電流を供給し、該リファレンス素子に流れるリファレンス電流をリファレンス電圧に変換する半導体記憶装置のリファレンス回路において、選択されたリファレンス素子に流れるリファレンス電流を複数に分割した分割リファレンス電流のそれぞれをリファレンスビット線に供給する複数のサブリファレンス線を有し、該リファレンスビット線と複数のサブリファレンス線とを電気的に接続または分離する第１のリファレンス電流分割手段と、それぞれ一つのサブリファレンス線に接続され、分割リファレンス電流を当該サブリファレンス線に供給する複数の第１の電流負荷回路とを含み、それぞれ一つのリファレンス電圧を出力する複数の第１のリファレンス電圧設定回路を具備し、該複数の第１のリファレンス電圧設定回路のうち一つから出力される第２のリファレンス電圧によって、他の第１のリファレンス電圧設定回路に含まれる第１の電流負荷回路の少なくとも一つの電流供給能力を制御可能とされており、そのことにより上記目的が達成される。
【００５７】
また、好ましくは、本発明の半導体記憶装置のリファレンス回路におけるリファレンス電圧設定回路は、分割リファレンス電流を、その分割リファレンス電流に対応する電圧に変換する電流−電圧変換回路をさらに含む。
【００５８】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路におけるリファレンス電流分割手段は、ゲート電極同士とソース電極同士がそれぞれ接続された複数のＮＭＯＳトランジスタを含む。
【００５９】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路において、リファレンス電流分割手段に含まれる複数のＮＭＯＳトランジスタの電流供給能力が、それぞれに接続される電流負荷回路の電流供給能力に応じて異なっている。
【００６０】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路において、リファレンス電流分割手段に含まれる複数のＮＭＯＳトランジスタの電流供給能力は、それぞれに接続される電流負荷回路の電流供給能力が大きいほど小さく、それぞれに接続される電流負荷回路の電流供給能力が小さいほど大きく設定されている。
【００６１】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路におけるリファレンス素子はメモリセルと同じ構造の素子である。
【００６２】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路における電流負荷回路はＰＭＯＳトランジスタを含む。
【００６３】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路において、リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタの少なくとも一つが、他のリファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続されている。
【００６４】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路において、リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタの少なくとも一つが、読み出し回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続されている。
【００６５】
さらに、好ましくは、本発明の半導体記憶装置のリファレンス回路は、複数のリファレンス素子のうち、選択されたリファレンス素子にリファレンスビット線を介してリファレンス電流を供給し、該リファレンス素子に流れるリファレンス電流をリファレンス電圧に変換する半導体記憶装置のリファレンス回路において、選択されたリファレンス素子に流れるリファレンス電流を複数に分割した分割リファレンス電流のそれぞれをリファレンスビット線に供給する複数のサブリファレンス線を有し、該リファレンスビット線と複数のサブリファレンス線とを電気的に接続または分離する第２のリファレンス電流分割手段と、それぞれ一つのサブリファレンス線に接続され、分割リファレンス電流を当該サブリファレンス線に供給する複数の第２の電流負荷回路を含み、それぞれ一つの第１のリファレンス電圧を出力する複数の第２のリファレンス電圧設定回路を具備し、請求項１３〜２１のいずれかに記載の半導体記憶装置のリファレンス回路から供給される前記第２のリファレンス電圧によって、該第２の電流負荷回路の電流供給能力を制御可能とされており、そのことにより上記目的が達成される。
【００６６】
本発明の半導体記憶装置は、請求項１４〜２３のいずれかに記載の半導体記憶装置のリファレンス回路を備えており、そのことにより上記目的が達成される。
【００６７】
本発明の半導体記憶装置の読み出し回路は、第１のリファレンス回路として請求項１４〜２２に記載の半導体記憶装置のリファレンス回路を備えており、そのことにより上記目的が達成される。
【００６８】
また、本発明の半導体記憶装置の読み出し回路は、第１のリファレンス回路として請求項２３記載の半導体記憶装置のリファレンス回路を備え、第２のリファレンス回路として請求項１４〜２２のいずれかに記載の半導体記憶装置のリファレンス回路を備えており、そのことにより上記目的が達成される。
【００６９】
以下に、本発明の作用について説明する。
【００７０】
本発明の半導体記憶装置の読み出し回路にあっては、選択されたメモリセルに流れるセル電流をセル電流分割手段で複数に分割し、分割セル電流のそれぞれを電流−電圧変換したセンス電圧と第１のリファレンス電圧群に含まれる第１のリファレンス電圧との電位差を、複数の分割センス回路に含まれるセンスアンプによってそれぞれ増幅出力することによって、複数の異なる動作点で並列にセンス動作を行うことができる。また、分割セル電流を複数のセンス線のそれぞれに供給する電流負荷回路の電流供給能力を異ならせることによって、それぞれの動作点でセンス電圧変換効率が高くなるような電流供給能力とすることができ、複数の動作点で負荷特性を均一にした従来の半導体記憶装置の読み出し回路に比べて、動作マージンを大きくすることができる。
【００７１】
例えば、電流負荷回路をＰＭＯＳトランジスタによって構成し、ゲート電極に第１のリファレンス電圧を接続することによって、電流負荷回路の電流供給能力を第１のリファレンス電圧によって制御することができる。また、センス動作に用いられる第１のリファレンス電圧を生成する第１のリファレンス回路とは別に第２のリファレンス回路を設けて、電流負荷回路のＰＭＯＳトランジスタのゲート電極に第２のリファレンス電圧を接続して、電流供給能力を制御するようにしてもよい。この場合、第２のリファレンス回路を第１のリファレンス回路と電気的に接続することによって、第１のリファレンス電圧によって第２のリファレンス回路の電流供給能力を制御することができる。このように、電流負荷回路をＰＭＯＳトランジスタで構成することによって、動作点の付近のみセンス電圧変換効率が高くなるような非線形の負荷特性を得ることができる。
【００７２】
また、セル電流分割手段を、ゲート電極とソース電極とが接続された複数のＮＭＯＳトランジスタによって構成し、その電流供給能力を、それぞれに接続される電流負荷回路の電流供給能力に応じて異ならせることによって、さらに動作マージンを大きくすることができる。例えば、セル電流分割手段に含まれるＮＭＯＳトランジスタの電流供給能力を、それぞれに接続される電流負荷回路の電流供給能力が大きいほど小さく、それぞれに接続される電流負荷回路の電流供給能力が小さいほど大きく設定することによって、セル電流が小さい領域においても、その境界判断を行う分割センス回路に対して、より多くの分割セル電流を供給することができる。
【００７３】
また、本発明の半導体記憶装置のリファレンス回路にあっては、選択されたリファレンス素子に流れるリファレンス電流をリファレンス電流分割手段で複数に分割し、分割リファレンス電流を複数のサブリファレンス線のそれぞれに供給する電流負荷回路の電流供給能力を、他のリファレンス電圧設定回路の電流負荷回路から出力されるリファレンス電圧によって制御することによって、読み出し回路を構成する電流負荷回路と同様の非線形の負荷特性を有するリファレンス回路を実現することができる。また、読み出し回路とリファレンス回路に含まれるトランジスタのレイアウトパターンを同等にすることができるため、同じトランジスタ特性のものを作製することが容易となり、トランジスタ特性のばらつきなどによる影響を受け難くなる。
【００７４】
例えば、電流負荷回路をＰＭＯＳトランジスタによって構成し、他のリファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続することによって、電流負荷回路の電流供給能力を他のリファレンス電圧設定回路の電流負荷回路から出力されるリファレンス電圧によって制御することができる。
【００７５】
また、リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタを、読み出し回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続することによって、読み出し回路における電流負荷回路の電流供給能力を、リファレンス電圧設定回路の電流負荷回路から出力されるリファレンス電圧によって制御することができる。
【００７６】
また、他のリファレンス回路（第２のリファレンス回路）から供給されるリファレンス電圧を、リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタのゲート電極と接続することによって、電流負荷回路の電流供給能力を制御することもできる。
【００７７】
リファレンス素子は、メモリセルと同じ構造の素子を用いて、閾値を調整して同じ特性とすることによって、適切なリファレンス電流を容易に得ることができる。
【００７８】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。以下では、一例として、不揮発性半導体記憶装置の読み出し動作について説明するが、本発明は、読み出しのために電流センス方式を採用している半導体記憶装置一般に適用可能なものであり、不揮発性半導体記憶装置または揮発性半導体記憶装置に限定されるものではない。また、以下では、読み出し動作に関する部分についてのみ説明を行っており、書き込み回路、消去回路、制御回路などについては、その説明を省略している。
（実施形態１）
図１は、本発明の一実施形態である半導体記憶装置における読み出し回路１０００の構成を示す回路図である。
【００７９】
図１において、この半導体記憶装置の読み出し回路１０００は、メモリセルアレイに含まれる複数のメモリセルのうち、選択されたメモリセル９にビット線８を介してセル電流を供給し、そのメモリセル９に流れるセル電流を電流−電圧変換して得られる電圧とリファレンス電圧とを比較することによって、そのメモリセル９に記憶されたデータを読み出すようになっている。
【００８０】
この選択されたメモリセル９に流れるセル電流は、セル電流分割手段１によって複数に分割される。本実施形態において、セル電流分割手段１は、インバータ１０１を介してゲート電極とソース電極とが接続された複数のＮＭＯＳトランジスタ１０〜１ｎを含み、ＮＭＯＳトランジスタ１０〜１ｎのそれぞれによって、分割セル電流のそれぞれをビット線８に供給する複数のセンス線５０〜５ｎとビット線８とがそれぞれ電気的に接続または分離自在に構成されている。上記インバータ１０１およびセル電流分割手段１によって、分割セル電流を、その分割セル電流に対応する電圧に変換する電流−電圧変換回路１００が構成されている。
【００８１】
複数のセンス線５０〜５ｎのそれぞれは、複数の分割センス回路２０〜２ｎのそれぞれと接続されている。分割センス回路２０〜２ｎのそれぞれは、分割セル電流を各センス線に供給する電流負荷回路３０〜３ｎのそれぞれと、センス線５０〜５ｎの各電圧とリファレンス電圧線群（第１のリファレンス電圧群）６のリファレンス電圧（第１のリファレンス電圧）６０〜６ｎとの電位差を増幅出力するセンスアンプ４０〜４ｎのそれぞれとを含んでいる。リファレンス電圧線群６は、リファレンス電圧６０〜６ｎの各々を個別に供給できるようになっている。
【００８２】
本実施形態では、電流負荷回路３０〜３ｎはそれぞれ、ＰＭＯＳトランジスタ７０〜７ｎを含んでおり、ＰＭＯＳトランジスタ７０〜７ｎのそれぞれのゲート電極には、リファレンス電圧線群６からのリファレンス電圧６０〜６ｎがそれぞれ入力されている。このリファレンス電圧６０〜６ｎのそれぞれによって、電流負荷回路３０〜３ｎのそれぞれの電流供給能力が制御され、複数の分割センス回路２０〜２ｎに含まれる複数の電流負荷回路３０〜３ｎの少なくとも一つが、他の電流負荷回路と異なる電流供給能力を有するようになっている。
【００８３】
複数の分割センス回路２０〜２ｎのそれぞれに対応した第１のリファレンス電圧線群６は、リファレンス回路（第１のリファレンス回路）１１０から引き出されている。
【００８４】
図２は、本発明の半導体記憶装置の一実施形態である不揮発性半導体記憶装置におけるメモリセルアレイの一部を示す回路図である。
【００８５】
図２において、このメモリセルアレイは、複数のメモリセルＣＥＬＬ１１〜ＣＥＬＬ４４がマトリックス状に設けられている。メモリセルアレイに含まれる各メモリセルのゲートは行単位で共通にワード線ＷＬ１〜ＷＬ４と接続されており、各メモリセルのドレインは列単位で共通にビット線ＢＬ１〜ＢＬ４と接続されている。ワード線ＷＬ１〜ＷＬとビット線ＢＬ１〜ＢＬ４とは、互いに直交するように設けられている。また、各メモリセルのソースは、ブロック単位で共通化されて共通ソース線ＳＲＣと接続されている。
【００８６】
各メモリセルは、隣接するメモリセルと、ドレイン同士が互いに接続されてビット線と接続され、ソース同士が互いに接続されて共通ソース線と接続されている。例えば、メモリセルＣＥＬＬ１１とＣＥＬＬ２１とは、ドレイン同士が接続されて、それらのドレインがビット線ＢＬ１と接続されている。また、メモリセルＣＥＬＬ２１とＣＥＬＬ３１とは、ソース同士が接続されて、それらのソースが共通ソース線ＳＲＣと接続されている。また、メモリセルＣＥＬＬ３１とＣＥＬＬ４１とは、ドレイン同士が接続されて、それらのドレインがビット線ＢＬ１と接続されている。
【００８７】
各ビット線の先には、図示しないデコーダ回路や上記図１に示す電流電圧変換回路１００を介して例えば分割センス回路４０や電流負荷回路３０などが接続されている。また、これらのメモリセルアレイとは別に、上記メモリセルと同様のメモリセルが、リファレンスセルとしてリファレンス回路１１０内に配置されている。
【００８８】
上記構成により、以下に、本実施形態の読み出し回路１０００の動作について説明する。ここでは、図９（ａ）に示す２ビット／セルのデータ読み出し動作を実現する回路構成について説明するため、図１中の符号に含まれるｎを２と定義する。したがって、図１に示すセル電流分割手段１を構成するＮＭＯＳトランジスタ１ｎを１２、分割センス回路２ｎを２２、電流負荷回路３ｎを３２、センスアンプ回路４ｎを４２、センス線５ｎを５２、リファレンス電圧６ｎを６２、電流負荷回路３２を構成するＰＭＯＳトランジスタ７ｎを７２として説明する。なお、ｍビット／セルのデータ読み出し動作を実現する場合には、ｎを２ｍ−１に設定すればよい。また、以下の説明では、センス線の電位のことをセンス電圧、リファレンス線の電位のことをリファレンス電圧と称し、同様の符号を付して説明を行う。
【００８９】
まず、多値での読み出し動作を補足し、説明を容易にするために、本実施形態の半導体記憶装置の読み出し回路１０００を用いて図９（b）に示す２値（１ビット／セル）のデータ読み出しを行った場合の動作について説明する。この場合、リファレンス電圧６０〜６２が同電位とする。また、この例では、ＮＭＯＳトランジスタ１０〜１２の電流供給能力を決定するトランジスタサイズがそれぞれ等しいものとする。同様に、ＰＭＯＳトランジスタ７０〜７２の電流供給能力（トランジスタサイズ）がそれぞれ等しいものと仮定する。なお、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの電流供給能力は、主にトランジスタサイズとゲート電位とによって決定される。
【００９０】
選択されたメモリセル９のゲート電極に適切な電圧が印加されると、ビット線８の電位が低くなり、電流−電圧変換回路１００に含まれるインバータ１０１の出力が高電位になる。これによって、セル電流分割手段１に含まれるＮＭＯＳトランジスタ１０〜１２が導通状態になる。
【００９１】
ＮＭＯＳトランジスタ１０〜１２が導通状態になると、ビット線８の電位によってセンス線５０〜５２の電位が低くなり、電流負荷回路３０〜３２に含まれるＰＭＯＳトランジスタ７０〜７２のソース−ドレイン間に十分な電位差が生じる。
【００９２】
この状態でＰＭＯＳトランジスタ７０〜７２が導通状態になると、センス線５０〜５２およびＮＭＯＳトランジスタ１０〜１２を介してビット線８が充電される。ビット線８の電位が高くなると、メモリセル９のドレイン−ソース間に電位差が生じて、セル電流が流れる。正しくセンス動作を行う為には、リファレンス電圧６０〜６２はセル電流が図９（b）のリファレンス電流と等しいときにセンス電圧５０〜５２と等しくなるように設定する。
【００９３】
さらに、ビット線８が充電されて所定の電位になると、電流−電圧変換回路１００に含まれるインバータ１０１の出力が低電位になり、ＮＭＯＳトランジスタ１０〜１２の電流供給能力が低くなる。ビット線８の電位、メモリセル９に流れるセル電流、およびＮＭＯＳトランジスタ１０〜１２に流れる電流の３者が釣り合ったときに、読み出し回路１０００内の各電位および各電流が安定する。
【００９４】
ここで、リファレンス電圧６０〜６２が同電位である場合には、ＮＭＯＳトランジスタ１０〜１２のゲート電位およびドレイン−ソース間の電位がそれぞれ等しいため、ＮＭＯＳトランジスタ１０〜１２のそれぞれに、同じドレイン−ソース間電流を流すことができる。したがって、ＮＭＯＳトランジスタ１０〜１２にはそれぞれ、セル電流の１／３の電流が流れることになる。このとき、センス線５０〜５２には、ＰＭＯＳトランジスタ７０〜７２との引き合いにより、それぞれ等しいセンス電圧が生じる。
【００９５】
このセンス電圧５０〜５２とリファレンス電圧６０〜６２との電位差をセンスアンプ４０〜４２にてそれぞれ増幅出力することにより、データ読み出し動作が行われる。このとき、上述したように各センス線５０〜５２が同じ電位になるため、センスアンプ４０〜４２は同じ動作を行い、同じ読み出し結果を出力することになる。したがって、リファレンス電圧６０〜６２が同電位の場合には、メモリセル９からは”１”または”０”の１ビットの情報が取り出される。
【００９６】
次に、前記２値での読み出し動作を踏まえて、本実施形態の半導体記憶装置の読み出し回路１０００を用いて多値（２ビット／セル；４値）のデータ読み出しを行った場合の動作について説明する。ここでは、ＮＭＯＳトランジスタ１０〜１２の電流供給能力（トランジスタサイズ）は、２値の読み出し動作の場合と同様に、それぞれ等しいものとする。これと同様に、ＰＭＯＳトランジスタ７０〜７２の電流供給能力（トランジスタサイズ）はそれぞれ等しいものとする。また、正しく読み出し動作を行うためには、セル電流が各リファレンス電流と等しいときに、センス線５０〜５２の電位が各リファレンス線の電位（リファレンス電圧６０〜６２）と等しくなるように、トランジスタサイズなどの回路定数と、リファレンス電圧とを決定する必要がある。リファレンス電圧６０〜６２は、２値での読み出し動作の場合と異なって同電位ではなく、以下のように設定する。
【００９７】
リファレンス電圧６０（相対的に高電位に設定）は、セル電流が図９（ａ）中のデータ領域”００”と”０１”との間のリファレンス電流値”Ｈ”と等しいときにセンス電圧５０と等しくなるように設定する。また、リファレンス電圧６１（同じく中電位に設定）は、セル電流が図９（ａ）中のデータ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”と等しいときにセンス電圧５１と等しくなるように設定する。同様に、リファレンス電圧６２（同じく低電位に設定）は、セル電流が図９（ａ）中のデータ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”と等しいときにセンス電圧５２と等しくなるように設定する。この結果、リファレンス電圧６０〜６２の電位はそれぞれ、相対的に高電位／中電位／低電位となる。
【００９８】
選択されたメモリセル９のゲート電極に適切な電圧が印加されると、ビット線８の電位が低くなり、電流−電圧変換回路１００に含まれるインバータ１０１の出力が高電位になる。これによって、セル電流分割手段１に含まれるＮＭＯＳトランジスタ１０〜１２が導通状態になると、ビット線８の電位によってセンス線５０〜５２の電位が低くなり、電流負荷回路３０〜３２に含まれるＰＭＯＳトランジスタ７０〜７２のソース−ドレイン間に十分な電位差が生じる。
【００９９】
この状態でＰＭＯＳトランジスタ７０〜７２が導通状態になると、センス線５０〜５２およびＮＭＯＳトランジスタ１０〜１２を介してビット線８が充電される。ビット線８の電位が高くなると、メモリセル９のドレイン−ソース間に電位差が生じて、セル電流が流れる。
【０１００】
さらに、ビット線８が充電されて所定の電位になると、電流−電圧変換回路１００に含まれるインバータ１０１の出力が低電位になり、ＮＭＯＳトランジスタ１０〜１２の電流供給能力が低くなる。ビット線８の電位、メモリセル９に流れるセル電流、およびＮＭＯＳトランジスタ１０〜１２に流れる電流の３者が釣り合ったときに、読み出し回路１０００内の各電位および各電流が安定する。
【０１０１】
ここで、ＮＭＯＳトランジスタ１０〜１２が飽和領域（五極管領域）で動作している場合には、ＮＭＯＳトランジスタ１０〜１２のゲート電位が等しいため、ＮＭＯＳトランジスタ１０〜１２はドレイン−ソース間電位に大きく依存すること無く、ほぼ同じドレイン−ソース間電流を流すことができる。
【０１０２】
一方、リファレンス電圧６０〜６２の電位がそれぞれ相対的に異なるため、ＰＭＯＳトランジスタ７０の電流供給能力は、他のＰＭＯＳトランジスタ７１および７２に比べて低くなる。したがって、ＮＭＯＳトランジスタ１０〜１２にほぼ同じ電流が流れると、センス線５０の電位はセンス線５１および５２の電位と比較して、相対的に低い電位になる。センス線５１とセンス線５２との関係も同様であり、センス線５１はセンス線５２と比較して、相対的に低い電位になる。
【０１０３】
ここで、リファレンス電圧とセンス電圧との関係について考える。セル電流とリファレンス電流とが等しいときにリファレンス電圧とセンス電圧とが等しくなるようにリファレンス電圧を設定しているため、セル電流がリファレンス電流よりも大きいときには、セル電流分割手段１に含まれるＮＭＯＳトランジスタ１０〜１２の電流供給能力が高くなり、センス電圧はリファレンス電圧よりも低くなる。また、セル電流がリファレンス電流よりも小さいときには、センス電圧はリファレンス電圧よりも高くなる。このセンス電圧５０〜５２とリファレンス電圧６０〜６２との電位差をセンスアンプ４０〜４２にて増幅出力することにより、データ読み出し動作が行われることになる。センスアンプは、センス電圧がリファレンス電圧よりも高い時に”０”を出力し、センス電圧がリファレンス電圧よりも低い時に”１”を出力するように設定される。
【０１０４】
例えば、メモリセル９のセル電流が図９（ａ）中のデータ領域”００”にあった場合には、セル電流は三つのどのリファレンス電流よりも少なく、センス線５０〜５２はリファレンス線６０〜６２と比較してそれぞれ高い電位になる。このとき、センスアンプ４０〜４２は、センス線５０〜５２がリファレンス線６０〜６２よりもそれぞれ高い電位であるため、それぞれ”０”を出力する。センスアンプ４０〜４２から出力された３ビットの情報”０００”を、図１３に示すような論理を実現する図示しない論理回路を用いてデコードすることにより、”００”という２ビットの情報を取り出すことができる。
【０１０５】
これと同様に、メモリセル９のセル電流が図９（ａ）中のデータ領域”１０”にあった場合には、セル電流はリファレンス電流値”Ｈ”および”Ｍ”よりも多く、センス線５０および５１はリファレンス線６０および６１と比較してそれぞれ低い電位になる。また、セル電流はリファレンス電流値”Ｌ”よりも少なく、センス線５２はリファレンス線６２と比較して高い電位になる。このとき、センスアンプ４０〜４２は、３ビットの情報”１１０”を出力する。センスアンプ４０〜４２から出力された３ビットの情報”１１０”を、図１３に示すような論理を実現する図示しない論理回路を用いてデコードすることにより、”１０”という２ビットの情報を取り出すことができる。
【０１０６】
これと同様に、メモリセル９のセル電流が図９（ａ）中のデータ領域”０１”および”１１”にあった場合についても、同様に、情報を取り出すことができる。
【０１０７】
以上のように、本実施形態の半導体記憶装置の読み出し回路１０００によれば、分割センス回路２０〜２ｎを並列動作させることによって、並列センス方式により多値の情報を読み出すことができる。
【０１０８】
さらに、本実施形態の半導体記憶装置の読み出し回路１０００においては、電流負荷回路３０〜３ｎにＰＭＯＳトランジスタ７０〜７ｎを用いているため、分割センス回路２０〜２ｎのそれぞれを、図１５（ｂ）に示すような非線形の特性を有する回路として動作させることができる。
【０１０９】
図３は、図１の半導体記憶装置の読み出し回路１０００におけるセンス電圧とセル電流との関係を示すグラフである。
【０１１０】
図３に示すように、半導体記憶装置の読み出し回路１０００は、非線形特性を有しており、セル電流とリファレンス電流とが等しい点を中心とした領域のセンス電圧変換効率を高くして、読み出し動作マージンを大きくすることができる。
【０１１１】
このように、非線形特性を有し、かつ、並列センス方式も実現することができる理由は、セル電流分割手段１にてセル電流を分割することにより、一つの読み出し回路において複数の異なる動作点を持たせることが可能となったからである。
【０１１２】
以上のように、半導体記憶装置の読み出し回路１０００によれば、読み出し時間の高速化に有利な並列センス方式と、多値型の半導体記憶装置に適した高い動作マージンを得ることができる非線形特性とを両立させることができるため、高速動作が可能で、より高い動作マージンを有する多値型の半導体記憶装置に適した読み出し回路を実現することができる。
（実施形態２）
本実施形態２では、上記実施形態１の半導体記憶装置の読み出し回路１０００に用いられるリファレンス回路１１０の一例について説明する。なお、上記実施形態１の半導体記憶装置の読み出し回路１０００では、リファレンス回路の構成については特に説明しなかったが、本実施形態２では、リファレンス回路１１０を一例を挙げて説明する。
【０１１３】
図４は、図１のリファレンス回路１１０の構成例を示す回路図である。
【０１１４】
図４において、この半導体記憶装置のリファレンス回路１１０は、複数のリファレンス電圧設定回路１１０−０〜１１０−ｎを有しており、複数のリファレンス素子のうち、選択されたリファレンス素子９−ｒ０〜９−ｒｎにリファレンスビット線８−ｒ０〜８−ｒｎを介してリファレンス電流を供給し、そのリファレンス素子９−ｒ０〜９−ｒｎに流れるリファレンス電流をリファレンス電圧に変換するようになっている。
【０１１５】
通常、リファレンス素子９−ｒ０〜９−ｒｎは、適切なリファレンス電流を得ることができるように、閾値が厳密に調整されたメモリセルと同じ構造および同じ特性を有するリファレンスセルが用いられる。
【０１１６】
リファレンス電圧設定回路１１０−０〜１１０−ｎにおいて、選択されたリファレンス素子９−ｒ０〜９−ｒｎに流れるリファレンス電流は、リファレンス電流分割手段１−ｒ０〜１−ｒｎによって複数に分割される。本実施形態において、リファレンス電流分割手段１−ｒ０〜１−ｒｎは、インバータを介してゲート電極とソース電極とが接続された複数のＮＭＯＳトランジスタ（１０−ｒ０〜１ｎ−ｒ０）〜（１０−ｒｎ〜１ｎ−ｒｎ）をそれぞれ含み、ＮＭＯＳトランジスタ（１０−ｒ０〜１ｎ−ｒ０）〜（１０−ｒｎ〜１ｎ−ｒｎ）のそれぞれによって、分割リファレンス電流のそれぞれをリファレンスビット線８−ｒ０〜８−ｒｎに供給する複数のサブリファレンス線（５０−ｒ０〜５ｎ−ｒ０）〜（５０−ｒｎ〜５ｎ−ｒｎ）とリファレンスビット線８−ｒ０〜８−ｒｎとがそれぞれ電気的に接続または分離される。また、上記インバータおよびリファレンス電流分割手段１−ｒ０〜１−ｒｎによって、分割リファレンス電流を、その分割リファレンス電流に対応する電圧に変換する電流−電圧変換回路１００−ｒ０〜１００−ｒｎが構成されている。なお、図４中では、リファレンス電流分割手段１−ｒ０〜１−ｒｎを含む電流−電圧変換回路１００−ｒ１〜１００−ｒｎの内部を省略しているが、電流−電圧変換回路１００−ｒ０と同じ構成である。
【０１１７】
複数のサブリファレンス線（５０−ｒ０〜５ｎ−ｒ０）〜（５０−ｒｎ〜５ｎ−ｒｎ）のそれぞれは、分割リファレンス電流を各サブリファレンス線に供給する電流負荷回路（３０−ｒ０〜３ｎ−ｒ０）〜（３０−ｒｎ〜３ｎ−ｒｎ）のそれぞれと接続されている。
【０１１８】
リファレンス電圧設定回路１１０−０〜１１０−ｎからはそれぞれ、一つのリファレンス電圧６０ｒ〜６ｎｒが出力される。例えばリファレンス電圧設定回路１１０−０においては、電流負荷回路３０−ｒ０からリファレンス電圧６０ｒが出力され、リファレンス電圧設定回路１１０−１においては電流負荷回路３０−ｒ１からリファレンス電圧が６１ｒ出力され、リファレンス電圧設定回路１１０−ｎにおいては電流負荷回路３ｎ−ｒｎからリファレンス電圧６ｎｒが出力される。このように複数のリファレンス電圧設定回路のうちの一つから出力されるリファレンス電圧によって、他のリファレンス電圧設定回路に含まれる電流負荷回路の少なくとも一つの電流供給能力を制御可能とされている。
【０１１９】
本実施形態では、電流負荷回路（３０−ｒ０〜３ｎ−ｒ０）〜（３０−ｒｎ〜３ｎ−ｒｎ）はそれぞれ、ＰＭＯＳトランジスタ（７０−ｒ０〜７ｎ−ｒ０）〜（７０−ｒｎ〜７ｎ−ｒｎ）を含んでおり、各リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタの少なくとも一つが、他のリファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続されている。例えば、リファレンス電圧設定回路１１０−０において電流負荷回路３０−ｒ０に含まれるＰＭＯＳトランジスタ７０−ｒ０から出力されるリファレンス電圧６０ｒは、他のリファレンス電圧設定回路１１０−１〜１１０−ｎにおいて電流負荷回路３０−ｒ１〜３０−ｒｎに含まれるＰＭＯＳトランジスタ７０−ｒ１〜７０−ｒｎのゲート電極に入力されてカレントミラー回路が構成されており、これによって電流負荷回路３０−ｒ１〜３０−ｒｎの電流供給能力を制御することができる。リファレンス電圧６１ｒ〜６ｎｒについても、同様に、それが生成されたリファレンス電圧設定回路以外のリファレンス電圧設定回路に含まれる電流負荷回路の電流供給能力を制御可能な構成になっている。例えば、リファレンス電圧設定回路１１０−１から出力されるリファレンス電圧６１ｒは電流負荷回路３１−ｒ１に含まれるＰＭＯＳトランジスタ７１−ｒ１によってカレントミラー回路が構成され、リファレンス電圧設定回路１１０−ｎから出力されるリファレンス電圧６ｎｒは電流負荷回路３ｎ−ｒｎに含まれるＰＭＯＳトランジスタ７ｎ−ｒｎによってカレントミラー回路が構成されている。
【０１２０】
さらに、各リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタの少なくとも一つが、読み出し回路の電流負荷回路に含まれるＰＭＯＳトランジスタともカレントミラー接続されている。例えば、リファレンス電圧設定回路１１０−０において電流負荷回路３０−ｒ０に含まれるＰＭＯＳトランジスタ７０−ｒ０から出力されるリファレンス電圧６０ｒは、図１に示す半導体記憶装置の読み出し回路１０００において電流負荷回路３０に含まれるＰＭＯＳトランジスタ７０のゲート電極に入力されてカレントミラーが構成されており、これによって電流負荷回路３０の電流供給能力を制御することができる。リファレンス電圧６１ｒ〜６ｎｒについても、同様に、半導体記憶装置の読み出し回路に含まれる電流負荷回路の電流供給能力を制御可能な構成になっている。例えば、リファレンス電圧設定回路１１０−１から出力されるリファレンス電圧６１ｒは電流負荷回路３１−ｒ１に含まれるＰＭＯＳトランジスタ７１−ｒ１と電流負荷回路３１に含まれるＰＭＯＳトランジスタ７１とがカレントミラー接続され、リファレンス電圧設定回路１１０−ｎから出力されるリファレンス電圧６ｎｒは電流負荷回路３ｎ−ｒｎに含まれるＰＭＯＳトランジスタ７ｎ−ｒｎと電流負荷回路３ｎに含まれるＰＭＯＳトランジスタ７ｎとがカレントミラー接続されている。
【０１２１】
上記構成により、以下、本実施形態２のリファレンス回路１１０の動作について説明する。ここでは、図９（ａ）に示す２ビット／セルのデータ読み出し動作を実現する回路構成について説明するため、図４中の符号に含まれるｎを２と定義する。したがって、例えば、図４に示すリファレンス電流分割手段１を構成するＮＭＯＳトランジスタ１ｎ−ｒ０を１２−ｒ０、電流負荷回路３ｎ−ｒ０を３２−ｒ０、サブリファレンス線５ｎ−ｒ０を５２−ｒ０、リファレンス電圧６ｎｒを６２ｒ、電流負荷回路３２−ｒ０を構成するＰＭＯＳトランジスタ７ｎ−ｒ０を７２−ｒ０、リファレンスビット線８−ｒｎを８−ｒ２、リファレンス素子９−ｒｎを９−ｒ２として説明する。なお、ｍビット／セルのデータ読み出し動作を実現する場合には、ｎを２ｍ−１に設定すればよい。
【０１２２】
また、図１の読み出し回路１０００および図４のリファレンス回路１１０において、リファレンス電圧線群６と６ｒ、リファレンス電圧６０〜６２と６０ｒ〜６２ｒとは同じものとして、それぞれをリファレンス電圧線群６、リファレンス電圧６０〜６２として説明を行う。
【０１２３】
また、リファレンス素子９−ｒ０により、図９（ａ）に示すデータ領域”００”と”０１”との間のリファレンス電流値”Ｈ”が得られ、リファレンス素子９−ｒ１により、図９（ａ）に示すデータ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”が得られ、リファレンス素子９−ｒ２により、図９（ａ）に示すデータ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”が得られるものとする。
【０１２４】
さらに、ＰＭＯＳトランジスタ７０−ｒ０〜７２−ｒ０、７０−ｒ１〜７２−ｒ１および７０−ｒ２〜７２−ｒ２の電流供給能力（トランジスタサイズ）は、それぞれ等しいものとする。同様に、ＮＭＯＳトランジスタ１０−ｒ０〜１２−ｒ０、１０−ｒ１〜１２−ｒ１および１０−ｒ２〜１２−ｒ２の電流供給能力（トランジスタサイズ）もそれぞれ等しいものとする。
【０１２５】
リファレンス電流設定回路１１０−０〜１１０−２において、選択されたリファレンス素子９−ｒ０〜９−ｒ２のゲート電極に適切な電圧が印加されると、リファレンスビット線８−ｒ０〜の８−ｒ２の電位が低くなり、電流−電圧変換回路１００−ｒ０〜１００−ｒ２に含まれるインバータ１０１−ｒ０〜１０１−ｒ２の出力が高電位になる。これによって、リファレンス電流分割手段１−ｒ０〜１−ｒ２に含まれるＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）が導通状態になる。
【０１２６】
ＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）が導通状態になると、リファレンスビット線８−ｒ０〜８−ｒ２の電位によってサブリファレンス線（５０−ｒ０〜５２−ｒ０）〜（５０−ｒ２〜５２−ｒ２）の電位が低くなり、電流負荷回路（３０−ｒ０〜３２−ｒ０）〜（３０−ｒ２〜３２−ｒ２）に含まれるＰＭＯＳトランジスタ（７０−ｒ０〜７２−ｒ０）〜（７０−ｒ２〜７２−ｒ２）のソース−ドレイン間に十分な電位差が生じる。
【０１２７】
これによって、ゲート電極とドレイン電極とが接続されたＰＭＯＳトランジスタ７０−ｒ０、７１−ｒ１および７２−ｒ２が導通状態になると、それぞれに接続された７０−ｒ１、７０−ｒ２、７１−ｒ０、７１−ｒ２、７２−ｒ０および７２−ｒ１も導通状態になり、サブリファレンス線（５０−ｒ０〜５２−ｒ０）〜（５０−ｒ２〜５２−ｒ２）およびＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）を介してリファレンスビット線８−ｒ０〜８−ｒ２が充電される。ビット線８−ｒ０〜８−ｒ２の電位が高くなると、リファレンス素子９−ｒ０〜９−ｒ２のドレイン−ソース間に電位差が生じて、リファレンス電流が流れる。
【０１２８】
さらに、リファレンスビット線８−ｒ０〜８−ｒ２が充電されて所定の電位になると、電流−電圧変換回路１００−ｒ０〜１００−ｒ２に含まれるインバータ１０１−ｒ０〜１０１−ｒ２の出力が低電位になり、ＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）の電流供給能力が低くなる。リファレンスビット線８−ｒ０〜８−ｒ２の電位、リファレンス素子９−ｒ０〜９−ｒ２に流れるリファレンス電流、およびＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）に流れる電流の３者が釣り合ったときに、リファレンス回路１１０内の各電位および各電流が安定する。
【０１２９】
ここで、リファレンス素子９−ｒ０は、図９（ａ）に示すデータ領域”００”と”０１”との間のリファレンス電流値”Ｈ”が得られるように設定され、リファレンス素子９−ｒ１は、図９（ａ）に示すデータ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”が得られるように設定され、リファレンス素子９−ｒ２は、図９（ａ）に示すデータ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”が得られるように設定されているため、リファレンス電圧６０ｒ、６１ｒおよび６２ｒは、相対的に高電位、中電位および低電位となる。
【０１３０】
図１に示す分割センス回路２０に着目して説明を行うと、ＰＭＯＳトランジスタ７０と図４に示すリファレンス電圧設定回路１１０−０のＰＭＯＳトランジスタ７０−ｒ０とがカレントミラー接続されており、分割センス回路２０には、リファレンス電圧設定回路１１０−０から出力されるリファレンス電圧６０（図４のリファレンス電圧６０ｒ）が入力される。
【０１３１】
一方、リファレンス電圧設定回路１１０−０には、三つの電流負荷回路３０−ｒ０〜３２−ｒ０が含まれている。リファレンス電圧６０を決定するために能動的に動作する電流負荷回路３０−ｒ０を除いて、電流負荷回路３１−ｒ０および３２−ｒ０にはそれぞれ、リファレンス電圧６１を決定するために能動的に動作する電流負荷回路３１−ｒ１から出力されるリファレンス電圧６１およびリファレンス電圧６２を決定するために能動的に動作する電流負荷回路３２−ｒ１から出力されるリファレンス電圧６２が入力されて、電流供給能力が制御されている。同様に、図１に示す分割センス回路２１および２２に含まれる電流負荷回路３１および３２にも、同様のリファレンス電圧６１および６２が入力されている。
【０１３２】
したがって、電流負荷回路３１と３１−ｒ０は同じリファレンス電圧６１によってその電流供給能力が制御され、同様に、電流負荷回路３２と３２−ｒ０は同じリファレンス電圧６２によってその電流供給能力が制御されており、メモリセル９を通って流れるセル電流およびリファレンス素子９−ｒ０を通って流れるリファレンス電流に与える影響は、ほぼ等価であり、特に両電流が等しい場合においては、完全に等価であると言える。
【０１３３】
これらの影響を読み出し回路およびリファレンス回路から相殺すると、電流負荷回路３０に含まれるＰＭＯＳトランジスタ７０と、電流負荷回路３０−ｒ０に含まれるＰＭＯＳトランジスタ７０−ｒ０とは、図１５（ａ）に示すようなカレントミラー接続された関係にあり、図１５（ｂ）に示すように、より大きな動作マージンを得ることができる非線形の負荷特性を示すことが判る。
【０１３４】
したがって、分割センス回路２０のセンスアンプ４０では、リファレンス電流値”Ｈ”に設定されたリファレンス素子９−ｒ０から生成されるリファレンス電圧６０によって、データ領域”００”と”０１”との境界に関する判定を行うことが可能である。これと同様に、分割センス回路２１のセンスアンプ４１では、リファレンス電流値”Ｍ”に設定されたリファレンス素子９−ｒ１から生成されるリファレンス電圧６１によって、データ領域”０１”と”１０”との境界に関する判定を行うことが可能であり、分割センス回路２２のセンスアンプ４２では、リファレンス電流値”Ｌ”に設定されたリファレンス素子９−ｒ２から生成されるリファレンス電圧６２によって、データ領域”１０”と”１１”との境界に関する判定を行うことが可能である。
【０１３５】
以上のように、本実施形態のリファレンス回路１１０によれば、図１に示す半導体記憶装置の読み出し回路１０００に必要とされるリファレンス電圧を容易に生成できると共に、読み出し回路１０００およびリファレンス回路１１０に含まれる各トランジスタのレイアウトパターンを同等にすることができるため、同じトランジスタ特性を有する回路を容易に作製することができる。したがって、製造工程において生じるトランジスタ特性バラツキなどへの耐性が比較的強く、多値型の半導体記憶装置に適したリファレンス回路を実現することができる。
（実施形態３）
本実施形態３では、リファレンス回路を二つ設けている半導体記憶装置の読み出し回路について説明する。
【０１３６】
図５は、本実施形態の半導体記憶装置の読み出し回路２０００の構成を示す回路図である。なお、この図５以降において、上記実施形態１，２と同様の機能を有する部分については同じ番号を付し、相違点について説明を行う。
【０１３７】
この半導体記憶装置の読み出し回路２０００は、分割センス回路２０〜２ｎに、それぞれ、２種類のリファレンス電圧が入力されている。センスアンプ４０〜４ｎには、第１のリファレンス回路１２０から出力される第１のリファレンス電圧群５（第１のリファレンス５０ｒ〜５ｎｒを含む）が入力されている。また、電流負荷回路３０〜３ｎには、第２のリファレンス回路１１０から、各電流負荷回路３０〜３ｎの電流供給能力を制御するための第２のリファレンス電圧群（第２のリファレンス６０〜６ｎを含む）６が入力されている。
【０１３８】
図６は、図５のリファレンス回路１２０の要部構成を示す回路図である。
【０１３９】
図６において、このリファレンス回路１２０は、複数のリファレンス電圧設定回路１２０−０〜１２０−ｎを有しており、複数のリファレンス素子のうち、選択されたリファレンス素子９−ｒ０〜９−ｒｎにリファレンスビット線８−ｒ０〜８−ｒｎを介してリファレンス電流を供給し、そのリファレンス素子９−ｒ０〜９−ｒｎに流れるリファレンス電流をリファレンス電圧に変換するようになっている。
【０１４０】
通常、リファレンス素子９−ｒ０〜９−ｒｎは、適切なリファレンス電流を得ることができるように、閾値が厳密に調整されたメモリセルと同じ構造および同じ特性を有するリファレンスセルが用いられる。
【０１４１】
リファレンス電圧設定回路１２０−０〜１２０−ｎにおいて、選択されたリファレンス素子９−ｒ０〜９−ｒｎに流れるリファレンス電流は、リファレンス電流分割手段１−ｒ０〜１−ｒｎによって複数に分割される。本実施形態において、リファレンス電流分割手段１−ｒ０〜１−ｒｎは、インバータを介してゲート電極とソース電極とが接続された複数のＮＭＯＳトランジスタ（１０−ｒ０〜１ｎ−ｒ０）〜（１０−ｒｎ〜１ｎ−ｒｎ）をそれぞれ含み、ＮＭＯＳトランジスタ（１０−ｒ０〜１ｎ−ｒ０）〜（１０−ｒｎ〜１ｎ−ｒｎ）のそれぞれによって、分割リファレンス電流のそれぞれをリファレンスビット線８−ｒ０〜８−ｒｎに供給する複数のサブリファレンス線（５０−ｒ０〜５ｎ−ｒ０）〜（５０−ｒｎ〜５ｎ−ｒｎ）とリファレンスビット線８−ｒ０〜８−ｒｎとがそれぞれ電気的に接続・分離される。また、上記インバータおよびリファレンス電流分割手段１−ｒ０〜１−ｒｎによって、分割リファレンス電流を、その分割リファレンス電流に対応する電圧に変換する電流−電圧変換回路１００−ｒ０〜１００−ｒｎが構成されている。なお、図６中では、リファレンス電流分割手段１−ｒ０〜１−ｒｎを含む電流−電圧変換回路１００−ｒ１〜１００−ｒｎの内部を省略しているが、電流−電圧変換回路１００−ｒ０と同じ構成である。
【０１４２】
複数のサブリファレンス線（５０−ｒ０〜５ｎ−ｒ０）〜（５０−ｒｎ〜５ｎ−ｒｎ）のそれぞれは、分割リファレンス電流を各サブリファレンス線に供給する電流負荷回路（３０−ｒ０〜３ｎ−ｒ０）〜（３０−ｒｎ〜３ｎ−ｒｎ）のそれぞれと接続されている。
【０１４３】
リファレンス電圧設定回路１２０−０〜１２０−ｎからは、それぞれ、一つのリファレンス電圧５０ｒ〜５ｎｒが出力される。リファレンス回路１２０とリファレンス回路１１０との違いは、リファレンス回路１１０では、リファレンス電圧設定回路から出力されるリファレンス電圧が、他のリファレンス電圧設定回路に含まれる電流負荷回路の少なくとも一つの電流供給能力を制御するためにカレントミラー接続されているのに対して、リファレンス回路１２０では、リファレンス電位５０ｒ〜５ｎｒが、リファレンス電圧群５ｒとして外部に出力されていることである。
【０１４４】
また、リファレンス回路１２０において、リファレンス電圧設定回路１２０−０〜１２０−ｎは、それぞれ、リファレンス回路１１０から出力されるリファレンス電圧６０ｒ〜６ｎｒによって電流供給能力が制御される。
【０１４５】
本実施形態では、電流負荷回路（３０−ｒ０〜３ｎ−ｒ０）〜（３０−ｒｎ〜３ｎ−ｒｎ）は、それぞれ、ＰＭＯＳトランジスタ（７０−ｒ０〜７ｎ−ｒ０）〜（７０−ｒｎ〜７ｎ−ｒｎ）を含んでおり、リファレンス回路１１０を構成するリファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタの少なくとも一つが、リファレンス回路１２０のリファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続されている。例えば、リファレンス回路１１０のリファレンス電圧設定回路１１０−０において電流負荷回路３０−ｒ０に含まれるＰＭＯＳトランジスタ７０−ｒ０から出力されるリファレンス電圧６０ｒは、リファレンス回路１２０のリファレンス電圧設定回路１２０−０〜１２０−ｎにおいて電流負荷回路３０−ｒ０〜３０−ｒｎに含まれるＰＭＯＳトランジスタ７０−ｒ０〜７０−ｒｎのゲート電極に入力されてカレントミラーが構成されており、これによって電流負荷回路３０−ｒ０〜３０−ｒｎの電流供給能力を制御することができる。リファレンス回路１１０から出力されるリファレンス電圧６１ｒ〜６ｎｒについても、同様に、リファレンス回路１２０のリファレンス電圧設定回路１２０−０〜１２０−ｎに含まれる電流負荷回路の電流供給能力を制御可能な構成になっている。
【０１４６】
以下に、このように構成された本実施形態の半導体記憶装置のリファレンス回路１２０の動作について、説明する。ここでは、図９（ａ）に示す２ビット／セルのデータ読み出し動作を実現する回路構成について説明するため、図６中の符号に含まれるｎを２と定義する。従って、例えば、図６に示すリファレンス電流分割手段１を構成するＮＭＯＳトランジスタ１ｎ−ｒ０を１２−ｒ０、電流負荷回路３ｎ−ｒ０を３２−ｒ０、サブリファレンス線５ｎ−ｒ０を５２−ｒ０、リファレンス電圧５ｎｒを５２ｒ、リファレンス電圧６ｎｒを６２ｒ、電流負荷回路３２−ｒ０を構成するＰＭＯＳトランジスタ７ｎ−ｒ０を７２−ｒ０、リファレンスビット線８−ｒｎを８−ｒ２、リファレンス素子９−ｒｎを９−ｒ２として説明する。なお、ｍビット／セルのデータ読み出し動作を実現する場合には、ｎを２ｍ−１に設定すればよい。
【０１４７】
また、リファレンス回路１２０のリファレンス素子９−ｒ０により、図９（ａ）に示すデータ領域”００”と”０１”との間のリファレンス電流値”Ｈ”が得られ、リファレンス素子９−ｒ１により、図９（ａ）に示すデータ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”が得られ、リファレンス素子９−ｒ２により、図９（ａ）に示すデータ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”が得られるものとする。これによって、リファレンス電圧群５に含まれるリファレンス電圧５０ｒ〜５２ｒと、リファレンス電圧群６に含まれるリファレンス電圧６０〜６２とは、それぞれ、同じ電圧になる。
【０１４８】
さらに、リファレンス回路１２０において、ＰＭＯＳトランジスタ７０−ｒ０〜７２−ｒ０、７０−ｒ１〜７２−ｒ１および７０−ｒ２〜７２−ｒ２の電流供給能力（トランジスタサイズ）は、それぞれ等しいものとする。同様に、ＮＭＯＳトランジスタ１０−ｒ０〜１２−ｒ０、１０−ｒ１〜１２−ｒ１および１０−ｒ２〜１２−ｒ２の電流供給能力（トランジスタサイズ）は、それぞれ等しいものとする。
【０１４９】
リファレンス電流設定回路１２０−０〜１２０−２において、選択されたリファレンス素子９−ｒ０〜９−ｒ２のゲート電極に適切な電圧が印加されると、リファレンスビット線８−ｒ０〜の８−ｒ２の電位が低くなり、電流−電圧変換回路１００−ｒ０〜１００−ｒ２に含まれるインバータ１０１−ｒ０〜１０１−ｒ２の出力が高電位になる。これによって、リファレンス電流分割手段１−ｒ０〜１−ｒ２に含まれるＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）が導通状態になる。
【０１５０】
ＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）が導通状態になると、リファレンスビット線８−ｒ０〜８−ｒ２の電位によってサブリファレンス線（５０−ｒ０〜５２−ｒ０）〜（５０−ｒ２〜５２−ｒ２）の電位が低くなり、電流負荷回路（３０−ｒ０〜３２−ｒ０）〜（３０−ｒ２〜３２−ｒ２）に含まれるＰＭＯＳトランジスタ（７０−ｒ０〜７２−ｒ０）〜（７０−ｒ２〜７２−ｒ２）のソース−ドレイン間に十分な電位差が生じる。
【０１５１】
これによって、同様に動作しているリファレンス回路１１０に含まれるＰＭＯＳトランジスタ７０−ｒ０、７１−ｒ１および７２−ｒ２が導通状態になると、それぞれに接続された（７０−ｒ０〜７２−ｒ０）〜（７０−ｒ２〜７２−ｒ２）も導通状態になり、サブリファレンス線（５０−ｒ０〜５２−ｒ０）〜（５０−ｒ２〜５２−ｒ２）およびＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）を介してリファレンスビット線８−ｒ０〜８−ｒ２が充電される。ビット線８−ｒ０〜８−ｒ２の電位が高くなると、リファレンス素子９−ｒ０〜９−ｒ２のドレイン−ソース間に電位差が生じて、リファレンス電流が流れる。
【０１５２】
さらにリファレンスビット線８−ｒ０〜８−ｒ２が充電されて所定の電位になると、電流−電圧変換回路１００−ｒ０〜１００−ｒ２に含まれるインバータ１０１−ｒ０〜１０１−ｒ２の出力が低電位になり、ＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）の電流供給能力が低くなる。そして、リファレンスビット線８−ｒ０〜８−ｒ２の電位、リファレンス素子９−ｒ０〜９−ｒ２に流れるリファレンス電流、およびＮＭＯＳトランジスタ（１０−ｒ０〜１２−ｒ０）〜（１０−ｒ２〜１２−ｒ２）に流れる電流の３者が釣り合ったときに、リファレンス回路１１０内の各電位および各電流が安定する。
【０１５３】
ここで、リファレンス素子９−ｒ０は、図９（ａ）に示すデータ領域”００”と”０１”との間のリファレンス電流値”Ｈ”が得られるように設定され、リファレンス素子９−ｒ１は、図９（ａ）に示すデータ領域”０１”と”１０”との間のリファレンス電流値”Ｍ”が得られるように設定され、リファレンス素子９−ｒ２は、図９（ａ）に示すデータ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”が得られるように設定されているため、リファレンス電圧５０ｒ、５１ｒおよび５２ｒは、相対的に高電位、中電位および低電位となる。
【０１５４】
図５に示す分割センス回路４０〜４２には、それぞれ、リファレンス回路１２０のリファレンス電圧設定回路１２０−０〜１２０−２から出力されるリファレンス電圧５０ｒ〜５２ｒが入力される。そして、分割センス回路２０のセンスアンプ４０では、リファレンス回路１２０においてリファレンス電流値”Ｈ”に設定されたリファレンス素子９−ｒ０から生成されるリファレンス電圧５０ｒによって、データ領域”００”と”０１”との境界に関する判定が行われる。同様に、分割センス回路２１のセンスアンプ４１では、リファレンス回路１２０においてリファレンス電流値”Ｍ”に設定されたリファレンス素子９−ｒ１から生成されるリファレンス電圧５１によって、データ領域”０１”と”１０”との境界に関する判定が行われ、分割センス回路２２のセンスアンプ４２では、リファレンス回路１２０においてリファレンス電流値”Ｌ”に設定されたリファレンス素子９−ｒ２から生成されるリファレンス電圧５２によって、データ領域”１０”と”１１”との境界に関する判定が行われる。
【０１５５】
以上のように、本実施形態の半導体記憶装置の読み出し回路２０００では、リファレンス電圧群５およびリファレンス電圧群６が分離独立している。これによって、以下のような効果が得られる。
【０１５６】
図１に示す実施形態１の半導体記憶装置の読み出し回路１０００において、センスアンプ４０の両入力端子に接続されるリファレンス電圧６０およびセンス線５０の容量に注目すると、リファレンス電圧６０には、リファレンス回路１１０に含まれるＰＭＯＳトランジスタ７０−ｒ０のゲート容量とドレイン容量、サブリファレンス線５０−ｒ０の配線容量、ＰＭＯＳトランジスタ７０のゲート容量およびセンスアンプ入力端子容量等が付加される。一方、センス線５０には、センス線５０の配線容量およびセンスアンプ入力端子容量等が付加される。従って、センス線５０に付加される容量よりも、リファレンス電圧６０に付加される容量の方が大きくなることが多い。この容量の差によって、リファレンス電圧およびセンス電圧の両信号が電気的に安定するまでの時間、電源にノイズが伝播した場合の揺れなどに差が生じることが考えられる。他のセンスアンプ４１〜４ｎに注目した場合についても、同様である。これは、読み出し回路１０００を用いて半導体記憶装置の読み出しを行う際の読み出し時間に大きな影響を与えることが考えられる。
【０１５７】
これに対して、本実施形態の半導体記憶装置の読み出し回路２０００では、電流負荷回路の電流供給能力を制御するためのリファレンス電圧６０〜６ｎと、センスアンプの入力となるリファレンス電圧５０ｒ〜５ｎｒとを分割することにより、センスアンプ４０〜４２の両入力端子に接続される信号の容量差を低減することができ、上述したようなノイズ等による影響を最小限に抑えることができる。
これにより、読み出し動作マージンの拡大を図ることが可能となり、多値型の半導体記憶装置により適した読み出し回路を実現する事ができる。
（実施形態４）
上記実施形態１〜３では、セル電流分割手段１に含まれるＮＭＯＳトランジスタ１０〜１ｎの電流供給能力（トランジスタサイズ）およびリファレンス電流分割手段１ｒ−０〜１ｒ−ｎに含まれるＮＭＯＳトランジスタ（１０−ｒ０〜１ｒ−０）〜（１０−ｒｎ〜１ｒ−ｎ）の電流供給能力（トランジスタサイズ）を等しく設定した例について説明したが、本実施形態４では、これらのＮＭＯＳトランジスタの電流供給能力を最適化することにより、さらに動作マージンを増やすことが可能になる。
【０１５８】
以下に、上記図４、図７および図８を用いて、本実施形態の半導体記憶装置の読み出し回路およびリファレンス回路について、上記実施形態との相違点について説明を行う。本実施形態でも、図９（ａ）に示す２ビット／セルのデータ読み出し動作を実現する回路構成について説明するため、図中の符号に含まれるｎを２と定義する
本実施形態において、読み出し回路は、電流供給能力（トランジスタサイズ）が異なるＮＭＯＳトランジスタ１０〜１２を含むセル電流分割手段１を備えている。また、リファレンス回路１１０内のＮＭＯＳトランジスタ１０−ｒ０〜１２−ｒ０、１０−ｒ１〜１２−ｒ１および１０−ｒ２〜１２−ｒ２についても、それぞれに対応するＮＭＯＳトランジスタ１０〜１２と同様に電流供給能力が設定されている。
【０１５９】
上述したように、リファレンス電圧６０〜６２の電圧の関係は、
リファレンス電圧６０＞リファレンス電圧６１＞リファレンス電圧６２
であり、それらに制御される電流負荷回路３０〜３２の電流供給能力の関係は、電流負荷回路３０＜電流負荷回路３１＜電流負荷回路３２
となる。これは、リファレンス電圧６０がリファレンス電流”Ｈ”を示し、リファレンス電圧６２がより電流量が多いリファレンス電流”Ｌ”を示しているからである。
【０１６０】
図７は、ＮＭＯＳトランジスタ１０〜１２が同じ電流供給能力（トランジスタサイズ）を有する場合について、セル電流とＮＭＯＳトランジスタ１０〜１２のソース〜ドレイン間電流との関係を示すグラフである。
【０１６１】
セル電流はセル電流分割手段１によって分割されたものであるので、ＮＭＯＳトランジスタ１０〜１２のソースドレイン間電流の総和は、セル電流と等しくなる。
【０１６２】
セル電流がリファレンス電流”Ｌ”付近にある点Ｃ付近では、セル電流分割手段１によってＮＭＯＳトランジスタ１２により多くの電流が分配される。これは、電流負荷回路３０〜３２の電流供給能力が異なるためであり、ＮＭＯＳトランジスタ１０および１１は、図７に示すように、電流供給能力以上の電流を供給することができない。そのため、最も電流供給能力が高いＮＭＯＳトランジスタ１２に、より多くの電流が分配される。しかしながら、この場合には、電流負荷回路３０〜３２に含まれるＰＭＯＳトランジスタ７０〜７２によって電流制限がかかるため、ＮＭＯＳトランジスタ１０〜１２によるセンス線５０〜５２の電位への影響はほとんど生じない。
【０１６３】
一方、セル電流がリファレンス電流”Ｈ”付近にある点Ａ付近では、ＮＭＯＳトランジスタ１０〜１２のソース〜ドレイン間電流は、それぞれ、ほぼ同じ値を取る。この理由は、以下のように考えられる。セル電流が少なくなることにより、電流負荷回路３０〜３２に含まれるＰＭＯＳトランジスタ７０〜７２によって電流が制限されることがなくなり、センス線５０〜５２がいずれも高電位になる。そして、ＮＭＯＳトランジスタ１０〜１２のソース〜ドレイン間の電位差が大きくなることにより、それぞれが飽和領域（５極間領域）で動作して、ほぼ同じ電流に飽和する。従って、ＮＭＯＳトランジスタ１０〜１２により、セル電流がほぼ等しく３分割される。
【０１６４】
上述したように、リファレンス電流”Ｌ”による領域境界の判定にはＮＭＯＳトランジスタ１２のドレインが接続されているセンスアンプ４２が対応し、リファレンス電流”Ｈ”による領域境界の判定にはＮＭＯＳトランジスタ１０のドレインが接続されているセンスアンプ４０が対応している。
【０１６５】
図７に示す点Ｃ付近においては、セル電流分割手段１によって、その境界判定を行う分割センス回路２２に最も多くのセル電流が割り当てられるが、点Ａ付近においては、その境界判定を行う分割センス回路２０にはセル電流の１／３が割り当てられるに過ぎない。その結果、セル電流がリファレンス電流”Ｌ”付近にある場合と、リファレンス電流”Ｈ”付近にある場合とでは、相対的な動作マージンに差が生じることになる。
【０１６６】
そこで、本実施形態では、セル電流が小さくなった場合でも、境界判定を行う分割センス回路に対してより多くの電流が割り当てられるように、セル電流分割手段１に含まれるＮＭＯＳトランジスタ１０〜１２の電流供給能力を、それぞれに接続される電流負荷回路３０〜３２の電流供給能力が大きいほど小さく、それぞれに接続される電流負荷回路３０〜３２の電流供給能力が小さいほど大きく設定する。本実施形態では、電流負荷回路３０〜３２の電流供給能力の関係が
電流負荷回路３０＜電流負荷回路３１＜電流負荷回路３２
であるので、ＮＭＯＳトランジスタ１０〜１２の電流供給能力（トランジスタサイズ）の関係を
ＮＭＯＳトランジスタ１０＞ＮＭＯＳトランジスタ１１＞ＮＭＯＳトランジスタ１２
のように設定する。また、リファレンス回路１１０内のＮＭＯＳトランジスタ１０−ｒ０〜１２−ｒ０、１０−ｒ１〜１２−ｒ１および１０−ｒ２〜１２−ｒ２についても、それぞれに対応するＮＭＯＳトランジスタ１０〜１２と同様に、電流供給能力の関係を、
ＮＭＯＳトランジスタ１０−ｒ０〜１０−ｒ２＞ＮＭＯＳトランジスタ１１−ｒ０〜１１−ｒ２＞ＮＭＯＳトランジスタ１２−ｒ０〜１２−ｒ２
のように設定する。
【０１６７】
図８は、ＮＭＯＳトランジスタ１０〜１２の電流供給能力（トランジスタサイズ）の関係を
ＮＭＯＳトランジスタ１０＞ＮＭＯＳトランジスタ１１＞ＮＭＯＳトランジスタ１２
のように設定した場合について、セル電流とＮＭＯＳトランジスタ１０〜１２のソース〜ドレイン間電流との関係を示すグラフである。
【０１６８】
セル電流が大きい場合には、電流負荷回路３０〜３２によって電流制限がかかるため、図７に示す場合と同様であり、動作は特に変わらない。
【０１６９】
一方、セル電流が小さい場合には、ＮＭＯＳトランジスタ１０〜１２が飽和領域で動作したとしても、それぞれの電流供給能力に差があるため、異なる電流値に飽和する。例えば、ＮＭＯＳトランジスタ１０〜１２の電流能力を３：２：１の比に設定した場合、点Ａ’付近では、分割センス回路２０に接続されているＮＭＯＳトランジスタ１０にはセル電流の３／６が分配され、ＮＭＯＳトランジスタ１１にはセル電流の２／６が分配され、ＮＭＯＳトランジスタ１２にはセル電流の１／６が分配される。このように、セル電流が小さい場合においても、その境界判定を行う分割センス回路２０に対してより多くの電流を分配することができる。その結果、セル電流の多少による相対的な動作マージンの差を少なくすることができ、より高速動作が可能で精度が高い読み出し回路を実現することができる。
【０１７０】
【発明の効果】
以上説明したように、本発明の半導体記憶装置の読み出し回路によれば、読み出し時間の高速化に有利な並列センス方式と、多値型の半導体記憶装置に適し、高い動作マージンを得ることができる非線形の負荷特性とを両立させることができ、高速動作が可能で、かつより高い動作マージンを有する半導体記憶装置の読み出し回路を得ることができる。
【０１７１】
また、本発明の半導体記憶装置のリファレンス回路によれば、本発明の半導体記憶装置の読み出し回路に必要とされるリファレンス電圧を容易に生成することができると共に、読み出し回路およびリファレンス回路に含まれる各トランジスタのレイアウトパターンを同等にすることができるため、製造工程上で生じるトランジスタ特性のばらつき等に対する耐性が比較的強い、多値型の半導体記憶装置に適した半導体記憶装置のリファレンス回路を提供することができる。
【０１７２】
さらに、セル電流分割手段およびリファレンス電流分割手段に含まれるＮＭＯＳトランジスタの電流供給能力を最適化することにより、セル電流の多少による相対的な動作マージンの差を少なくすることができるため、より高速動作が可能で、精度が高い半導体記憶装置の読み出し回路を提供することができる。
【０１７３】
本発明の半導体記憶装置の読み出し回路およびリファレンス回路を用いることにより、高速動作が可能で、より高い動作マージンが得られ、精度が高い読み出しを行うことができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体記憶装置の読み出し回路の構成を示す回路図である。
【図２】本発明の実施形態１である半導体記憶装置のメモリセルアレイの構成を示す回路図である。
【図３】本発明の実施形態１の半導体記憶装置の読み出し回路の特性の一例を示すグラフである。
【図４】本発明の実施形態２の半導体記憶装置のリファレンス回路の構成を示す図である。
【図５】本発明の実施形態３の半導体記憶装置の読み出し回路の構成を示す回路図である。
【図６】本発明の実施形態３の半導体記憶装置のリファレンス回路の構成を示す図である。
【図７】本発明の実施形態１の半導体記憶装置の読み出し回路におけるセル電流分割手段の特性の一例を示すグラフである。
【図８】本発明の実施形態４の半導体記憶装置の読み出し回路におけるセル電流分割手段の特性の一例を示すグラフである。
【図９】（ａ）は従来の多値型の半導体記憶装置におけるセル電流とデータ領域との関係の一例を示す図であり、（ｂ）は従来の２値型の半導体記憶装置におけるセル電流とデータ領域との関係の一例を示す図である。
【図１０】従来の時分割型読み出し回路の一例を示す回路図である。
【図１１】従来の並列型読み出し回路の一例を示す回路図である。
【図１２】２ビット／セルのデータ読み出し動作を行う場合のデータ領域とセンスアンプの出力との関係の一例を示す図である。
【図１３】センスアンプ出力を入力とする論理回路の真理値表の一例を示す図である。
【図１４】（ａ）は線形的な負荷特性を有する読み出し回路の構成を示す回路図であり、（ｂ）はその特性の一例を示す図である。
【図１５】（ａ）は非線形の負荷特性を有する読み出し回路の構成を示す回路図であり、（ｂ）はその特性の一例を示す図である。
【符号の説明】
１ セル電流分割手段
６、６ｒ リファレンス電圧群
８ ビット線
８−ｒ０〜８−ｒｎ リファレンスビット線
９ メモリセル
９−ｒ０〜９−ｒｎ リファレンス素子
１０〜１ｎ、（１０−ｒ０〜１ｎ−ｒ０）〜（１０−ｒｎ〜１ｎ−ｒｎ） ＮＭＯＳトランジスタ
２０〜２ｎ 分割センス回路
３０〜３ｎ、（３０−ｒ０〜３ｎ−ｒ０）〜（３０−ｒｎ〜３ｎ−ｒｎ） 電流負荷回路
４０〜４ｎ センスアンプ
５０〜５ｎ センス線
（５０−ｒ０〜５ｎ−ｒ０）〜（５０−ｒｎ〜５ｎ−ｒｎ） サブリファレンス線
５０ｒ〜５ｎｒ、６０〜６ｎ、６０ｒ〜６ｎｒ リファレンス電圧
７０〜７ｎ、（７０−ｒ０〜７ｎ−ｒ０）〜（７０−ｒｎ〜７ｎ−ｒｎ） ＰＭＯＳトランジスタ
１００、１００−ｒ０〜１００−ｒｎ 電流−電圧変換回路
１０１、１０１−ｒ０〜１０１−ｒｎ インバータ
１１０、１２０ リファレンス回路
１１０−０〜１１０−ｎ、１２０−０〜１２０−ｎ リファレンス電圧設定回路
１０００、２０００ 読み出し回路
Claims (25)
- メモリセルアレイに含まれる複数のメモリセルのうち、選択されたメモリセルにビット線を介してセル電流を供給し、該メモリセルに流れるセル電流を電流−電圧変換して得られる電圧とリファレンス電圧とを比較することによって、該メモリセルに記憶されたデータを読み出す半導体記憶装置の読み出し回路において、
選択されたメモリセルに流れるセル電流を複数に分割した分割セル電流のそれぞれをビット線に供給する複数のセンス線を有し、該ビット線と複数のセンス線とを電気的に接続または分離するセル電流分割手段と、
一つのセンス線に接続され、分割セル電流を当該センス線に供給する電流負荷回路および、当該センス線の電圧と第１のリファレンス電圧群に含まれる第１のリファレンス電圧との電位差を増幅出力するセンスアンプをそれぞれ含む複数の分割センス回路と、
該複数の分割センス回路のそれぞれに対応した第１のリファレンス電圧群を出力する第１のリファレンス回路とを具備し、
該分割センス回路毎に含まれる各電流負荷回路のうち少なくとも一つが、他の電流負荷回路と異なる電流供給能力を有し、
該第１のリファレンス回路から供給される第１のリファレンス電圧によって、該電流負荷回路の電流供給能力が制御可能とされている半導体記憶装置の読み出し回路。 - 前記電流負荷回路は、第１のリファレンス電圧がゲート電極に接続されたＰＭＯＳトランジスタを含む請求項１記載の半導体記憶装置の読み出し回路。
- 前記複数の分割センス回路のそれぞれに対応した第２のリファレンス電圧群を出力する第２のリファレンス回路をさらに具備し、
該第２のリファレンス回路から供給される第２のリファレンス電圧によって、前記電流負荷回路の電流供給能力を制御可能とされている請求項１記載の半導体記憶装置の読み出し回路。 - 前記電流負荷回路は、第２のリファレンス電圧がゲート電極に接続されたＰＭＯＳトランジスタを含む請求項３記載の半導体記憶装置の読み出し回路。
- 前記第１のリファレンス回路と前記第２のリファレンス回路とが、前記第１のリファレンス電圧によって前記第２のリファレンス回路の電流供給能力を制御するように電気的に接続されている請求項３または４記載の半導体記憶装置の読み出し回路。
- 前記分割セル電流を、その分割セル電流に対応する電圧に変換する電流−電圧変換回路をさらに具備する請求項１〜５のいずれかに記載の半導体記憶装置の読み出し回路。
- 前記セル電流分割手段は、ゲート電極同士とソース電極同士がそれぞれ接続された複数のＮＭＯＳトランジスタを含む請求項１〜６のいずれかに記載の半導体記憶装置の読み出し回路。
- 前記セル電流分割手段に含まれる複数のＮＭＯＳトランジスタの電流供給能力が、それぞれに接続される電流負荷回路の電流供給能力に応じて異なっている請求項７記載の半導体記憶装置の読み出し回路。
- 前記セル電流分割手段に含まれる複数のＮＭＯＳトランジスタの電流供給能力は、それぞれに接続される電流負荷回路の電流供給能力が大きいほど小さく、それぞれに接続される電流負荷回路の電流供給能力が小さいほど大きく設定されている請求項８記載の半導体記憶装置の読み出し回路。
- 前記複数の分割センス回路が並列に動作する請求項１〜９のいずれかに記載の半導体記憶装置の読み出し回路。
- 請求項１〜１０のいずれかに記載の半導体記憶装置の読み出し回路を備えている半導体記憶装置。
- 前記メモリセルは、記憶されるデータが複数ビットである請求項１１記載の半導体記憶装置。
- 複数のリファレンス素子のうち、選択されたリファレンス素子にリファレンスビット線を介してリファレンス電流を供給し、該リファレンス素子に流れるリファレンス電流をリファレンス電圧に変換する半導体記憶装置のリファレンス回路において、
選択されたリファレンス素子に流れるリファレンス電流を複数に分割した分割リファレンス電流のそれぞれをリファレンスビット線に供給する複数のサブリファレンス線を有し、該リファレンスビット線と複数のサブリファレンス線とを電気的に接続または分離する第１のリファレンス電流分割手段と、
それぞれ一つのサブリファレンス線に接続され、分割リファレンス電流を当該サブリファレンス線に供給する複数の第１の電流負荷回路とを含み、それぞれ一つのリファレンス電圧を出力する複数の第１のリファレンス電圧設定回路を具備し、
該複数の第１のリファレンス電圧設定回路のうち一つから出力される第２のリファレンス電圧によって、他の第１のリファレンス電圧設定回路に含まれる第１の電流負荷回路の少なくとも一つの電流供給能力を制御可能とされている半導体記憶装置のリファレンス回路。 - 前記リファレンス電圧設定回路は、分割リファレンス電流を、その分割リファレンス電流に対応する電圧に変換する電流−電圧変換回路をさらに含む請求項第１３記載の半導体記憶装置のリファレンス回路。
- 前記リファレンス電流分割手段は、ゲート電極同士とソース電極同士がそれぞれ接続された複数のＮＭＯＳトランジスタを含む請求項第１３または１４に記載の半導体記憶装置のリファレンス回路。
- 前記リファレンス電流分割手段に含まれる複数のＮＭＯＳトランジスタの電流供給能力が、それぞれに接続される電流負荷回路の電流供給能力に応じて異なっている請求項第１５記載の半導体記憶装置のリファレンス回路。
- 前記リファレンス電流分割手段に含まれる複数のＮＭＯＳトランジスタの電流供給能力は、それぞれに接続される電流負荷回路の電流供給能力が大きいほど小さく、それぞれに接続される電流負荷回路の電流供給能力が小さいほど大きく設定されている請求項１６記載の半導体記憶装置のリファレンス回路。
- 前記リファレンス素子は、メモリセルと同じ構造の素子である請求項１３〜１７のいずれかに記載の半導体記憶装置のリファレンス回路。
- 前記電流負荷回路はＰＭＯＳトランジスタを含む請求項１３〜１８のいずれかに記載の半導体記憶装置のリファレンス回路。
- 前記リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタの少なくとも一つが、他のリファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続されている請求項第１９記載の半導体記憶装置のリファレンス回路。
- 前記リファレンス電圧設定回路の電流負荷回路に含まれるＰＭＯＳトランジスタの少なくとも一つが、読み出し回路の電流負荷回路に含まれるＰＭＯＳトランジスタとカレントミラー接続されている請求項２０記載の半導体記憶装置のリファレンス回路。
- 複数のリファレンス素子のうち、選択されたリファレンス素子にリファレンスビット線を介してリファレンス電流を供給し、該リファレンス素子に流れるリファレンス電流をリファレンス電圧に変換する半導体記憶装置のリファレンス回路において、
選択されたリファレンス素子に流れるリファレンス電流を複数に分割した分割リファレンス電流のそれぞれをリファレンスビット線に供給する複数のサブリファレンス線を有し、該リファレンスビット線と複数のサブリファレンス線とを電気的に接続または分離する第２のリファレンス電流分割手段と、
それぞれ一つのサブリファレンス線に接続され、分割リファレンス電流を当該サブリファレンス線に供給する複数の第２の電流負荷回路を含み、それぞれ一つの第１のリファレンス電圧を出力する複数の第２のリファレンス電圧設定回路を具備し、
請求項１３〜２１のいずれかに記載の半導体記憶装置のリファレンス回路から供給される前記第２のリファレンス電圧によって、該第２の電流負荷回路の電流供給能力を制御可能とされている半導体記憶装置のリファレンス回路。 - 請求項１３〜２２のいずれかに記載の半導体記憶装置のリファレンス回路を備えている半導体記憶装置。
- 前記第１のリファレンス回路として請求項１３〜２１に記載の半導体記憶装置のリファレンス回路を備えている請求項１、２および４〜１０のいずれかに記載の半導体記憶装置の読み出し回路。
- 前記第１のリファレンス回路として請求項２２に記載の半導体記憶装置のリファレンス回路を備え、前記第２のリファレンス回路として請求項１３〜２１のいずれかに記載の半導体記憶装置のリファレンス回路を備えている請求項３〜１０のいずれかに記載の半導体記憶装置の読み出し回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002221311A JP4144784B2 (ja) | 2002-07-30 | 2002-07-30 | 半導体記憶装置の読み出し回路、そのリファレンス回路および半導体記憶装置 |
| EP03017196.1A EP1387362B1 (en) | 2002-07-30 | 2003-07-29 | Reading circuit, reference circuit, and semiconductor memory device |
| US10/630,568 US6930922B2 (en) | 2002-07-30 | 2003-07-29 | Reading circuit, reference circuit, and semiconductor memory device |
| CNB031523625A CN1263042C (zh) | 2002-07-30 | 2003-07-30 | 读取电路、参考电路和半导体存储装置 |
| TW092120794A TWI226069B (en) | 2002-07-30 | 2003-07-30 | Reading circuit, reference circuit, and semiconductor memory device |
| KR1020030052888A KR100574625B1 (ko) | 2002-07-30 | 2003-07-30 | 판독회로, 기준회로, 및 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002221311A JP4144784B2 (ja) | 2002-07-30 | 2002-07-30 | 半導体記憶装置の読み出し回路、そのリファレンス回路および半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2004063018A JP2004063018A (ja) | 2004-02-26 |
| JP4144784B2 true JP4144784B2 (ja) | 2008-09-03 |
Family
ID=30112924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002221311A Expired - Fee Related JP4144784B2 (ja) | 2002-07-30 | 2002-07-30 | 半導体記憶装置の読み出し回路、そのリファレンス回路および半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6930922B2 (ja) |
| EP (1) | EP1387362B1 (ja) |
| JP (1) | JP4144784B2 (ja) |
| KR (1) | KR100574625B1 (ja) |
| CN (1) | CN1263042C (ja) |
| TW (1) | TWI226069B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITVA20040021A1 (it) * | 2004-05-04 | 2004-08-04 | St Microelectronics Srl | Amplificatore di sensing per la lettura di una cella di memoria non volatile |
| US7251160B2 (en) | 2005-03-16 | 2007-07-31 | Sandisk Corporation | Non-volatile memory and method with power-saving read and program-verify operations |
| JP2006294144A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP4772363B2 (ja) * | 2005-04-12 | 2011-09-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR100942870B1 (ko) * | 2005-07-04 | 2010-02-17 | 마이크론 테크놀로지, 인크. | 저전력 다중 비트 감지 증폭기 |
| JP4262227B2 (ja) | 2005-07-22 | 2009-05-13 | シャープ株式会社 | 半導体記憶装置の読み出し回路 |
| JP4413944B2 (ja) * | 2007-04-10 | 2010-02-10 | 株式会社東芝 | 半導体記憶装置 |
| JP2011113450A (ja) * | 2009-11-30 | 2011-06-09 | Toshiba Corp | メモリインターフェース回路 |
| JP2011159355A (ja) * | 2010-02-01 | 2011-08-18 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JP5088387B2 (ja) * | 2010-02-01 | 2012-12-05 | 日本精工株式会社 | 十字軸式自在継手 |
| US8605520B2 (en) | 2010-09-22 | 2013-12-10 | Magic Technologies, Inc. | Replaceable, precise-tracking reference lines for memory products |
| US8717818B1 (en) * | 2010-11-09 | 2014-05-06 | Analog Devices, Inc. | Storage device architecture |
| CN104424880A (zh) * | 2013-08-21 | 2015-03-18 | 昆山工研院新型平板显示技术中心有限公司 | 有机发光显示装置、显示器及减少漏电流的方法 |
| US9460785B2 (en) * | 2014-03-06 | 2016-10-04 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
| CN104793685B (zh) * | 2015-04-17 | 2016-06-29 | 上海华虹宏力半导体制造有限公司 | 基准电压产生电路 |
| US9792984B1 (en) * | 2016-10-27 | 2017-10-17 | Arm Ltd. | Method, system and device for non-volatile memory device operation |
| JP6505902B1 (ja) | 2018-03-20 | 2019-04-24 | 株式会社東芝 | 磁気メモリ及びメモリシステム |
| JP7273599B2 (ja) * | 2019-04-10 | 2023-05-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびメモリの読み出し方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11126490A (ja) * | 1997-10-22 | 1999-05-11 | Toshiba Microelectronics Corp | 不揮発性半導体メモリ |
| JP3237610B2 (ja) * | 1998-05-19 | 2001-12-10 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| DE69916783D1 (de) * | 1999-02-26 | 2004-06-03 | St Microelectronics Srl | Leseverfahren eines mehrwertigen, nichtflüchtigen Speichers, und mehrwertiger,nichtflüchtiger Speicher |
| JP3886669B2 (ja) * | 1999-06-10 | 2007-02-28 | 株式会社東芝 | 半導体記憶装置 |
| KR100300549B1 (ko) * | 1999-06-16 | 2001-11-01 | 김영환 | 비휘발성 메모리 센싱장치 및 방법 |
| US6259627B1 (en) * | 2000-01-27 | 2001-07-10 | Multi Level Memory Technology | Read and write operations using constant row line voltage and variable column line load |
-
2002
- 2002-07-30 JP JP2002221311A patent/JP4144784B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-29 EP EP03017196.1A patent/EP1387362B1/en not_active Expired - Lifetime
- 2003-07-29 US US10/630,568 patent/US6930922B2/en not_active Expired - Lifetime
- 2003-07-30 KR KR1020030052888A patent/KR100574625B1/ko active IP Right Grant
- 2003-07-30 CN CNB031523625A patent/CN1263042C/zh not_active Expired - Lifetime
- 2003-07-30 TW TW092120794A patent/TWI226069B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100574625B1 (ko) | 2006-04-28 |
| CN1263042C (zh) | 2006-07-05 |
| KR20040011396A (ko) | 2004-02-05 |
| TW200411674A (en) | 2004-07-01 |
| TWI226069B (en) | 2005-01-01 |
| CN1477640A (zh) | 2004-02-25 |
| JP2004063018A (ja) | 2004-02-26 |
| EP1387362A3 (en) | 2007-02-28 |
| EP1387362A2 (en) | 2004-02-04 |
| US6930922B2 (en) | 2005-08-16 |
| EP1387362B1 (en) | 2016-07-27 |
| US20040047207A1 (en) | 2004-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080226 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110627 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120627 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120627 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130627 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |