JP2006266835A

JP2006266835A - 試験装置、試験方法、及び試験制御プログラム

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Publication number: JP2006266835A
Application number: JP2005084576A
Authority: JP
Inventors: Tokuo Kumaki; 徳雄熊木
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2005-03-23
Filing date: 2005-03-23
Publication date: 2006-10-05
Also published as: WO2006100959A1; KR20070120996A; EP1882956A1; CN101147075A; EP1882956A4; US20080221824A1

Abstract

【課題】試験の制御に必要な中央処理装置の数を減少させることで、半導体試験装置の故障率を低下させる。
【解決手段】複数の被試験デバイスの試験を行う複数の試験モジュールと、指定された動作モードに基づいて複数の試験モジュールの試験動作を制御する中央処理装置とを備える試験装置を提供する。この試験装置において、中央処理装置は、指定された動作モードが、複数の試験モジュールにより同一の試験を同時に並行して行わせる並行試験モードである場合には、予め定められた一の試験用プロセスを実行することより複数の試験モジュールにおける試験動作を制御する。一方、指定された動作モードが、複数の試験モジュールの各々により互いに異なる試験を独立して行わせる独立試験モードである場合には、複数の試験用プロセスを試験モジュール毎に切り替えて実行することにより複数の試験モジュールを並行して制御する。
【選択図】図２

Description

本発明は、試験装置、試験方法、及び試験制御プログラムに関する。特に、本発明は、中央処理装置により実行される試験用プロセスにより被試験デバイスを試験する試験装置、試験方法、及び試験制御プログラムに関する。

従来、複数の被試験デバイスを試験する複数の試験モジュールを有する半導体試験装置が用いられている。この半導体試験装置は、それぞれが複数の試験モジュールのそれぞれに対応する複数の中央処理装置を有しており、各々の試験モジュールは、当該試験モジュールに対応して設けられた中央処理装置による制御を受ける。これにより、複数の被試験デバイスを同時並行に試験して試験効率を高めることができる。

現時点で先行公知文献の存在を確認していないので、その記載を省略する。

通常、汎用部品として比較的安価に入手可能な中央処理装置は、２０年から３０年のＭＴＢＦ(Mean Time Between Failure)を有している。これは、中央処理装置が単数で用いられる場合や、複数であっても５個以下程度の少数で用いられる場合には、充分に長い時間である。しかしながら、１台の半導体試験装置により同時並行に試験する試験対象となるデバイスの数は数百個程度の場合があり、１つの試験モジュールで複数個のデバイスの試験が可能であっても、少なくとも１００個程度の中央処理装置が必要となる。

例えば、半導体試験装置に１００個の中央処理装置を設けた場合には、これらの中央処理装置全体としてのＭＴＢＦは、２０００時間から３０００時間まで程度の時間となる。これは、半導体試験装置の他の部分の故障率と考え合わせると、充分に大きいとはいえない。即ちこの構成によれば、半導体試験装置の故障率が上昇し、その実用性が問題となる場合がある。一方で、近年の中央処理装置は充分に安価で高性能化しており、１つの中央処理装置が１つの試験モジュールを制御しても、その中央処理装置の処理能力が余剰する場合もある。

そこで本発明は、上記の課題を解決することのできる試験装置、試験方法、及び試験制御プログラムを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、複数の被試験デバイスを試験する試験装置であって、前記複数の被試験デバイスに接続され、当該複数の被試験デバイスの試験を行う複数の試験モジュールと、指定された動作モードに基づいて、前記複数の試験モジュールの試験動作を制御する中央処理装置とを備え、前記中央処理装置は、指定された前記動作モードが、前記複数の試験モジュールにより同一の試験を同時に並行して行わせる並行試験モードである場合において、予め定められた一の試験用プロセスを実行することより前記複数の試験モジュールの各々における試験動作を制御し、指定された前記動作モードが、前記複数の試験モジュールの各々により互いに異なる試験を独立して行わせる独立試験モードである場合において、試験モジュール毎に、当該試験モジュールを制御する試験用プロセスを実行し、複数の当該試験用プロセスを切り替えながら実行することにより前記複数の試験モジュールを並行して制御する試験装置を提供する。

また、前記複数の試験モジュールの各々は、対応する試験用プロセスによる制御を受けた場合に、当該制御の内容に基づく試験動作を行い、前記中央処理装置は、指定された前記動作モードが前記独立試験モードである場合において、第１の前記試験モジュール及び第２の前記試験モジュールの何れもが、対応する試験用プロセスによる制御を待っている状態において、前記第１の試験モジュールに対応する第１の前記試験用プロセスの実行を、前記第２の試験モジュールに対応する第２の前記試験用プロセスの実行に優先して先に完了させ、前記第１の試験モジュールが試験動作を行っている状態で第２の前記試験モジュールを制御してもよい。

また、中央処理装置は、前記第１の試験用プロセスが前記第１の試験モジュールをアクセスしており待ち状態となっている間に、前記第１の試験用プロセスに代えて前記第２の試験用プロセスを実行してもよい。
また、前記中央処理装置は、前記第１の試験用プロセスによる前記第１の試験モジュールに対するアクセスを終了した場合に、前記第２の試験用プロセスの実行に代えて前記第１の試験用プロセスの実行を再開してもよい。

また、本発明の第２の形態においては、複数の被試験デバイスを試験する試験装置により前記複数の被試験デバイスを試験する試験方法であって、前記試験装置は、前記複数の被試験デバイスに接続され、当該複数の被試験デバイスの試験を行う複数の試験モジュールと、指定された動作モードに基づいて、前記複数の試験モジュールの試験動作を制御する中央処理装置とを備え、前記中央処理装置によって、指定された前記動作モードが、前記複数の試験モジュールにより同一の試験を同時に並行して行わせる並行試験モードである場合において、予め定められた一の試験用プロセスを実行することより前記複数の試験モジュールの各々における試験動作を制御し、指定された前記動作モードが、前記複数の試験モジュールの各々により互いに異なる試験を独立して行わせる独立試験モードである場合において、試験モジュール毎に、当該試験モジュールを制御する試験用プロセスを実行し、複数の当該試験用プロセスを切り替えながら実行することにより前記複数の試験モジュールを並行して制御する試験方法を提供する。

また、本発明の第３の形態においては、複数の被試験デバイスを試験する試験装置を制御する試験制御プログラムであって、前記試験装置は、前記複数の被試験デバイスに接続され、当該複数の被試験デバイスの試験を行う複数の試験モジュールと、指定された動作モードに基づいて、前記複数の試験モジュールの試験動作を制御する中央処理装置とを備え、前記中央処理装置に、指定された前記動作モードが、前記複数の試験モジュールにより同一の試験を同時に並行して行わせる並行試験モードである場合において、予め定められた一の試験用プロセスを実行することより前記複数の試験モジュールの各々における試験動作を制御させ、指定された前記動作モードが、前記複数の試験モジュールの各々により互いに異なる試験を独立して行わせる独立試験モードである場合において、試験モジュール毎に、当該試験モジュールを制御する試験用プロセスを実行し、複数の当該試験用プロセスを切り替えながら実行することにより前記複数の試験モジュールを並行して制御させる試験制御プログラムを提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、試験の制御に必要な中央処理装置の数を減少させることで、半導体試験装置の故障率を低下させることができる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、試験装置１０が並行試験モードで動作する場合における試験装置１０の構成を示す。試験装置１０は、試験モジュール２０−１〜４と、中央処理装置３０とを備える。試験モジュール２０−１〜４は、被試験デバイス（ＤＵＴ：ＤｅｖｉｃｅＵｎｄｅｒＴｅｓｔ）２５−１〜４に接続され、当該被試験デバイス２５−１〜４の試験を行う。例えば、試験モジュール２０−１〜４の各々は、被試験デバイス２５−１〜４の各々に１ずつ接続され、対応する被試験デバイスの試験を行う。

中央処理装置３０は、指定された動作モードに基づいて、試験モジュール２０−１〜４の試験動作を制御する。例えば本図は、指定された動作モードが、複数の試験モジュールにより同一の試験を同時に並行して行わせる並行試験モードである場合の構成を示している。即ちこの場合には、中央処理装置３０は、予め定められた一の試験用プロセスである試験用プロセス３５を実行することにより、試験モジュール２０−１〜４の各々における試験動作を制御する。制御の詳細な処理内容として、試験用プロセス３５は、例えば、試験動作に必要なパラメータを試験モジュール２０−１〜４の各々に対して一斉に送信し、試験モジュール２０−１〜４の各々において設定させる。そして、試験用プロセス３５は、試験モジュール２０−１〜４の各々において行われた試験動作による試験結果を収集して被試験デバイス２５−１〜４の良否を判断してもよい。

図２は、試験装置１０が独立試験モードで動作する場合における試験装置１０の構成を示す。図１の構成と同様に、試験装置１０は、試験モジュール２０−１〜４と、中央処理装置３０とを備える。試験モジュール２０−１〜４は、被試験デバイス２５−１〜４に接続され、被試験デバイス２５−１〜４の試験を行う。中央処理装置３０は、指定された動作モードが、複数の試験モジュールの各々により互いに異なる試験を独立して行わせる独立試験モードである場合に、次の処理を行う。

まず、中央処理装置３０は、試験モジュール毎に、当該試験モジュールを制御する試験用プロセスを実行する。即ち、中央処理装置３０は、試験モジュール２０−１〜４の各々に対応付けて、試験用プロセス３８−１〜４の各々を実行する。そして、中央処理装置３０は、試験用プロセス３８−１〜４の各々を切り替えながら実行することにより試験モジュール２０−１〜４を平行して制御する。なお、試験用プロセス３８−１〜４の各々は、それぞれ独立して試験モジュール２０−１〜４の各々を制御するが、制御には１つの共通の制御線、例えばＰＣＩバス等を用いてもよい。

ここで、試験用プロセス３８−１〜４の各々が制御する互いに異なる試験とは、例えば、判断の対象となる被試験デバイスの種類が互いに異なる試験である。これに代えて、被試験デバイスの種類が同一であっても、試験による判断の対象となる内容が互いに異なっても良い。更に、判断の対象となる内容が互いに同一であっても、試験の開始から終了までに要する時間のみが互いに異なってもよい。

図３は、並行試験モードにおける制御フェーズ及び試験動作フェーズのタイミングチャートを示す。試験モジュール２０−１〜４の各々は、試験用プロセス３５による制御を受ける。一例として、試験モジュール２０−１〜４の各々は、試験用プロセス３５から受信したパラメータを、当該試験モジュール内のレジスタに書込む。パラメータを受信してレジスタに書込む一連の動作を、制御フェーズと呼ぶ。この制御フェーズは、試験モジュール２０−１〜４が、共に試験用プロセス３５から受信した同一のパラメータに基づいて行われるものであるから、試験モジュール２０−１〜４のそれぞれにおいて同時かつ並行に行われる。

そして、試験モジュール２０−１〜４の各々は、試験用プロセス３５による制御を受けた場合に、その制御の内容に基づく試験動作を行う。この試験動作を、試験動作フェーズと呼ぶ。例えば、試験モジュール２０−１〜４の各々は、試験動作フェーズにおいて、被試験デバイス２５−１〜４の各々に試験パターンを出力することにより、その試験パターンに応じて被試験デバイス２５−１〜４から出力される出力パターンを収集してもよい。

本図に示すように、並行試験モードの制御フェーズにおいては、試験用プロセス３５のみが中央処理装置３０上で動作し、試験モジュール２０−１〜４の各々は共に試験用プロセス３５から一斉に制御を受ける。このため、試験モジュールの数に関わらず制御フェーズは迅速に終了し、試験動作フェーズが直ちに開始される。このように、並行試験モードによれば、制御フェーズに要する時間が短くて済むので効率が良い。

図４（ａ）は、独立試験モードにおける制御フェーズ及び試験動作フェーズのタイミングチャートを示す（第１例）。本図においては、説明の便宜上、試験モジュール２０−１〜４のうち試験モジュール２０−１〜２のみに注目して説明を行う。試験モジュール２０−１を、本発明に係る第１の試験モジュールの一例とし、試験モジュール２０−２を、本発明に係る第２の試験モジュールの一例とする。図の左端の時刻において、試験モジュール２０−１及び試験モジュール２０−２の何れもが、対応する試験用プロセスである試験用プロセス３８−１及び試験用プロセス３８−２による制御を待っている状態にある。

試験モジュール２０−１は、試験用プロセス３８−１による制御を受け、試験モジュール２０−２は、試験用プロセス３８−２による制御を受ける。中央処理装置３０は、試験用プロセス３８−１及び試験用プロセス３８−２を実行する。厳密には、中央処理装置３０は、同時には２つ以上のプロセスを実行することはできず、試験用プロセス３８−１及び試験用プロセス３８−２を切り替えながら実行することにより中央処理装置３０−１及び中央処理装置３０−２を並行して制御する。プロセスの切替がＯＳ（オペレーティングシステム）の機能に依存している場合、通常は、ＯＳが各々のプロセスに予め定められた長さのタイムスロットを割り当てる。

即ちプロセスが動作を開始してから所定の時間が経過すると、タイムスロットが終了するので、他のプロセスに実行が切り替えられる。また、タイムスロットが終了していない場合であっても、プロセスが入出力待ち状態となった場合（例えば試験用プロセスが試験モジュールにアクセスした場合）においては、ＯＳは、他のプロセスに実行を切り替える。これらの処理は、通常の用途においては、プロセス間の処理速度を均等とし、プロセスの応答性を高めるために重要な処理である。

しかしながら、本実施例における試験モジュールは、制御フェーズにおいてのみプロセスからの制御を受け、制御フェーズ終了後はプロセスからの制御を受けずに独立して試験動作を行う。このため、制御フェーズの終了を待っている試験モジュールの数が、できるだけ少ないほうが効率がよい。そこで、本実施例における試験装置１０は、好ましくは、次の第２例に示すタイミングで試験を行う。

図４（ｂ）は、独立試験モードにおける制御フェーズ及び試験動作フェーズのタイミングチャートを示す（第２例）。図４（ａ）と同様、試験モジュール２０−１は、試験用プロセス３８−１による制御を受け、試験モジュール２０−２は、試験用プロセス３８−２による制御を受ける。中央処理装置３０は、試験用プロセス３８−１及び試験用プロセス３８−２を切り替えながら実行することにより中央処理装置３０−１及び中央処理装置３０−２を並行して制御する。また、図の左端の時刻において、試験モジュール２０−１及び試験モジュール２０−２の何れもが、対応する試験用プロセスである試験用プロセス３８−１及び試験用プロセス３８−２による制御を待っている状態にある。

本図においては図４（ａ）とは異なり、中央処理装置３０は、試験モジュール２０−１に対応する試験用プロセス３８−１の実行を、試験モジュール２０−２に対応する試験用プロセス３８−２の実行に優先して先に完了させる。そして、試験用プロセス３８−１の実行が完了すると、中央処理装置３０は、試験モジュール２０−１が試験動作を行っている状態で試験用プロセス３８−２を実行することにより試験モジュール２０−２を制御する。

但し、優先させているプロセスが入出力待ちの場合には、そのプロセスを実行し続けるのは効率が悪い。そこで、中央処理装置３０は、試験用プロセス３８−１が試験モジュール２０−１をアクセスしており待ち状態となっている間には、試験用プロセス３８−１に代えて試験用プロセス３８−２を実行する。そして、中央処理装置３０は、試験用プロセス３８−１による試験モジュール２０−１に対するアクセスを終了した場合には、試験用プロセス３８−２の実行に代えて試験用プロセス３８−１の実行を再開する。

なお、あるプロセスを優先的に実行させる具体的実現方法、および、入出力待ちのプロセスから他のプロセスに実行を切り替える処理の実現方法は、オペレーティングシステムのスケジューラに関する技術分野において従来公知であるので、説明を省略する。
以上、本図に示す処理によれば、試験動作フェーズをできるだけ早く開始させることができると共に、入出力待ちの時間を有効活用して制御フェーズをできるだけ早く完了させることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

図１は、試験装置１０が並行試験モードで動作する場合における試験装置１０の構成を示す。図２は、試験装置１０が独立試験モードで動作する場合における試験装置１０の構成を示す。図３は、並行試験モードにおける制御フェーズ及び試験動作フェーズのタイミングチャートを示す。図４は、独立試験モードにおける制御フェーズ及び試験動作フェーズのタイミングチャートを示す。

符号の説明

１０試験装置
２０試験モジュール
２５被試験デバイス
３０中央処理装置
３５試験用プロセス
３８試験用プロセス

Claims

複数の被試験デバイスを試験する試験装置であって、
前記複数の被試験デバイスに接続され、当該複数の被試験デバイスの試験を行う複数の試験モジュールと、
指定された動作モードに基づいて、前記複数の試験モジュールの試験動作を制御する中央処理装置と
を備え、
前記中央処理装置は、
指定された前記動作モードが、前記複数の試験モジュールにより同一の試験を同時に並行して行わせる並行試験モードである場合において、
予め定められた一の試験用プロセスを実行することより前記複数の試験モジュールの各々における試験動作を制御し、
指定された前記動作モードが、前記複数の試験モジュールの各々により互いに異なる試験を独立して行わせる独立試験モードである場合において、
試験モジュール毎に、当該試験モジュールを制御する試験用プロセスを実行し、複数の当該試験用プロセスを切り替えながら実行することにより前記複数の試験モジュールを並行して制御する試験装置。
前記複数の試験モジュールの各々は、対応する試験用プロセスによる制御を受けた場合に、当該制御の内容に基づく試験動作を行い、
前記中央処理装置は、指定された前記動作モードが前記独立試験モードである場合において、
第１の前記試験モジュール及び第２の前記試験モジュールの何れもが、対応する試験用プロセスによる制御を待っている状態において、前記第１の試験モジュールに対応する第１の前記試験用プロセスの実行を、前記第２の試験モジュールに対応する第２の前記試験用プロセスの実行に優先して先に完了させ、前記第１の試験モジュールが試験動作を行っている状態で第２の前記試験モジュールを制御する
請求項１記載の試験装置。
前記中央処理装置は、前記第１の試験用プロセスが前記第１の試験モジュールをアクセスしており待ち状態となっている間に、前記第１の試験用プロセスに代えて前記第２の試験用プロセスを実行する
請求項２記載の試験装置。
前記中央処理装置は、前記第１の試験用プロセスによる前記第１の試験モジュールに対するアクセスを終了した場合に、前記第２の試験用プロセスの実行に代えて前記第１の試験用プロセスの実行を再開する
請求項３記載の試験装置。
複数の被試験デバイスを試験する試験装置により前記複数の被試験デバイスを試験する試験方法であって、
前記試験装置は、
前記複数の被試験デバイスに接続され、当該複数の被試験デバイスの試験を行う複数の試験モジュールと、
指定された動作モードに基づいて、前記複数の試験モジュールの試験動作を制御する中央処理装置と
を備え、
前記中央処理装置によって、
指定された前記動作モードが、前記複数の試験モジュールにより同一の試験を同時に並行して行わせる並行試験モードである場合において、
予め定められた一の試験用プロセスを実行することより前記複数の試験モジュールの各々における試験動作を制御し、
指定された前記動作モードが、前記複数の試験モジュールの各々により互いに異なる試験を独立して行わせる独立試験モードである場合において、
試験モジュール毎に、当該試験モジュールを制御する試験用プロセスを実行し、複数の当該試験用プロセスを切り替えながら実行することにより前記複数の試験モジュールを並行して制御する試験方法。
複数の被試験デバイスを試験する試験装置を制御する試験制御プログラムであって、
前記試験装置は、
前記複数の被試験デバイスに接続され、当該複数の被試験デバイスの試験を行う複数の試験モジュールと、
指定された動作モードに基づいて、前記複数の試験モジュールの試験動作を制御する中央処理装置と
を備え、
前記中央処理装置に、
指定された前記動作モードが、前記複数の試験モジュールにより同一の試験を同時に並行して行わせる並行試験モードである場合において、
予め定められた一の試験用プロセスを実行することより前記複数の試験モジュールの各々における試験動作を制御させ、
指定された前記動作モードが、前記複数の試験モジュールの各々により互いに異なる試験を独立して行わせる独立試験モードである場合において、
試験モジュール毎に、当該試験モジュールを制御する試験用プロセスを実行し、複数の当該試験用プロセスを切り替えながら実行することにより前記複数の試験モジュールを並行して制御させる試験制御プログラム。