JP2009038112A - プリント配線板構造および電子機器 - Google Patents
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Abstract
【課題】高密度配線、高密度実装化が期待できるとともに、実装デバイス相互におけるバス接続インターフェイス機構のより高速化を可能にしたプリント配線板構造を提供する。
【解決手段】BGA部品20,30は、サブストレート22,32相互が一部重なり合い、直線上に並設された位置関係で、かつ、この重なり部分に配列されたはんだボール23,33相互が上記チップ間接続部(V0)に配列された貫通導体11に導電接合(はんだ接合)されて、プリント配線板10の各部品実装面に実装され、サブストレート22,32上で、ソースシンクロナスバス接続(25a,25b,25c−35a,35b,35c)、差動信号線路接続(26a,26b−36a,36b)される。
【選択図】図2
【解決手段】BGA部品20,30は、サブストレート22,32相互が一部重なり合い、直線上に並設された位置関係で、かつ、この重なり部分に配列されたはんだボール23,33相互が上記チップ間接続部(V0)に配列された貫通導体11に導電接合(はんだ接合)されて、プリント配線板10の各部品実装面に実装され、サブストレート22,32上で、ソースシンクロナスバス接続(25a,25b,25c−35a,35b,35c)、差動信号線路接続(26a,26b−36a,36b)される。
【選択図】図2
Description
本発明は、半導体チップをサブストレートに搭載した半導体パッケージをプリント配線板の両面に実装したプリント配線板構造に関する。
パーソナルコンピュータ等の電子機器においては、CPUや、CPUの周辺回路を構成する、チップセットと称される複数の半導体パッケージを実装した回路板が、主要な構成要素として筐体内に収容される。この種の複数の半導体パッケージを実装した回路板においては、処理の高速化並びに高機能化を図るため、高密度配線、高密度実装が要求される。さらに近年では、処理の高速化を図る技術として、近年では、例えばPCI−Expressや、SATA(Serial−ATA)など、差動信号を用いた高速バスインタフェース、ソースシンクロナス伝送によるソースシンクロナスバスインターフェイス等が多用されており、これらのインターフェイス回路において、より高速伝送を可能にした半導体デバイス相互の接続インターフェイス技術が要求されている。
半導体デバイス相互の接続インターフェイス技術として、従来では、半導体デバイス相互のピン配置を鏡像対象関係に置くことで、半導体デバイス相互のピン間配線構成の簡素化を図る技術が存在した。
特開2001−24146号公報
上記した鏡像ピンアサイン技術は、基板平面上での半導体デバイス相互の実装において適用される技術であり、複数の半導体デバイスをそれぞれ平面配置する構成であり、実装基板の小型、高密度化を図る上で問題があった。また、半導体デバイス相互の配置に一定の間隔を必要とすることから、半導体デバイス相互のピン間接続において所定配線長の配線パターンを必要とし、半導体デバイス相互のバス接続においてバスの高速化を図る上で適用性に問題があった。
本発明は、高密度配線、高密度実装化が期待できるとともに、実装デバイス相互におけるバス接続インターフェイス機構のより高速化を可能にしたプリント配線板構造を提供することを目的とする。
本発明は、半導体チップを一方面に搭載し、複数の外部接続電極を他方面に配列したサブストレートを有する第1および第2の半導体パッケージと、第1の部品実装面および第2の部品実装面を表裏の関係に有し、一部に、前記第1の部品実装面と前記第2の部品実装面との間を貫通する複数の貫通導体を配列したチップ間接続部を有するプリント配線板とを具備し、前記プリント配線板を介して前記第1および第2の半導体パッケージのサブストレートの一部が相互が重なる位置関係で、かつ該重なり部分に配列された前記外部接続電極相互が前記チップ間接続部に配列された前記貫通導体に導電接合されて、前記第1の半導体パッケージが前記第1の部品実装面に実装され、前記第2の半導体パッケージが前記第2の部品実装面に実装されたプリント配線板構造を特徴とする。
本発明によれば、回路板のより高密度配線、高密度実装化と、バス接続インターフェイス機構のより高速化が期待できる。
以下図面を参照して本発明の実施形態を説明する。
本発明の第1実施形態に係る、半導体パッケージを実装したプリント配線板構造を図1乃至図6を参照して説明する。なお、この第1実施形態では半導体パッケージとしてBGA(ball grid array)部品を例に挙げて示している。
本発明の第1実施形態に係る、半導体パッケージを実装したプリント配線板構造を図1乃至図6を参照して説明する。なお、この第1実施形態では半導体パッケージとしてBGA(ball grid array)部品を例に挙げて示している。
本発明の第1実施形態に係るプリント配線板構造は、図1および図2に示すように、表裏両面に部品実装面を有し、一部に、上記各部品実装面の間を貫通する複数の貫通導体11を配列したチップ間接続部(V0)を有する多層構造のプリント配線板10と、このプリント配線板10の上記各部品実装面に、上記チップ間接続部(V0)を挟んで一部が互いに重なり合うように実装された第1の半導体パッケージ(以下BGA部品と称す)20、および第2の半導体パッケージ(以下BGA部品と称す)30とを具備して構成される。このBGA部品20,30は高速信号伝送路を鏡像ピンアサインしたチップセットである。
BGA部品20は、半導体チップ(ダイ)21と、この半導体チップ21を一方の面(表面)に搭載し、外部接続電極となる複数のはんだボール23を他方の面(裏面)にマトリクス状に配列したサブストレート22とにより構成される。BGA部品30も上記BGA部品20と同様に、半導体チップ(ダイ)31と、この半導体チップ31を表面に搭載し、外部接続電極となる複数のはんだボール33を裏面に配列したサブストレート32とにより構成される。
この各BGA部品20,30は、図2に示すように、サブストレート22,32相互が一部重なり合い、直線上に並設された位置関係で、かつ、この重なり部分に配列されたはんだボール23,33相互が上記チップ間接続部(V0)に配列された貫通導体11に導電接合(はんだ接合)されて、プリント配線板10の上記各部品実装面に実装されている。なお、貫通導体11は、はんだボール23,33にはんだ接合する部品実装パッドPa,Pbを含んで構成されるもので、この貫通導体11の構成例については図3乃至図6を参照して後述する。
上記したサブストレート22,32相互の重なりに関して、図1および図2に示す構成では、サブストレート22とサブストレート32の各裏面に配列された複数のはんだボール23,33のうち、サブストレート22,32の互いに重なり合う各一辺の縁に最も近い各1列のはんだボール23,33がチップ間接続部を介して互いに重なる位置関係で、BGA部品20とBGA部品30がプリント配線板10の各部品実装面に実装されている。
このBGA部品20とBGA部品30がプリント配線板10を介して重なり合うチップ間接続部(V0)を、BGA部品20とBGA部品30のバス接続インターフェイス部として、鏡像ピンアサインによる高速バス接続を行っている。
図2に示す例は、プリント配線板10のチップ間接続部(V0)を介して互いに重なりをもつ各1列のはんだボール23,33のうち、各1列の5個のはんだボール23,33がチップ間接続部(V0)の対応する貫通導体11に導電接合されている。このうち、3つの導電接合部が、サブストレート22に設けられたソースシンクロナスバスの線路(25a,25b,25c)とサブストレート32に設けられたソースシンクロナスバスの線路(35a,35b,35c)を接続するバス接続インターフェイスに用いられ、残る2つの導電接合部が、サブストレート22に設けられた差動信号線路(26a,26b)とサブストレート32に設けられた差動信号線路(36a,36b)を接続する接続インターフェイスに用いられている。
上記各線路(25a,25b,25c、26a,26b、35a,35b,35c、36a,36b)は、それぞれサブストレート基板上に形成された配線パターンにより形成される。サブストレート22に設けられたソースシンクロナスバスの線路(25a,25b,25c)と、差動信号線路(26a,26b)は、それぞれ半導体チップ21と、はんだボール23との間を接続している。サブストレート32に設けられたソースシンクロナスバスの線路(35a,35b,35c)と、差動信号線路(36a,36b)は、それぞれ半導体チップ31と、はんだボール33との間を接続している。
サブストレート22に設けられたソースシンクロナスバスの線路(25a,25b,25c)と、サブストレート32に設けられたソースシンクロナスバスの線路(35a,35b,35c)は、チップ間接続部(V0)に設けられた上記3つの導電接合部を構成する3つの貫通導体11を介して相互に回路接続されている。サブストレート22に設けられた差動信号線路(26a,26b)とサブストレート32に設けられた差動信号線路(36a,36b)は、チップ間接続部(V0)に設けられた上記2つの導電接合部を構成する2つの貫通導体11を介して相互に回路接続されている。これにより、BGA部品20とBGA部品30は、サブストレートを主伝送路とした、ソースシンクロナスバス、差動信号線路等により相互に回路接続されて高速伝送を可能にしている。
ここで、サブストレート22に設けられたソースシンクロナスバスの線路(25a,25b,25c)とサブストレート32に設けられたソースシンクロナスバスの線路(35a,35b,35c)、およびサブストレート22に設けられた差動信号線路(26a,26b)とサブストレート32に設けられた差動信号線路(36a,36b)は、それぞれ、電気的に等価のディレイをもつ、電気的に等価の配線長である。
上記サブストレート22上でソースシンクロナスバスを構成する要素(線路)は、極力ディレイ・ゼロで設計する必要があるため、サブストレート22上のソースシンクロナスバスの電気的配線長(Td)は等価である(Td=線路25a=線路25b=線路25c)。同様に、サブストレート32上のソースシンクロナスバスの電気的配線長も等価である(Td=線路35a=線路35b=線路35c)。
上記サブストレート22上に設けられた差動信号線路(26a,26b)についてもコモン・ノーマルモードのノイズを除去するために電気的に等価のディレイ(Tddiff)をもつ(Tddiff=線路26a=線路26b)。同様に、サブストレート32上に設けられた差動信号線路(36a,326b)についても電気的に等価のディレイをもつ(Tddiff=線路36a=線路36b)。
上記したような、サブストレートを主伝送路とした、チップ間接続構造により、プリント配線板10に実装した部品のバス間ディレイを最小限に抑えることができ、例えばPCI−Expressや、SATA(Serial−ATA)を対象とした、高速バスを含む高速伝送路が容易に実装可能となる。
また、サブストレートを主伝送路とした、チップ間接続構造により、プリント配線板10上における、高速伝送路上でのディレイ合わせのための配線並びにインピーダンスコントロールが不要となり、これによりプリント配線板10の配線実装密度をより高めることができるとともに、プリント配線板設計を含むシステム設計の容易化、低コスト化が期待できる。
図3乃至図6は、それぞれ上記プリント配線板10に設けられたチップ間接続部(V0)に配設された貫通導体11の各種構造を示したもので、このいずれの貫通導体11を用いても上記した第1実施形態によるサブストレートを主伝送路としたチップ間接続が可能である。
図3に示す貫通導体11は、層間ビア(IVH)の両端にマイクロビア(μvia)を設け、この各マイクロビア(μvia)上に部品実装パッドPa,Pbを設けた構成としている。この部品実装パッドPa,Pbに、サブストレート22,32のはんだボール23,33がはんだ接合される。
図4に示す貫通導体11は、プリント配線板10の全層に亘り、プリント配線板10の板厚方向に直線状にマイクロビア(μvia)を積層して貫通ビアを形成し、こ積層ビア端に部品実装パッドPa,Pbを設けた構成としている。
図5(a),(b)に示す貫通導体11は、プリント配線板10にスルーホール(TH)とを設け、プリント配線板10の両面のスルーホール(TH)近傍位置に部品実装パッドPa,Pbを設けて、部品実装パッドPa,Pbとスルーホールランド(L)を接続パターン11a,11bで接続した構成としている。この構成においては、チップ間接続部(V0)に設けられる全ての貫通導体11について、スルーホール(TH)−部品実装パッドPa,Pb間の電気的配線長が等価である。
図6に示す貫通導体11は、プリント配線板10の全層に亘り、プリント配線板10の板厚方向にマイクロビア(μvia)を積層して貫通ビアを形成しているが、直線状ではなく、内層で位置をずらせた積層ビア構造としている。これにより、貫通ビア端に設けられる部品実装パッドPa,Pbは、プリント配線板10の板厚方向に対して互いに非対称に配置されることになる。
上記した第1実施形態に係るプリント配線板構造の変形例を図7に示している。
この図7に示すプリント配線板構造は、上記した図1に示す第1実施形態のプリント配線板構造に加えて、プリント配線板10のBGA部品20,30が重ならない部品実装面部に、BGA部品20,30の回路動作に関係する回路部品40,50を実装している。回路部品40は、例えばBGA部品20,30のデカップリングコンデンサ、電源回路等の回路モジュールであり、回路部品50は、例えば。メモリスロット、高速バス接続コネクタ等の入出力モジュールである。
この図7に示すプリント配線板構造は、上記した図1に示す第1実施形態のプリント配線板構造に加えて、プリント配線板10のBGA部品20,30が重ならない部品実装面部に、BGA部品20,30の回路動作に関係する回路部品40,50を実装している。回路部品40は、例えばBGA部品20,30のデカップリングコンデンサ、電源回路等の回路モジュールであり、回路部品50は、例えば。メモリスロット、高速バス接続コネクタ等の入出力モジュールである。
上記した第1実施形態に係るプリント配線板構造の他の変形例を図8に示している。
この図8に示すプリント配線板構造は、上記した図1に示す第1実施形態のプリント配線板構造が、BGA部品20とBGA部品30の2個のチップセットであったのに対して、ここでは、半導体パッケージ60,70,80の3個のチップセットであり、このチップセットの各半導体パッケージ60,70,80を、サブストレート62とサブストレート72、サブストレート72とサブストレート82がプリント配線板10を介してそれぞれ相互に一部重なり合い、直線上に並設された位置関係で、チップ間接続部(V1,V2)に配列された貫通導体11に導電接合(はんだ接合)されて、プリント配線板10の部品実装面に実装されている。
この図8に示すプリント配線板構造は、上記した図1に示す第1実施形態のプリント配線板構造が、BGA部品20とBGA部品30の2個のチップセットであったのに対して、ここでは、半導体パッケージ60,70,80の3個のチップセットであり、このチップセットの各半導体パッケージ60,70,80を、サブストレート62とサブストレート72、サブストレート72とサブストレート82がプリント配線板10を介してそれぞれ相互に一部重なり合い、直線上に並設された位置関係で、チップ間接続部(V1,V2)に配列された貫通導体11に導電接合(はんだ接合)されて、プリント配線板10の部品実装面に実装されている。
上記した図8に示すプリント配線板構造において、チップ間接続部(V1,V2)は、上記した第1実施形態におけるチップ間接続部(V0)と同様の構成であることから、ここでは、チップ間接続部(V1,V2)の構成を簡略して示している。なお、このプリント配線板10の部品実装面における各半導体パッケージ60,70,80の実装配置は、図9に示している。
上記した図8に示すプリント配線板構造においても、プリント配線板10に実装された各半導体パッケージ60,70,80相互の間において、サブストレートを主伝送路とした、チップ間接続構造により、プリント配線板10に実装した半導体パッケージ60,70,80のバス間ディレイを最小限に抑えることができ、例えばPCI−Expressや、SATA(Serial−ATA)を対象とした、高速バスを含む高速伝送路が容易に実装可能となる。
本発明の第2実施形態を図9に示す。
この第2実施形態は、上記第1実施形態の変形例として図8に示したプリント配線板構造の回路板を用いて電子機器を構成している。図9は上記第1実施形態の変形例として図8に示したプリント配線板構造をハンディタイプのポータブルコンピュータ等の小型電子機器に適用した例を示している。
この第2実施形態は、上記第1実施形態の変形例として図8に示したプリント配線板構造の回路板を用いて電子機器を構成している。図9は上記第1実施形態の変形例として図8に示したプリント配線板構造をハンディタイプのポータブルコンピュータ等の小型電子機器に適用した例を示している。
図9に於いて、ポータブルコンピュータ1の本体2には、表示部筐体3がヒンジ機構を介して回動自在に設けられている。本体2には、ポインティングデバイス4、キーボード5等の操作部が設けられている。表示部筐体3には例えばLCD等の表示デバイス6が設けられている。
また本体2には、上記ポインティングデバイス4、キーボード5等の操作部および表示デバイス6を制御する制御回路を組み込んだ回路板(マザーボード)8が設けられている。この回路板8は、上記図8に示したプリント配線板構造を用いて実現される。
この回路板8は、表裏両面に部品実装面を有し、一部に、上記各部品実装面の間を貫通する複数の貫通導体11を配列したチップ間接続部(V1,V2)を有する多層構造のプリント配線板10と、このプリント配線板10の上記各部品実装面に、上記チップ間接続部(V1,V2)を挟んで一部が互いに重なり合うように実装された、3個のチップセットでなる半導体パッケージ60,70,80とを具備して構成される。このチップセットの各半導体パッケージ60,70,80を、サブストレート62とサブストレート72、サブストレート72とサブストレート82がプリント配線板10を介してそれぞれ相互に一部重なり合い、直線上に並設された位置関係で、チップ間接続部(V1,V2)に配列された貫通導体11に導電接合(はんだ接合)されて、プリント配線板10の部品実装面に実装されている。なお、チップ間接続部(V1,V2)は、上記した第1実施形態におけるチップ間接続部(V0)と同様の構成である。
上記した図9に示す回路板8は、半導体パッケージ60,70,80相互の間において、サブストレートを主伝送路とした、チップ間接続構造により、半導体パッケージ60,70,80のバス間ディレイを最小限に抑えることができ、例えばPCI−Expressや、SATA(Serial−ATA)を対象とした、高速バスを含む高速伝送路が容易に実装可能となる。また、半導体パッケージ60,70,80のサブストレート62,72,82を主伝送路とした、チップ間接続構造であることから、回路板8上における、高速伝送路上でのディレイ合わせのための配線並びにインピーダンスコントロールが不要であり、高速バス構造のシステムが容易に、かつ低コストで実現可能である。
なお、上記した各実施形態では、半導体パッケージ10として、BGA部品を例に挙げたが、これに限らず、例えばLGA(Land grid array)、PGA(pin grid array)等のエリア・アレイ型の半導体パッケージにおいても上記した本発明の各実施形態を実現可能である。また、サブストレート相互の重なり度合い、重なり位置等についても、図示するものに限らず、本発明の要旨を逸脱しない範囲で種々変形可能である。
1…ポータブルコンピュータ、2…本体、3…表示部筐体、4…ポインティングデバイス、5…キーボード、6…表示デバイス、8…回路板(マザーボード)、10…プリント配線板、11…貫通導体、20,30,60,70,80…半導体パッケージ(BGA部品)、21,31,61,71,81…半導体チップ、22,32,62,72,82…サブストレート、23,33…はんだボール、25a,25b,25c、35a,35b,35c…ソースシンクロナスバスの線路、26a,26b、36a,36b…差動信号線路、Pa,Pb…部品実装パッド、V0,V1,V2…チップ間接続部。
Claims (8)
- 半導体チップを一方面に搭載し、複数の外部接続電極を他方面に配列したサブストレートを有する第1および第2の半導体パッケージと、
第1の部品実装面および第2の部品実装面を表裏の関係に有し、一部に、前記第1の部品実装面と前記第2の部品実装面との間を貫通する複数の貫通導体を配列したチップ間接続部を有するプリント配線板とを具備し、
前記プリント配線板を介して前記第1および第2の半導体パッケージのサブストレートの一部が相互が重なる位置関係で、かつ該重なり部分に配列された前記外部接続電極相互が前記チップ間接続部に配列された前記貫通導体に導電接合されて、前記第1の半導体パッケージが前記第1の部品実装面に実装され、前記第2の半導体パッケージが前記第2の部品実装面に実装されたことを特徴とするプリント配線板構造。 - 前記サブストレートの前記重なり部分に配列された外部接続電極相互は、該電極各々が、はんだボールを介して前記チップ間接続部に配列された貫通導体に導電接合されていることを特徴とする請求項1に記載のプリント配線板構造。
- 前記プリント配線板は、多層構造であり、前記チップ間接続部に配列された貫通導体は、前記第1の部品実装面と前記第2の部品実装面との間の各層を貫通する層間貫通ビアを有して構成されていることを特徴とする請求項1に記載のプリント配線板構造。
- 前記プリント配線板は、多層構造であり、前記チップ間接続部に配列された貫通導体は、スルーホールとビアにより構成されていることを特徴とする請求項1に記載のプリント配線板構造。
- 前記チップ間接続部は、前記第1の半導体パッケージと前記第2の半導体パッケージとのバス接続インターフェイスを構成する請求項1に記載のプリント配線板構造。
- 前記第1の半導体パッケージと前記第2の半導体パッケージは、前記サブストレート相互が直線上に並設されていることを特徴とする請求項1に記載のプリント配線板構造。
- 前記第1の半導体パッケージと前記第2の半導体パッケージは、鏡像ピンアサイン構造のチップセットであることを特徴とする請求項6に記載のプリント配線板構造。
- 電子機器本体と、この電子機器本体に設けられた回路板とを具備し、
前記回路板は、
半導体チップを一方面に搭載し、複数の外部接続電極を他方面に配列したサブストレートを有する第1および第2の半導体パッケージと、
第1の部品実装面および第2の部品実装面を表裏の関係に有し、一部に、前記第1の部品実装面と前記第2の部品実装面との間を貫通する複数の貫通導体を配列したチップ間接続部を有するプリント配線板とを具備し、
前記プリント配線板を介して前記第1および第2の半導体パッケージのサブストレートの一部が相互が重なる位置関係で、かつ該重なり部分に配列された前記外部接続電極相互が前記チップ間接続部に配列された前記貫通導体に導電接合されて、前記第1の半導体パッケージが前記第1の部品実装面に実装され、前記第2の半導体パッケージが前記第2の部品実装面に実装されたことを特徴とする電子機器。
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