KR20100015603A - 조정 가능한 폭 스트로브 인터페이스 - Google Patents

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제이드 엠. 키저
요시히토 고야
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램버스 인코포레이티드
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Abstract

메모리 시스템은 N개의 데이터 신호선(60, 65) 및 적어도 두 개의 스트로브 신호선(70, 75)을 포함하는 회로 보드(40), 및 상기 회로 보드의 반대의 표면(40a, 40b)에 고정된 제1 및 제2 메모리 디바이스(50, 55)를 포함한다. 각각의 메모리 디바이스는, 상기 메모리 디바이스들이 상기 N개의 데이터 신호선을 공유하지 않도록 그리고 상기 메모리 디바이스들이 상기 적어도 두 개의 스트로브 신호선을 공유하지 않도록, N개의 데이터 신호선의 일부 및 적어도 두 개의 스트로브 신호선의 일부에 연결되어 있다. 메모리 시스템은 상기 N개의 데이터 신호선 및 상기 적어도 두 개의 스트로브 신호선을 통해 상기 제1 및 제2 메모리 디바이스와 병렬로 통신하기 위한 제어기(45)를 더 포함한다.

Description

조정 가능한 폭 스트로브 인터페이스{ADJUSTABLE WIDTH STROBE INTERFACE}
현대의 디지털 시스템은 메모리 제어기를 통해 액세스되는 하나 이상의 메모리 디바이스를 통상적으로 포함한다. 공통의 어플리케이션에서, 메모리 디바이스(들) 및 메모리 제어기는 인쇄회로기판(PCB)에 설치되고, 메모리 디바이스(들)는 하나 이상의 PCB 신호선을 통해 메모리 제어기에 연결되어 있다.
일부의 어플리케이션에서, 메모리 시스템은 PCB 신호선을 통해 메모리 제어기에 연결되어 있는 하나 이상(예를 들어, 두 개)의 메모리 디바이스를 포함할 수 있는데, 제1 메모리 디바이스가 PCB의 동일한 측면 상에 메모리 제어기로서 있고 제2 메모리 디바이스가 PCB의 반대 측면 상에 있다. 제2 메모리 디바이스는 제1 메모리 디바이스를 "반사하고(미러)" 제1 메모리 디바이스와 PCB 신호선을 공유한다. PCB 신호선은 데이터 신호를 수송하는 신호선, 스트로브 신호를 수송하는 신호선, 및 제어기와 메모리 디바이스들 간에 커맨드/어드레스(CA) 신호를 수송하는 신호선을 포함할 수 있다.
메모리 시스템은, 데이터가 한 번에 "N-비트"로 메모리 디바이스에 기입되거나 및/또는 메모리 디바이스로부터 판독될 때, "N-비트 와이드(N-bit wide)" 시스템이라고 한다. 그러므로 이러한 시스템에서의 메모리 디바이스는 "N에 의한" 또는 "xN" 메모리 디바이스로 표시될 수 있다. 예를 들어, 시스템은, 데이터가 8비트 병렬 방식으로 전달되고 메모리 디바이스는 "x8" 디바이스인, "바이트-와이드" 시스템(N=8)일 수 있다. 기입 동작 동안, 기입될 데이터의 원하는 목적지(즉, 원하는 디바이스 및 원하는 디바이스 내의 위치)를 표시하기 위해 메모리 어드레스가 제공된다. 원하는 목적지를 찾게 되면, 제어기로부터 그 원하는 목적지로 N 병렬 기입-데이터 신호의 형태로 N-비트의 데이터가 전송된다. N 기입-데이터 신호는 N개의 데이터 신호선의 각각의 신호선에 의해 제어기로부터 원하는 목적지로 수송된다. 또한, N 비트에 대응하는 기입 스트로브 신호는 스트로브 신호선에 의해 어드레스된 메모리 디바이스에 제공된다 기입 스트로브 신호는 N 데이터 신호가 목적지에서 정확하게 샘플링되었는지를 확실하게 하기 위해 타이밍 정보를 제공한다.
판독 동작 동안, 판독될 메모리 위치를 표시하기 위해 메모리 어드레스가 제공된다. 위치(원하는 디바이스 및 원하는 디바이스 내의 위치)가 확인되면, 그 메모리 위치로부터 제어기로 N 병렬 판독-데이터 신호의 형태로 N 비트의 데이터가 전송된다. N개의 데이터 신호선의 각각의 신호선에 의해 메모리 위치로부터 제어기로 N 판독-데이터 신호가 수송된다. 또한, 스트로브 신호선에 의해 판독 스트로브 신호가 제어기에 제공된다. 판독 스트로브 신호는 N 데이터 신호가 제어기에서 정확하게 샘플링되었는지를 확실하게 하기 위해 타이밍 정보를 제공한다.
스트로브 신호의 타이밍은 기입 동작 및 판독 동작 모두에 중요하다. 기입 동작에서, 어드레스된 디바이스에 기입 스트로브 신호의 도착은, 기입-데이터 신호가 정확하게 샘플링되도록 하기 위해, 기입-데이터 신호의 도착과 동기화될 필요가 있다. 판독 동작에서, 제어기에 판독 스트로브 신호의 도착은, 판독-데이터 신호가 정확하게 샘플링되도록 하기 위해, 판독-데이터 신호의 도착과 동기화될 필요가 있다.
이하의 상세한 설명은 예로서 제공되지만 서술된 특정한 실시예에 본 발명을 제한하려는 것이 아니며, 첨부된 도면과 연결하여 가장 잘 이해될 수 있으며, 도면 중 동일한 도면 부호는 도일한 요소 또는 부분을 나타낸다.
도 1은 실시예에 따른 메모리 시스템의 블록도이다.
도 2는 실시예에 따른 메모리 시스템의 블록도이다.
도 3은 도 2에 도시된 메모리 디바이스의 실시예의 입체도이고 도 2에 도시된 인쇄회로기판(PCB)의 실시예의 일부이다.
도 4는 실시예에 사용하는 데 적절한 점대점 메모리 디바이스의 블록도이다.
도 5는 도 4의 메모리 디바이스의 실시예의 평면도이다.
도 6은 도 1의 메모리 디바이스의 실시예의 입체도이다.
도 7a 및 도 7b는 실시예에 따라 거울에 비친 메모리 시스템의 입체도이다.
도 8은 도 7a 및 도 7b에 도시된 메모리 시스템에서 사용하기에 적절한, 백드릴 비아(back-drilled via)를 가지는 PCB의 단면도이다.
반사된 메모리 시스템에서, 하나 이상의 메모리 디바이스에서 공유된 스트로 브 신호선을 사용하면 스트로브 신호와 대응하는 데이터 신호의 동기화를 어렵게 하는 것으로 인식되어 왔다.
또한, 반사된 구성에서, PCB를 관통하는 비아는 종종, 메모리 디바이스들 간에서 스트로브 신호선 및/또는 데이터 신호선의 공유를 허용해야 하는 것으로 인식되어 왔다. 단일의 "비반사된" 메모리 디바이스를 가지는 메모리 시스템과 비교하여, 반사된 시스템에서 두 개의 메모리 디바이스가 공유하는 각각의 비아 양단에 생성되는 기생 용량은 메모리 디바이스로/디바이스로부터 전송된 신호를 더욱 변질(corruption)시키는 경향이 있다.
간결하게 하기 위해, 메모리 제어기 및 하나 또는 두 개의 메모리 디바이스를 포함하는 메모리 시스템을 배경으로 해서 실시예를 설명한다. 그럼에도 불구하고, 본 설명을 연구하면, 당업자는 설명된 실시예들이 여기 설명된 예시적 메모리 시스템과 다른 배경에서도 어떻게 구현될 수 있는지를 쉽게 이해할 것이다.
도 1을 참조하면, 실시예에 따른 메모리 시스템(10)의 블록도가 도시되어 있다. 메모리 시스템(10)은 PCB(40), 메모리 제어기(45), 제1 메모리 디바이스(50), 및 제2 메모리 디바이스(55)를 포함한다. PCB는 옆에서 본 형상이 확대되어 도시되어 있으며, 상부 표면(40a) 및 하부 표면(40b)을 포함한다. 메모리 제어기 및 제1 메모리 디바이스는 PCB의 상부 표면 상에 있다. 제2 메모리 디바이스는 PCB의 하부 표면 상에 있다. PCB는 L개의 데이터 신호선(60)으로 이루어지는 제1 그룹, M개의 데이터 신호선(65)으로 이루어지는 제2 그룹을 포함하며, L + M = N이고, L, M, 및 N은 양의 정수이다. 일실시예에서, L = M = N/2이다. PCB는 적어도 하나의 제1 스트로브 신호선(70) 및 적어도 하나의 제2 스트로브 신호선(75)을 포함한다. 제어기는 복수의 접촉부(47)를 포함하며, 이 접촉부를 통해 제어기는 스트로브 신호선(70 및 75) 및 데이터 신호선(60 및 65) 각각에 연결된다. 메모리 디바이스(50)는 복수의 접촉부(52)를 가지며, 이 접촉부를 통해 메모리 디바이스는 적어도 하나의 스트로브 신호선(70) 및 데이터 신호선(60)의 각각에 연결된다. 메모리 디바이스(55)는 복수의 접촉부(57)를 가지며, 이 접촉부를 통해 메모리 디바이스는 적어도 하나의 스트로브 신호선(75) 및 데이터 신호선의 각각에 연결된다. 그러므로 2개의 메모리 디바이스는 스트로브 신호선 또는 데이터 신호선을 공유하지 않는다. 스트로브 신호선 및/또는 데이터 신호선의 일부 또는 전부는 PCB의 상부 표면과 하부 표면 사이에 놓일 수 있고, PCB는 각각의 스트로브 신호선 및/또는 데이터 신호선을 메모리 디바이스(50 및 55) 상의 대응하는 접촉부에 연결시키는 복수의 바이어스를 포함할 수 있다.
명확하게 나타내도록 하기 위해, 도 1의 스트로브 신호선 및 데이터 신호선은 PCB의 상부 표면과 하부 표면 사이에 존재하는 선들로서 도시되어 있다. 또한, 이 선들은 PCB의 상부 표면 또는 하부 표면에 평행한 단일의 평면에 놓여 있지 않은 것으로 도시되어 있다. 그렇지만, 각각의 메모리 디바이스의 스트로브 신호선 및 데이터 신호선은, PCB의 상부 표면 또는 하부 표면에 평행한 단일의 평면, 그리고 PCB의 상부 표면 또는 하부 표면에 또는 표면 근처에 있는 단일의 평면에 놓여 있을 수 있다. 또한, 비아는 PCB의 내부로부터 PCB의 상부 표면 또는 하부 표면으로 이어지는 선으로 도시되어 있다. 그렇지만, 각각의 비아는, PCB의 상부 표면으 로부터 PCB의 하부 표면으로 관통하면서 메모리 디바이스(50) 또는 메모리 디바이스(55) 상의 하나의 데이터 또는 스트로브 접촉부에만 연결되는 관통 비아(through via)일 수 있다. 비아는, PCB의 상이한 층들 또는 표면들 간의 도전로(conductive path)를 제공하기 위해, 도전성 재료로 도금된 홀(hole)로서 형성될 수 있다.
도 1의 시스템은 "N-비트 와이드" 시스템이다. 즉, 데이터가 "N-비트" 병렬 방식으로 메모리 디바이스에 기입될 수 있고 메모리 디바이스로부터 판독될 수 있다. 그렇지만, 도 1의 시스템에서, 하나의 기입 동작 또는 판독 동작은, L(예를 들어, N/2) 비트의 데이터를 제1 메모리 디바이스로/디바이스로부터, 그리고 M(예를 들어, N/2) 비트("제2의 N/2 비트")의 데이터를 제2 메모리 디바이스로/디바이스로부터 병렬로 전달하는 것을 포함한다. 또한, 도 1의 시스템에서, 하나의 판독 또는 기입 동작은 적어도 두 개의 스트로브 신호의 발생을 포함하는데, 적어도 하나의 스트로브 신호는 제1 메모리 디바이스와 관련된 L 비트의 데이터에 대응하고, 적어도 하나의 스트로브 신호는 제2 메모리 디바이스와 관련된 M 비트의 데이터에 대응한다.
판독 또는 기입 동작에서, 적어도 하나의 메모리 어드레스가 제공된다. 이 어드레스는, 데이터가 판독되거나 기입되는 각각의 메모리 디바이스 내에서, 원하는 목적지를 나타낸다. 보다 구체적으로, 어드레스는 L 비트가 기입/판독되는 제1 메모리 디바이스 내의 목적지 및 M 비트가 기입/판독되는 제2 메모리 디바이스 내의 목적지를 나타낸다. 일실시예에서, 어드레스는 두 개의 메모리 디바이스에서 대응하는 디바이스 내의 위치를 나타낸다. 예를 들어, "3"의 어드레스 값은 제1 메모리 디바이스 내의 "제3의" 메모리 위치 및 제2 메모리 디바이스 내의 "제3의" 메모리 위치를 나타낸다.
기입 동작에서, 일단 어드레스가 제공되면, N-비트의 데이터가 제어기로부터 그 원하는 목적지로 N 기입-데이터 신호의 형태로 전송된다. N 기입-데이터 신호는 N개의 데이터 신호선의 각각의 신호선에 의해 제어기로부터 원하는 목적지로 수송된다. 즉, L 기입-데이터 신호가 데이터 신호선(60)의 각각의 신호선에 의해 제어기로부터 제1 메모리 디바이스 내의 원하는 목적지로 수송되고, M 기입-데이터 신호가 데이터 신호선(65)의 각각의 신호선에 의해 제어기로부터 제2 메모리 디바이스 내의 원하는 목적지로 수송된다. 또한, L 비트에 대응하는 적어도 하나의 제1 스트로브 신호가 적어도 하나의 제1 스트로브 신호선에 의해 제1 메모리 디바이스에 제공되고, M 비트에 대응하는 적어도 하나의 제2 스트로브 신호가 적어도 하나의 제2 스트로브 신호선에 의해 제2 메모리 디바이스에 제공된다. 스트로브 신호는 N 데이터 신호가 목적지에서 정확하게 샘플링되는 것을 확실하게 하기 위해 타이밍 정보를 제공한다.
판독 동작에서, 일단 어드레스가 제공되면, N-비트의 데이터가 메모리 디바이스들 내의 어드레스된 위치들로부터 제어기로 전송된다. N 비트의 데이터가 N 판독-데이터 신호의 형태로 전달된다. N 판독-데이터 신호는 N개의 데이터 신호선의 각각의 신호선에 의해 메모리 디바이스들로부터 제어기로 수송된다. 즉, L 판독-데이터 신호가 데이터 신호선(60)의 각각의 신호선에 의해 제1 메모리 디바이스 내의 원하는 위치로부터 제어기로 수송되고, M 판독-데이터 신호가 데이터 신호 선(65)의 각각의 신호선에 의해 제2 메모리 디바이스 내의 원하는 위치로부터 제어기로 수송된다. 또한, L 비트에 대응하는 적어도 하나의 제1 스트로브 신호가 적어도 하나의 제1 스트로브 신호선에 의해 제1 메모리 디바이스로부터 제어기로 제공되고, M 비트에 대응하는 적어도 하나의 제2 스트로브 신호가 적어도 하나의 제2 스트로브 신호선에 의해 제2 메모리 디바이스로부터 제어기로 제공된다.
각각의 메모리 디바이스를 자기 소유의 전용의 스트로브 신호(들)와 관련시킴으로써, 도 1의 시스템은 메모리 디바이스들이 스트로브 신호(들)를 공유하는 반사된 메모리 시스템을 동기화할 때의 본질적인 문제를 극복한다.
일실시예에서, 메모리 디바이스(50 및 55)는 모두 N/2이고, 따라서 L = M = N/2이다. 그렇지만, 실시예들에서는 각각 N/2 비트를 가지는 두 개의 그룹을 배경으로 해서 수행되는 N-비트 전달에 제한되지 않는다. 예를 들어, 반사된 실시예들에서, N-비트 전달이 두 개의 그룹에서 수행될 수 있는데, 각각의 그룹은 1 비트 내지 N-1 비트의 범위에서 일련의 비트를 포함하며, 두 개의 그룹의 총 비트 수는 N까지 가산된다.
도 2는 PCB(90), 메모리 제어기(95), 및 메모리 디바이스(100)를 포함하는 메모리 시스템(20)의 블록도이다. PCB는 옆에서 본 형상이 확대되어 도시되어 있으며, 상부 표면(90a) 및 하부 표면(90b)을 포함한다. 메모리 제어기 및 메모리 디바이스는 PCB의 상부 표면 상에 있다. PCB는 "N/2" 데이터 신호선(105)로 이루어지는 제1 그룹, "N/2" 데이터 신호선(110)으로 이루어지는 제2 그룹, 적어도 하나의 제1 스트로브 신호선(115), 및 적어도 하나의 제2 스트로브 신호선(120)을 포 함한다. ("N"은 1보다 크거나 같은 정수이다.) 제어기는 복수의 접촉부(97)를 가지며, 이 접촉부를 통해 제어기는 스트로브 신호선(115 및 120) 및 데이터 신호선(105 및 110)의 각각의 신호선에 연결된다. 메모리 디바이스(100)는 복수의 접촉부(102)를 가지며, 이 접촉부를 통해 메모리 디바이스는 스트로브 신호선 및 데이터 신호선의 각각의 신호선에 연결되어 있다.
명확하게 나타내도록 하기 위해, 도 2의 스트로브 신호선 및 데이터 신호선은 PCB의 상부 표면과 하부 표면 사이에 존재하는 선들로서 도시되어 있다. 또한, 이 선들은 PCB의 상부 표면 또는 하부 표면에 평행한 단일의 평면에 놓여 있지 않은 것으로 도시되어 있다. 그렇지만, 스트로브 신호선 및 데이터 신호선의 일부 또는 전부는, PCB의 상부 표면 또는 하부 표면에 평행하고 그리고 PCB의 상부 표면 또는 하부 표면에 또는 표면 근처에 있는 단일의 평면에 놓여 있을 수 있다.
도 2의 시스템(20)은, 도 1의 시스템(10)과 마찬가지로, "N-비트 와이드" 시스템이다. 데이터는 한 번에 메모리 디바이스로 기입되고 메모리 디바이스로부터 판독된다. 도 2의 시스템에서와 같이, 2 세트의 스트로브 신호를 사용하는 데, 적어도 하나의 제1 스트로브 신호가 스트로브 신호선(들)(115) 상에 수송되고 데이터 신호선(105) 상에 수송되는 N/2 비트에 대응하고, 적어도 하나의 제2 스트로브 신호가 스트로브 신호선(들)(120) 상에 수송되고 데이터 신호선(110) 상에 수송되는 N/2 비트에 대응한다.
도 2의 실시예는 각각 N/2 비트를 가지는 두 개의 그룹을 배경으로 해서 수행되는 N-비트 전달에 제한되지 않는다. 예를 들어, N-비트 전달이 두 개의 그룹 에서 수행될 수 있는데, 각각의 그룹은 1 비트 내지 N-1 비트의 범위에서 일련의 비트를 포함하며, 두 개의 그룹의 총 비트 수는 N까지 가산된다.
또한, 각각의 메모리 디바이스(50, 55, 100)는 집적 회로 패키지 내에 집적 회로 칩을 포함할 수 있다는 것에 유의해야 한다. 일실시예에서, 메모리 디바이스(50, 55, 100)를 형성하기 위해 다르게 패키지화된 메모리 칩들로 인해 메모리 디바이스(50, 55, 100)가 서로 다를 수 있을지라도, 메모리 디바이스(50, 55, 100) 내의 메모리 칩들은 동일하거나 유사하게 구성된다.
도 3은 도 2에 도시된 메모리 디바이스의 실시예에 대한 입체도이고 도 2에 도시된 인쇄회로기판(PCB)(90)의 실시예의 일부이다. 도 3에서, 메모리 디바이스 및 PCB는 자신들의 접촉 표면을 노출시키기 위해 서로 떨어져서 위치한다. 표시를 용이하게 하기 위해, 메모리 디바이스(100)는 256 어드레스 가능한 메모리 위치를 가지는 x16 디바이스(N=16)로서 도시되어 있다. 그러나 이하의 설명에서는 더 넓은 또는 더 좁은 폭을 가지는 메모리 디바이스에 적용 가능하도록 용이하게 축척될 수 있다. 도면으로부터 알 수 있는 바와 같이, 메모리 디바이스는 8개 접촉부의 2 세트, 즉 제1 세트(122a) 및 제2 세트(122b)의 형태로 되어 있는 16개의 데이터 접촉부를 포함한다. 2개의 스트로브 접촉부(124a 및 124b)가 제공되며 제1 세트의 데이터 접촉부 및 제2 세트의 데이터 접촉부에 각각 대응한다. 또한, 8개의 어드레스 접촉부(126)가 제공된다.
도 3의 PCB는 8개 접촉부의 2 세트, 즉 제1 세트(122a') 및 제2 세트(122b')의 형태로 되어 있는 16개의 데이터 접촉부를 포함한다. 2개의 스트로브 접촉 부(124a' 및 124b')가 제공되고 제1 데이터 접촉부 및 제2 데이터 접촉부에 각각 대응한다. 또한, 8개의 접촉부(126')가 제공된다. 메모리 디바이스가 PCB에 접속될 때, 메모리 디바이스 상의 데이터 접촉부(122a)는 PCB 상의 데이터 접촉부(122a')와 접속하고, 데이터 접촉부(122b)는 데이터 접촉부(122b')와 접속하고, 스트로브 접촉부(124a)는 스트로브 접촉부(124a')와 접속하고, 스트로브 접촉부(124b)는 스트로브 접촉부(124b')와 접속하고, 어드레스 접촉부(126)는 어드레스 접촉부(126')와 접촉한다. 이러한 방식으로 신호는 메모리 디바이스와 PCB 사이를 통과할 수 있다.
도 3의 실시예에서, PCB의 신호선들은 PCB의 상부 표면(90a) 아래에 있다. 따라서, 신호선들은 도 3에 도시되어 있지 않다. 그럼에도 불구하고, 도 3의 PCB는 각각의 PCB 접촉부의 신호선을 포함한다는 것에 유의하라.
일실시예에서, 도 1 및 도 2의 메모리 디바이스 내의 메모리 칩은 동적 점대점(dynamic point-to-point; DPP) 타입의 집적 회로 메모리 칩이며, 2 세트의 메모리 저장 셀 및 2 세트의 메모리 디바이스 저장 셀에 대응하는 2 세트의 데이터 접촉 패드를 가진다. 각각의 메모리 칩은 메모리 칩의 내부 구성이 제1 구성 또는 제2 구성에 설정되는 멀티플렉싱 로직을 가진다. 제1 구성에서, 메모리 디바이스는 제1 세트의 데이터 패드를 통해 제1 세트의 저장 셀에 대한 정보를 전달하고 제2 세트의 데이터 패드를 통해 제2 세트의 저장 셀에 대한 정보를 전달한다. 제2 구성에서, 메모리 디바이스는 제1 세트의 데이터 패드만을 통해 제1 세트의 저장 셀 및 제2 세트의 저장 셀에 대한 정보를 전달하고, 제2 세트의 데이터 패드는 사 용하지 않은 채로 남겨 둔다.
도 1의 실시예에서, 각각의 메모리 디바이스(50 및 55)는제1 세트의 데이터 패드만을 통해 제1 세트의 저장 셀 및 제2 세트의 저장 셀에 대한 정보를 전달하고, 제2 세트의 데이터 패드는 사용하지 않은 채로 남겨 두도록 구성되어 있다. 그러므로 각각의 메모리 디바이스 내의 메모리 칩은 "xN" 메모리 칩일 수 있으며, 각각의 메모리 칩의 N/2 데이터 패드만이 사용된다.
도 2의 실시예에서, 메모리 디바이스(100) 내의 메모리 칩이 제1 세트의 데이터 패드 및 제2 세트의 데이터 패드의 각각의 패드를 통해 제1 세트의 저장 셀 및 제2 세트의 저장 셀의 정보를 전달하도록 구성되어 있다.
실시예에서 DPP 메모리 칩을 사용하는 이점 중에는, DPP 메모리 칩이 제공하는 유연성이 있다. 예를 들어, 도 1의 시스템(10)에서 사용되는 칩과 같은 DPP 타입의 메모리 칩도 도 2의 시스템(20)에서 사용될 수 있다.
도 4는 실시예들과 함께 사용하는 데 적절한 동적 점대점 메모리 칩(130)의 블록도이다. 도 4의 칩은 "xN" DPP 메모리 칩이며, 이 칩은 한 번에 N-비트로("광-모드 동작(wide-mode operation)") 또는 한 번에 N/2 비트로("협-모드 동작(narrow-mode operation)") 액세스될 수 있다는 것을 의미한다. 도 4로부터 알 수 있는 바와 같이, 칩은 2 세트의 메모리 셀, 즉 제1 세트의 메모리 셀(135) 및 제2 세트의 메모리 셀(140)을 포함한다. 각 세트의 메모리 셀은 "xN/2"로 표시되며, 각각의 세트가 한 번에 N/2 비트로 액세스된다는 것을 의미한다. 칩(130)은 멀티플렉서(145), 스위치(150), 제1 세트의 데이터 패드(155), 제2 세트의 데이터 패드(150), 및 제어 신호 입력(165)을 더 포함한다. 협-모드 동작에서, 디바이스는 제1 세트의 데이터 패드(155)만을 통해 제1 세트의 저장 셀 및 제2 세트의 저장 셀의 정보를 전달한다. 협-모드에서 디바이스를 동작시키기 위해, 협-모드 제어 신호가 제어 신호 입력에 공급된다. 협-모드 제어 신호에 응답해서, 스위치(150)는 개방되고 멀티플렉서(145)는 그 입력들(A 및 B)을 제1 그룹의 데이터 패드(155)에 선택적으로 연결시킨다. 멀티플렉서에 의해 수행되는 선택적 연결은 예를 들어 어드레스 신호의 최상위 어드레스 비트(most significant address bit)에 응답해서 수행될 수 있다.
도 4의 디바이스를 광-모드에서 동작시키기 위해, "광-모드" 제어 신호가 제어 신호 입력에 공급된다. 광-모드 제어 신호에 응답해서, 스위치(150)는 폐쇄되고, 멀티플렉서(145)는 그 입력 A를 제1 그룹의 데이터 패드(155)에 연결시킨다. 광-모드 동작에서, 제1 세트의 저장 셀의 정보는 제1 세트의 데이터 패드(155)를 통해 전달되고 제2 세트의 저장 셀의 정보는 제2 세트의 데이터 패드(160)를 통해 전달된다.
실시예에서, 도 4의 DPP 칩(330)은 16 비트 와이드(N=16)이고 도 5에 도시된 바와 같이 구성된다. 도 5로부터 알 수 있는 바와 같이, 칩(130)은 제1 세트의 메모리 셀(135), 제2 세트의 메모리 셀(140), 제1 세트의 8개의 어드레스 패드(162), 및 스트로브 패드(164a 및 164b)를 포함한다. 데이터 패드(155)는 제1 세트의 메모리 셀(135)에 대응하고, 데이터 패드(160)는 제2 세트의 메모리 셀(140)에 대응한다. 제1 세트의 메모리 셀 및 제2 세트의 메모리 셀은 어드레스 패드를 공유한 다. 스트로브 신호(164a 및 164b)는 제1 세트의 메모리 셀 및 제2 세트의 메모리 셀에 각각 대응하고, 스트로브 패드(164a)는 데이터 패드(155)를 통해 수송되는 데이터에 대한 타이밍 정보를 제공하는 스트로브 신호를 수송하고, 스트로브 패드(164b)는 데이터 패드(160)를 통해 수송되는 데이터에 대한 타이밍 정보를 제공하는 스트로브 신호를 수송한다.
도 4의 DPP 칩은 도 1의 실시예에서 구현될 수 있다. 보다 구체적으로, 도 4에 도시된 타입의 2개의 DPP 칩은 도 1의 메모리 디바이스(50 및 55) 내의 메모리 칩으로서 기능할 수 있다. 이러한 구현에서, 각각의 DPP 메모리 디바이스(50 및 55)는 제1 세트의 데이터 패드만을 통해 제1 세트의 저장 셀 및 제2 세트의 저장 셀의 정보를 전달하고, 제2 세트의 데이터 패드는 사용하지 않은 채로 남겨 두도록 구성되어 있다. 즉, 각각의 DPP 메모리 디바이스는 협-모드에서 동작하도록 구성되어 있다.
도 4의 DPP 칩은 또한 도 2의 실시예에서도 구현될 수 있다. 보다 구체적으로, 도 4에 도시된 타입의 DPP 칩은 도 2의 메모리 디바이스 내의 메모리 칩으로서 기능할 수 있다. 이러한 구현에서, DPP 메모리 디바이스(100)는 제1 세트의 데이터 패드를 통해 제1 세트의 저장 셀의 정보를 전달하고 제2 세트의 데이터 패드를 통해 제2 세트의 저장 셀의 정보를 전달한다. 즉, 각각의 DPP 메모리 디바이스는 광-모드에서 동작하도록 구성되어 있다.
도 6은 실시예에 따른 제1 메모리 디바이스(200) 및 제2 메모리 디바이스(205)의 입체도이다. 이 디바이스들은 동일할 수 있다. 도 1에 도시된 시스 템(10)과 같은 시스템에서 디바이스들이 어떻게 구현되는지를 설명하기 위해 두 개의 디바이스가 도시되어 있다. 도 6으로부터 알 수 있는 바와 같이, 각각의 메모리 디바이스의 "하부" 표면은, 디바이스를 데이터 신호선에 연결하기 위한 8개의 데이터 접촉부(210), 디바이스를 어드레스 신호선에 연결하기 위한 8개의 어드레스 접촉부(215), 및 디바이스를 스트로브 신호선에 연결하기 위한 스트로브 접촉부(220)를 가진다.
각각의 디바이스에 있어서, 스트로브 접촉부는, 디바이스에 데이터가 기입될 때 기입-데이터 스트로브 신호를 수송하고, 디바이스로부터 데이터가 판독될 때 판독-데이터 스트로브 신호를 수송한다. 그렇지만, 대안의 실시예에서는 기입-데이터 스트로브 신호 및 판독-데이터 스트로브 신호를 위한 별도의 신호선을 사용할 수 있다. 따라서, 대안의 실시예에서, 도 6의 각각의 메모리 디바이스는 2개의 스트로브 접촉부를 포함하는데, 하나의 스트로브 접촉부는 기입-데이터 스트로브 신호를 위한 것이고, 하나는 판독-데이터 스트로브 신호를 위한 것이다. 도 6에 도시된 타입의 메모리 디바이스 및 도 3에 도시된 타입의 메모리 디바이스는 도 4 및 도 5에 도시된 것과 같은 동일한 집적 회로 칩을 사용하여 형성될 수 있다. 즉, 두 가지 타입의 디바이스 간의 차이는 집적 회로 칩의 패키징을 통해 전체적으로 실현될 수 있다. 보다 구체적으로, 도 3의 디바이스는 16개의 데이터 패드, 8개의 어드레스 패드, 및 2개의 스트로브 패드를 가지는 집적 회로 칩을 하나의 패키지에 설치함으로써 형성될 수 있는데, 이 패키지에서는, 16개의 데이터 패드, 8개의 어드레스 패드, 및 2개의 스트로브 패드로부터 도 13에 도시된 16개의 데이터 접촉 부(122), 16개의 어드레스 접촉부(126), 및 2개의 스트로브 접촉부(124)에 각각 연결시킬 수 있다. 도 6의 디바이스는 동일한 집적 회로 칩을 하나의 패키지에 설치함으로써 형성될 수 있는데, 이 패키지에서는, 8개의 데이터 접촉부, 8개의 어드레스 접촉부 및 하나의 스트로브 접촉부만을 도 6에 도시된 8개의 데이터 접촉부(210), 8개의 어드레스 접촉부(215), 및 하나의 스트로브 접촉부에 연결시킬 수 있다.
도 6의 디바이스들은 도 1의 시스템(10)의 실시예에서 메모리 디바이스(50 및 55)로서 사용될 수 있다. 특히, 도 6의 디바이스들은 L=M=N/2 및 N=16일 때, 도 1의 실시예에서 사용될 수 있다. 이러한 실시예에서, 메모리 디바이스(200)(즉, "상부 디바이스")의 데이터 접촉부는 데이터 신호선(60)에 연결될 것이고, 메모리 디바이스(200)의 스트로브 접촉부는 스트로브 신호선(70)에 연결될 것이다. 메모리 디바이스(205)(즉, "하부 디바이스")의 데이터 접촉부는 데이터 신호(65)에 연결될 것이고, 메모리 디바이스(205)의 스트로브 접촉부는 스트로브 신호선(75)에 연결될 것이다. 디바이스들의 어드레스 접촉부들은 어드레스 신호선을 공유할 것이다(도 1에 도시되지 않음).
도 1의 실시예에서 사용될 때, 도 6의 디바이스들의 접촉 위치들은, 종래의 반사된 메모리 시스템에서 2개의 메모리 디바이스에 의해 공유되는 비아의 양단에 나타나는 기생 용량의 감소 또는 제거를 위해 제공된다. 기생 용량 및 그 대응하는 노이즈 성분의 감소/제거는 도 6을 참조하여 명확하게 이해될 수 있다.
도 6으로부터 알 수 있는 바와 같이, 메모리 디바이스(200 및 205)의 데이터 위치 및 접촉 위치는, 디바이스들이 모두 시스템(10)에서 사용될 때 겹치지 않는다. 즉, 메모리 디바이스(200)는 메모리 디바이스(205)의 바로 위 또는 바로 아래에 설치되는데, 이 두 메모리 디바이스(200 및 205) 사이에는 PCB 보드가 개재하며, 두 메모리 디바이스는 서로 겹치지만 그것들의 데이터 접촉부는 회로 보드가 위치하는 평면에 대체로 수직인 방향으로 볼 때 겹치지 않으며, 이것은 메모리 디바이스(200)의 데이터 접촉부가 메모리 디바이스(205)의 데이터 접촉부 바로 위 또는 바로 아래에 있지 않다는 것을 의미한다. 이러한 구성에서 두 개의 메모리들의 상대적 위치가 화살표(240 및 245)로 도시되어 있다. 일실시예에서, 도 6에 도시된 바와 같이, 시스템(10)에서 두 개의 디바이스가 사용될 때, 디바이스(200)의 데이터 접촉부 및 스트로브 접촉부는 데이터 접촉부에 의해 점유되지 않은 디바이스(205) 상의 영역 위에 놓이며, 디바이스(205)의 데이터 접촉부 및 스트로브 접촉부는 데이터 접촉부에 의해 점유되지 않은 디바이스(200) 상의 영역 위에 놓인다. 이 두 디바이스의 데이터 접촉부 및 스트로브 접촉부는 겹치지 않기 때문에, 디바이스(200) 상의 어떠한 데이터 접촉부 또는 스트로브 접촉부와, 디바이스(205) 상의 어떠한 데이터 접촉부 또는 스트로브 접촉부 사이에 커패시턴스 생길 가능성이 거의 없다.
일실시예에서, 도 3의 PCB(90)는 도 1의 시스템(10)을 형성하기 위해 디바이스(200 및 205)와 함께 사용될 수 있다. 이 경우, PCB(90)의 상부 표면(91) 상의 데이터 접촉부, 스트로브 접촉부 및 어드레스 접촉부(122, 124, 126)는 PCB를 통해 비아(도시되지 않음)에 의해 PCB(90)의 하부 표면 상의 각각의 데이터 접촉부, 스 트로브 접촉부 및 어드레스 접촉부(도시되지 않음)에 연결된다. 메모리 디바이스(200)는 상부 표면(91) 상의 데이터 접촉부 및 스트로브 접촉부(122, 124, 126)의 일부에 연결되는 반면, 메모리 디바이스(205)는 PCB의 하부 표면(92) 상의 데이터 접촉부 및 스트로브 접촉부의 일부에 연결된다. 메모리 디바이스(200)에 연결된 데이터 접촉부 및 스트로브 접촉부는 메모리 디바이스(205)에 연결되어 있는 데이터 접촉부 및 스트로브 접촉부에 연결되지 않는다. 그러므로 동일한 PCB 보드(90)를 사용하여 시스템(10)이나 시스템(20)을 구축할 수 있다.
다른 실시예들에서는, 백드릴 비아(back-drilled via)를 가지는 PCB를 사용하여 시스템(10)에서의 기생 용량을 감소시킨다. 예를 들어, 도 3 및/또는 도 6에 도시된 타입의 두 개의 메모리 디바이스는 이러한 PCB와 함께 사용되어 기생 용량이 감소된 시스템(10)을 형성할 수 있다. 도 7a 및 도 7b는 백드릴 비아를 가지는 PCB를 사용하는 실시예에 따른 시스템(10)의 예에 대한 입체도이다.
도 7a 및 도 7b로부터 알 수 있는 바와 같이, 메모리 시스템은 "상부" 메모리 디바이스(300), 하부 메모리 디바이스(305) 및 PCB(310)를 포함한다. 도시된 구현예에서, 메모리 디바이스들은 동일하게 또는 유사하게 구성될 수 있으며 도 3에 도시된 메모리 디바이스와 동일할 수 있다. 따라서, 일례에서, 메모리 디바이스 각각은 데이터 접촉부(122a 및 122b), 두 개의 스트로브 접촉부(124a 및 124b), 및 8개의 어드레스 접촉부(126)를 가지는 "하부" 표면을 포함한다.
도 7a 및 도 7b에는 PCB의 일부만이 도시되어 있다. PCB는 "상부" 표면(310a) 및 "하부" 표면(310b)을 가진다. PCB의 상부 표면은 8개의 데이터 접촉 부(315), 스트로브 접촉부(320), 및 8개의 어드레스 접촉부(325)를 포함한다. PCB의 하부 표면은 8개의 데이터 접촉부(330), 스트로브 접촉부(335), 및 8개의 어드레스 접촉부(325')를 포함한다. 라인 A-A'를 따라 절취한 PCB의 단면이 도 8에 도시되어 있다. 도 8로부터 알 수 있는 바와 같이, 상부 표면의 데이터 접촉부(315)는 각각의 백드릴 비아(345)를 통해 각각의 데이터 신호선(340)에 연결되어 있다. 마찬가지로, 하부 표면의 데이터 접촉부(330)는 각각의 백드릴 비아(355)를 통해 각각의 데이터 신호선(350)에 연결되어 있다. 상부 표면(325)의 어드레스 접촉부 및 하부 표면(325')의 어드레스 접촉부는 각각의 관통 비아(360)에 의해 서로 각각 연결되어 있다.
데이터 신호선(340 및 350)은 PCB의 내부에 위치하며 도 8의 단면도로 도시되어 있다. 어드레스 신호선(도 8에 도시되지 않음)은 PCB의 내부에, PCB의 상부 표면에, PCB의 하부 표면에, 또는 PCB의 상부 표면 및 하부 표면 모두에 배치될 수 있으며,
도 7a 및 도 7b, 및 도 8에 도시된 메모리 시스템이 조립될 때, PCB의 상부 메모리 디바이스의 데이터 접촉부(122a)는 PCB의 상부 표면의 데이터 접촉부(315)에 접속하고, 상부 메모리 디바이스의 스트로브 접촉부(124a)는 PCB의 상부 표면의 스트로브 접촉부(320)에 접속하고, 상부 메모리 디바이스의 어드레스 접촉부(126)는 PCB의 상부 표면의 어드레스 접촉부(325)에 접속한다. 마찬가지로, 하부 메모리 디바이스의 데이터 접촉부(122b)는 PCB의 하부 표면의 데이터 접촉부(330)와 접속하고, 하부 메모리 디바이스의 스트로브 접촉부(124b)는 PCB의 하부 표면의 스트 로브 접촉부(335)와 접속하고, 하부 메모리 디바이스의 어드레스 접촉부(126)는 PCB의 하부 표면의 어드레스 접촉부(325')와 접속한다. 그러므로 상부 메모리 디바이스의 데이터 접촉부 및 스트로브 접촉부는 하부 메모리 디바이스의 데이터 접촉부 및 스트로브 접촉부와 수직으로 정렬된다. 그렇지만, 어느 메모리 디바이스의 데이터 접촉부 또는 스트로브 접촉부는 다른 메모리 디바이스 내의 그 대응하는 접촉부에 연결되지 않는다. 이에 의해, 기생 용량이 감소된다.
도 7a 및 도 7b, 및 도 8에 포함된 데이터 접촉부, 스트로브 접촉부 및 어드레스 접촉부의 수는 단순히 예에 지나지 않는다는 것을 유념해야 한다. 예를 들어, 메모리 디바이스(300 또는 305)는 x16 디바이스(N=16)로 도시되어 있다. 그러나 이것과 관련된 상세한 설명은 더 넓은 또는 더 좁은 폭을 가지는 메모리 디바이스에도 적용 가능하도록 용이하게 축척될 수 있다. 도면에 도시된 접촉부의 형상 및 배치에 대한 특별한 도형은 단순히 예에 지나지 않는다는 것을 유념해야 한다. 본 설명을 검토하면, 당업자는 실시예에 적절한 넓은 범위의 접촉부 구성을 용이하게 이해할 수 있다.
전술한 특징부의 이러한 그리고 다른 변형예 및 조합은 청구의 범위에 정의된 바와 같이 본 발명으로부터 벗어남이 없이 활용될 수 있으며, 전술한 일실시예에 대한 설명은 청구의 범위에 정의된 바와 같은 발명의 제한이 아닌 설명에 의해 취해져야 한다.

Claims (23)

  1. 메모리 시스템에 있어서,
    적어도 N개(N은 1보다 큰 양의 정수)의 데이터 신호선과 적어도 두 개의 스트로브 신호선을 포함하는 회로 보드;
    상기 회로 보드의 양쪽 표면에 고정되어 있는 제1 및 제2 메모리 디바이스로서, 상기 N개의 데이터 신호선을 공유하지 않고 또한 상기 두 개의 스트로브 신호선을 공유하지 않으면서, 상기 N개의 데이터 신호선의 일부 및 상기 적어도 두 개의 스트로브 신호선의 일부에 연결되어 있는 상기 제1 및 제2 메모리 디바이스;
    상기 N개의 데이터 신호선 및 상기 적어도 두 개의 스트로브 신호선을 통해 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스와 병렬로 통신하는 제어기
    를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 제1 및 제2 메모리 디바이스는 각각 N/2개의 데이터 신호선에 연결되어 있는, 메모리 시스템.
  3. 제1항에 있어서,
    상기 제1 및 제2 메모리 디바이스는 각각 복수의 데이터 패드를 가지는 동적 점대점(dynamic point-to-point) 메모리 칩을 포함하며, 상기 메모리 칩은 상기 복 수의 데이터 패드 중 일부가 상기 데이터 신호선 및 상기 스트로브 신호선의 어느 것과도 연결되지 않도록 협폭 모드(narrow mode)에서 동작하도록 구성되어 있는, 메모리 시스템.
  4. 제1항에 있어서,
    상기 제1 및 제2 메모리 디바이스는 각각 상기 N개의 데이터 신호선의 일부에 연결된 복수의 데이터 접촉부를 포함하며,
    상기 제1 및 제2 메모리 디바이스는, 상기 메모리 시스템을 상기 회로 보드의 양쪽 표면에 실질적으로 수직인 방향에서 볼 때, 상기 제1 메모리 디바이스를 각각의 데이터 신호선에 연결시키는 데이터 접촉부가 상기 제2 메모리 디바이스를 각각의 데이터 신호선에 연결시키는 데이터 접촉부의 바로 위에 있지 않도록 위치하는, 메모리 시스템.
  5. 제1항에 있어서,
    메모리 판독 동작 동안, 상기 제1 메모리 디바이스 내의 제1 위치로부터 제1 데이터가 판독되는 동시에 상기 제2 메모리 디바이스 내의 제2 위치로부터 제2 데이터가 판독되며, 상기 제2 위치는 상기 제1 위치에 대응하는, 메모리 시스템.
  6. 제5항에 있어서,
    상기 제1 및 제2 위치는 동일한 메모리 어드레스에 연관되어 있는, 메모리 시스템.
  7. 제1항에 있어서,
    메모리 기입 동작 동안, 상기 제1 메모리 디바이스 내의 제1 위치로 제1 데이터가 기입되는 동시에 상기 제2 메모리 디바이스 내의 제2 위치로 제2 데이터가 기입되며, 상기 제2 위치는 상기 제1 위치에 대응하는, 메모리 시스템.
  8. 제7항에 있어서,
    상기 제1 및 제2 위치는 동일한 메모리 어드레스에 연관되어 있는, 메모리 시스템.
  9. 메모리 디바이스에 있어서,
    상기 메모리 디바이스의 표면 상에 배치된 복수의 데이터 접촉부를 포함하며,
    제1의 상기 메모리 디바이스가 회로 보드의 제1 표면 상에 배치되어 각각의 데이터 접촉부를 통해 상기 회로 보드의 복수의 제1 신호선에 연결될 때, 제1의 상기 메모리 디바이스가 제2의 상기 메모리 디바이스의 바로 위에 있도록 그리고 제1의 상기 메모리 디바이스의 데이터 접촉부가 제2의 상기 메모리 디바이스의 데이터 접촉부 바로 위에 있지 않도록 하여, 제2의 상기 메모리 디바이스가 상기 회로 보드의 제2 표면 상에 배치되어 각각의 데이터 접촉부를 통해 상기 회로 보드의 복수 의 제2 신호선에 연결될 수 있도록, 상기 복수의 데이터 접촉부가 배치되는, 메모리 시스템.
  10. 제9항에 있어서,
    복수의 스트로브 접촉부를 더 포함하며,
    제1의 상기 메모리 디바이스가 회로 보드의 제1 표면 상에 배치되어 각각의 상기 복수의 스트로브 접촉부를 통해 상기 회로 보드의 복수의 제1 스트로브 선에 연결될 때, 제1의 상기 메모리 디바이스가 제2의 상기 메모리 디바이스의 바로 위에 있도록 그리고 제1의 상기 메모리 디바이스의 스트로브 접촉부가 제2 메모리 디바이스의 스트로브 접촉부 바로 위에 있지 않도록 하여, 제2의 상기 메모리 디바이스가 상기 회로 보드의 제2 표면 상에 배치되어 각각의 상기 복수의 스트로브 접촉부를 통해 상기 회로 보드의 복수의 제2 스트로브 선에 연결될 수 있도록, 상기 복수의 스트로브 접촉부가 배치되는, 메모리 시스템.
  11. 제9항에 있어서,
    상기 메모리 디바이스를 어드레스 신호선에 연결시키기 위한 복수의 어드레스 접촉부를 더 포함하며,
    제1의 상기 메모리 디바이스가 회로 보드의 제1 표면 상에 배치될 때, 제1의 상기 메모리 디바이스가 제2의 상기 메모리 디바이스의 바로 위에 있도록 그리고 제1의 상기 메모리 디바이스의 각각의 어드레스 접촉부가 제2의 상기 메모리 디바 이스의 어드레스 접촉부 바로 위에 있도록 하여, 제2의 상기 메모리 디바이스가 상기 회로 보드의 제2 표면 상에 배치될 수 있도록, 상기 복수의 어드레스 접촉부가 배치되는, 메모리 시스템.
  12. 제9항에 있어서,
    상기 복수의 데이터 접촉부는 또한, 제1의 상기 메모리 디바이스의 복수의 데이터 접촉부가, 복수의 데이터 접촉부에 의해 점유되지 않은, 제2의 상기 메모리 디바이스의 영역 바로 위에 있도록 배치되는, 메모리 시스템.
  13. 메모리 디바이스에 있어서,
    집적 회로 패키징 기판;
    상기 집적 회로 패키징 기판에 고정되며 복수의 데이터 패드를 가지는 집적 회로 메모리 칩; 및
    상기 집적 회로 패키징 기판에 부착된 복수의 데이터 접촉부
    를 포함하며,
    상기 복수의 데이터 패드의 제1 부분이 상기 복수의 데이터 접촉부의 각각의 데이터 접촉부에 연결되도록 그리고 상기 복수의 데이터 패드의 제2 부분이 상기 메모리 디바이스의 데이터 접촉부의 어느 것과도 연결되지 않도록, 상기 복수의 데이터 접촉부의 개수가 상기 복수의 데이터 패드의 개수보다 작은, 메모리 디바이스.
  14. 제13항에 있어서,
    제1의 상기 메모리 디바이스가 회로 보드의 제1 표면 상에 배치되어 각각의 상기 복수의 데이터 접촉부를 통해 상기 회로 보드의 복수의 제1 신호선에 연결될 때, 제1의 상기 메모리 디바이스가 제2 메모리 디바이스의 바로 위에 있도록 그리고 제1 메모리 디바이스의 데이터 접촉부가 제2의 상기 메모리 디바이스의 데이터 접촉부 바로 위에 있지 않도록 하여, 제2의 상기 메모리 디바이스가 상기 회로 보드의 제2 표면 상에 배치되어 각각의 상기 복수의 데이터 접촉부를 통해 상기 회로 보드의 복수의 제2 신호선에 연결될 수 있도록, 상기 복수의 데이터 접촉부가 배치되는, 메모리 디바이스.
  15. 제13항에 있어서,
    상기 패키지는 복수의 스트로브 접촉부를 더 포함하며,
    제1의 상기 메모리 디바이스가 회로 보드의 제1 표면 상에 배치되어 각각의 상기 복수의 스트로브 접촉부를 통해 상기 회로 보드의 복수의 제1 스트로브 선에 연결될 때, 제1의 상기 메모리 디바이스가 제2의 상기 메모리 디바이스의 바로 위에 있도록 그리고 제1의 상기 메모리 디바이스의 스트로브 접촉부가 제2의 상기 메모리 디바이스의 스트로브 접촉부 바로 위에 있지 않도록 하여, 제2의 상기 메모리 디바이스가 상기 회로 보드의 제2 표면 상에 배치되어 각각의 상기 복수의 스트로브 접촉부를 통해 상기 회로 보드의 복수의 제2 스트로브 선에 연결될 수 있도록, 상기 복수의 스트로브 접촉부가 배치되는, 메모리 디바이스.
  16. 제13항에 있어서,
    상기 패키지는 상기 메모리 디바이스를 복수의 어드레스 신호선에 연결시키기 위한 복수의 어드레스 접촉부를 더 포함하며,
    제1의 상기 메모리 디바이스가 회로 보드의 제1 표면 상에 배치될 때, 제1의 상기 메모리 디바이스가 제2의 상기 메모리 디바이스의 바로 위에 있도록 그리고 제1의 상기 메모리 디바이스의 각각의 어드레스 접촉부가 제2의 상기 메모리 디바이스의 어드레스 접촉부 바로 위에 있도록 하여, 제2의 상기 메모리 디바이스가 상기 회로 보드의 제2 표면 상에 배치될 수 있도록, 상기 복수의 어드레스 접촉부가 배치되는, 메모리 디바이스.
  17. 제13항에 있어서,
    상기 복수의 데이터 접촉부는 또한, 제1의 상기 메모리 디바이스의 복수의 데이터 접촉부가 상기 복수의 데이터 접촉부에 의해 점유되지 않은, 제2의 상기 메모리 디바이스의 영역 바로 위에 있도록 배치되는, 메모리 디바이스.
  18. 제13항에 있어서,
    상기 집적 회로 메모리 칩은 광폭 모드와 협폭 모드 사이에서 구성될 수 있는 적어도 제1 세트의 메모리 셀 및 제2 세트의 메모리 셀을 가지는 동적 점대점 메모리 칩이며,
    상기 메모리 칩은, 광폭 모드에서는, 상기 복수의 데이터 패드의 제1 부분을 통해 상기 제1 세트의 메모리 셀로부터 데이터를 출력하고 상기 복수의 데이터 패드의 제2 부분을 통해 상기 제2 세트의 메모리 셀로부터 데이터를 출력하며,
    협폭 모드에서는, 상기 복수의 데이터 패드의 제1 부분을 통해 상기 제1 및 제2 세트의 메모리 셀로부터 데이터를 출력하는, 메모리 디바이스.
  19. 메모리 시스템에 있어서,
    적어도 하나의 데이터 접촉부 및 적어도 하나의 스트로브 접촉부를 각각이 포함하는 상부 표면 및 하부 표면을 가지는 회로 보드로서, 상기 상부 표면의 데이터 접촉부는 상기 하부 표면의 데이터 접촉부에 연결되지 않고, 상기 상부 표면의 스트로브 접촉부는 상기 하부 표면의 스트로브 접촉부에 연결되지 않는, 상기 회로 보드; 및
    적어도 하나의 데이터 접촉부 및 적어도 하나의 스트로브 접촉부를 각각이 가지는 제1 메모리 디바이스 및 제2 메모리 디바이스로서, 상기 제1 메모리 디바이스의 데이터 접촉부 및 스트로브 접촉부가 상기 회로 보드의 상부 표면의 데이터 접촉부 및 스트로브 접촉부의 각각에 접속되도록, 상기 제1 메모리 디바이스가 상기 회로 보드의 상기 상부 표면에 고정되며, 상기 제2 메모리 디바이스의 데이터 접촉부 및 스트로브 접촉부가 상기 회로 보드의 하부 표면의 데이터 접촉부 및 스트로브 접촉부의 각각에 접속되도록, 상기 제2 메모리 디바이스가 상기 회로 보드 의 상기 하부 표면에 고정되며, 상기 제1 메모리 디바이스의 데이터 접촉부는 상기 제2 메모리 디바이스의 상기 데이터 접촉부에 의해 점유되지 않은, 상기 제2 메모리 디바이스의 표면 내의 영역 위에 있는, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스
    를 포함하는, 메모리 시스템.
  20. 제16항에 있어서,
    상기 회로 보드는, 상기 상부 표면과 상기 하부 표면 사이의 복수의 신호선, 및 상기 복수의 신호선의 각각에 연결된 비아 기부(via bottom)를 가지는 복수의 백드릴 비아(back-drilled via)를 포함하며,
    상기 제1 및 제2 메모리 디바이스의 상기 복수의 데이터 접촉부는 상기 백드릴 비아의 각각을 통해 각각의 데이터 신호선에 연결되는, 메모리 시스템.
  21. 메모리 시스템에 있어서,
    복수의 데이터 신호선, 및 반대로 향하는 양쪽 표면을 가지는 회로 보드; 및
    상기 회로 보드의 양쪽 표면 중 제1 표면에 고정되고 상기 복수의 데이터 신호선에 연결되는 메모리 제어기
    를 포함하며,
    상기 회로 보드 및 상기 메모리 제어기는 상기 메모리 시스템이 제1 구성 또는 제2 구성을 가질 수 있도록 구성되며,
    상기 제1 구성에서, 상기 메모리 시스템은, 상기 회로 보드의 양쪽 표면 중 한 표면에 고정되고 상기 복수의 신호선을 통해 상기 메모리 제어기와 통신하는 제1 메모리 디바이스를 포함하며,
    상기 제2 구성에서, 상기 메모리 시스템은, 상기 양쪽 표면의 각각의 표면에 고정된 제2 메모리 디바이스 및 제3 메모리 디바이스를 포함하며, 상기 제2 메모리 디바이스는 상기 복수의 데이터 신호선의 제1 부분을 통해 상기 메모리 제어기와 통신하는 한편 상기 제3 메모리 디바이스는 상기 복수의 데이터 신호선의 제2 부분을 통해 상기 메모리 제어기와 통신하며,
    상기 제1 메모리 디바이스와 상기 제2 메모리 디바이스는 상기 복수의 데이터 신호선을 공유하지 않는, 메모리 시스템.
  22. 제21항에 있어서,
    상기 제2 구성에서, 상기 제2 메모리 디바이스는 상기 복수의 데이터 신호선의 제1 절반을 통해 상기 메모리 제어기와 통신하는 한편 상기 제3 메모리 디바이스는 상기 복수의 데이터 신호선의 제2 절반을 통해 상기 메모리 제어기와 통신하는, 메모리 시스템.
  23. 제19항에 있어서,
    상기 제1, 제2 및 제3 메모리 디바이스 각각은, 일련의 데이터 패드를 가지면서 협폭 모드 및 광폭 모드의 동작 모드 사이에서 구성될 수 있는 집적 회로 메 모리 칩을 포함하며,
    상기 제1 메모리 디바이스의 메모리 칩은, 상기 제1 메모리 디바이스의 상기 메모리 칩의 상기 일련의 데이터 패드 모두가 상기 회로 보드의 각각의 데이터 신호선에 연결되는 광폭 모드에서 동작하도록 구성되며,
    각각의 상기 제2 및 제3 메모리 디바이스의 메모리 칩은, 각각의 상기 제2 및 제3 메모리 디바이스의 상기 일련의 데이터 패드의 일부가 상기 회로 보드의 복수의 데이터 신호선에 연결되지 않는 협폭 모드에서 동작하도록 구성되는, 메모리 시스템.
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