JP2006172202A - 半導体装置 - Google Patents
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Abstract
オシレータから出力されるクロックに発振異常が発生した場合、その異常に対応してマイクロコンピュータの動作を適切に停止させる。
【解決手段】
発振器と、発振異常検出部とを具備する半導体装置を構成する。発振異常検出部は、その発振器から出力されるクロックを計測して得られたカウント値に基づいてその発振器の周波数を特定する。そして、その周波数が所定の周波数範囲外のときに、発振異常信号を生成する。
【選択図】 図3
Description
その半導体装置(1)において、さらに、CPU(中央演算処理装置)(6)を備える構成であっても良い、その場合、前記発振異常検出部(4)は、前記発振異常信号(24)を前記CPU(6)に供給する構成であることが好ましい。そして、前記CPU(6)は、前記発振異常信号(24)に応答して動作を停止する。
そのカウンタ群(30)は、第1計測期間(T12)において前記発振器(2)から出力されるクロック(21)を計測することで第1カウント値を得る第1カウンタ(32)と、前記第1計測期間(T12)に続く第2計測期間(T23)において前記クロック(21)を計測することで第2カウント値を得る第2カウンタ(33)と、前記第2計測期間(T23)に続く第3計測期間(T34)において前記クロック(21)を計測することで第3カウント値を得る第3カウンタ(34)とを備える構成であることが好ましい。
ここで、前記第1カウンタ(32)は、前記第2計測期間(T23)において前記第1カウント値と比較値(36)とを比較した結果に基づいて第1監視結果(45)を生成し、前記第3期間において、前記第1カウント値をリセットする。また、前記第2カウンタは、前記第3計測期間(T34)において前記第2カウント値と前記比較値(37)とを比較した結果に基づいて第2監視結果(46)を生成し、前記第3計測期間(T34)に続く新たな第1計測期間(T12)において、前記第2カウント値をリセットする。そして、前記第3カウンタは、前記第3計測期間(T34)に続く新たな第1計測期間(T45)において、前記第3カウント値と前記比較値(38)とを比較した結果に基づいて第3監視結果(47)を生成し、前記新たな第1計測期間(T45)に続く新たな第2計測期間(T56)において前記第3カウント値をリセットする。
このときに、前記異常検出回路(35)は、前記第1監視結果(45)、前記第2監視結果(46)および前記第3監視結果(47)のそれぞれが連続的に前記発振器(2)の発振異常を示すとき、前記発振異常信号(24)を生成する。そして、前記CPU(6)は前記発振異常信号(24)に応答して動作を停止する。
以下に、図面を参照して本発明を実施するための形態について説明を行う。図3は、本実施の形態の半導体装置の構成を示す回路図である。以下の実施の形態において、その半導体装置がシングルチップマイクロコンピュータである場合を例示して説明を行う。なお、これは、本発明がシングルチップマイクロコンピュータのみに適用可能であることを示すものではない。図3を参照すると、本実施の形態のシングルチップマイクロコンピュータ1は、オシレータ(発振器)2と、PLL3(PLL:Phase Locked Loop)と、発振異常検出部4と、FlashROM5と、CPU6(CPU:Central Processing Unit)と、複数の周辺装置(7−1〜7−n:nは任意の自然数)とを含んで構成されている。図3に示されているように、発振異常検出部4は、内部リセット信号生成回路8(リセットジェネレータ)と、クロックモニタ9とを含んで構成されている。また、内部リセット信号生成回路8は、信号生成部11を含んで構成されている。
図6は、本実施の形態の動作を示すタイミングチャートである。図6に示されているように、本実施の形態における、複数のカウンタ(32〜34)は、『サンプリング』、『比較』、『リセット』の動作を順番に繰り返して実行している。なお、これは本発明の動作に関する理解を容易にするために例示したものである。本願発明は、このような動作以外、例えば、『サンプリング』、『比較・リセット』の動作を交互に繰り返して実行する場合に適用することも可能である。
上述したように、クロックモニタ9は、端子リセット信号27が入力されると、現在出力している発振異常検出信号24の出力を停止する。例えば、本実施の形態において、通常時の端子リセット信号入力端子14がHighレベルに固定されているものとする。また、図6の(s)に示されているように、クロックモニタ9は、通常時にはHighレベルの信号を出力している。ここで、オシレータ2が異常発振をしていると判定されたとき、クロックモニタ9は、発振異常検出信号24としてLowレベルの信号を継続的に出力する。
このとき、端子リセット信号27としてリセットパルスが供給されると、その端子リセット信号27に応答して、クロックモニタ9の記憶回路54がリセットされ、クロックモニタ9からは再びHighレベルの信号が継続的に出力される。その後、信号生成部11には、端子リセット信号入力端子14からHighレベルが供給され、内部リセットは解除される。
2…オシレータ
3…PLL
4…発振異常検出部
5…FlashROM
6…CPU
7−1〜7−n…周辺装置
8…内部リセット信号生成回路
9…クロックモニタ
11…信号生成部
12…第1オシレータ入力端子
13…第2オシレータ入力端子
14…端子リセット信号入力端子
21…オシレータ出力
22…リングオシレータ出力
23…PLL出力
24…発振異常検出信号
25…内部リセット信号
26…周辺装置リセット信号
27…端子リセット信号
30…カウンタ群
31…タイミング生成ブロック
32…第1カウンタ
33…第2カウンタ
34…第3カウンタ
35…異常検出ブロック
36…第1レジスタ
37…第2レジスタ
38…第3レジスタ
41…分周クロック
42…第1カウンタサンプリングクロック
43…第2カウンタサンプリングクロック
44…第3カウンタサンプリングクロック
45…第1detect信号
46…第2detect信号
47…第3detect信号
51…第1論理回路
52…シフトレジスタ
52−1〜52−6…フリップフロップ
53…第2論理回路
54…記憶回路
55…電源線
61〜66…内部信号
67…論理和
68…論理積
101…クロック発生回路
102…サブ・クロック発振回路
103…メイン・クロック発振回路
104…タイマ
105…OR回路
106…クロック切替フラグ
107…発振制御フラグ
108…タイマ・リセット・フラグ
109…システム・クロック切替回路
121…内部バス
111…サブ・クロック信号
113…システム・リセット信号
116…タイマ・キャリー信号
117…フラグ・リセット信号
201、202…領域
201−1〜201−13…小領域
Claims (16)
- 発振器と、
前記発振器から出力されるクロックを計測して得られたカウント値に基づいて前記発振器の周波数を特定し、前記周波数が所定の周波数範囲外のときに、発振異常信号を生成する発振異常検出部と
を具備する
半導体装置。 - 請求項1に記載の半導体装置において、さらに、
CPU(中央演算処理装置)を備え、
前記発振異常検出部は、
前記発振異常信号を前記CPUに供給し、
前記CPUは、前記発振異常信号に応答して動作を停止する
半導体装置。 - 請求項2に記載の半導体装置において、
前記カウント値は、
第1期間において前記発振器から出力されるクロックを計測して得られた第1カウント値と、
前記第1期間に続く第2期間において前記クロックを計測して得られた第2カウント値とを含み、
前記発振異常検出部は、
前記第1カウント値と前記所定の周波数範囲を示す比較値とを比較して得られた第1比較結果が、前記発振器の発振異常を示し、かつ、
前記第2カウント値と前記比較値とを比較して得られた第2比較結果が、前記発振器の発振異常を示すとき、前記発振異常信号を生成する
半導体装置。 - 請求項3に記載の半導体装置において、
前記発振異常検出部は、クロックモニタを備え、
前記クロックモニタは、
カウンタ群と、
前記第1比較結果と前記第2比較結果とに基づいて前記異常発振信号を生成する異常検出回路と
を具備し、
前記カウンタ群は、
前記第1カウント値を計測する第1カウンタと、
前記第2カウント値を計測する第2カウンタと
を含み、
前記第1カウンタは、
前記第2期間において前記第1カウント値と前記比較値とを比較した結果に基づいて前記第1比較結果を生成し、
前記第2カウンタは、
前記第2期間に続く新たな第1期間において前記第2カウント値と前記比較値とを比較した結果に基づいて前記第2比較結果を生成する
半導体装置。 - 請求項4に記載の半導体装置において、
前記異常検出回路は、前記発振異常信号を保持する発振異常信号保持回路を備え、
前記発振異常信号保持回路に保持する前記発振異常信号を継続して出力する
半導体装置。 - 請求項5に記載の半導体装置において、
前記第1カウンタと前記第2カウンタとの少なくとも一方は、前記比較値を保持する記憶回路を備え、
前記記憶回路を参照して前記第1比較結果と前記第2比較結果とを生成する
半導体装置。 - 請求項6に記載の半導体装置において、
前記クロックモニタは、さらに
前記第1期間と前記第2期間とを特定する特定クロックを生成するタイミング生成回路
を備え、
前記タイミング生成回路は、前記特定クロックを前記カウンタ群に供給し、
前記第1カウンタは、前記特定クロックに同期して前記第1期間を特定し、
前記第2カウンタは、前記特定クロックに同期して前記第2期間を特定する
半導体装置。 - 請求項7に記載の半導体装置において、
前記タイミング生成回路は、異常検出用クロックを生成して前記異常検出回路に供給し、
前記異常検出回路は、
前記第1比較結果と前記第2比較結果とに基づいて所定の論理演算を実行して合計比較結果を出力する第1論理演算回路と、
前記異常検出用クロックに同期して、前記合計比較結果に基づいて、複数の内部信号を生成するシフトレジスタと、
前記複数の内部信号が供給され、複数の前記複数の内部信号に基づいて所定の論理演算を実行して前記発振異常信号を生成し、前記発振異常信号を前記発振異常信号保持回路に出力する第2論理演算回路と
を含み、
前記シフトレジスタは、複数のフリップフロップを有し、前記複数のフリップフロップのそれぞれの出力端は、前記第2論理演算回路に接続される
半導体装置。 - 請求項7または8に記載の半導体装置において、さらに、
チャージポンプ回路のスイッチング用クロックを供給するリングオシレータを有する不揮発性メモリを具備し、
前記タイミング生成回路は、前記不揮発性メモリから出力されるスイッチング用クロックに基づいて前記特定クロックまたは前記異常検出用クロックを生成する
半導体装置。 - 請求項9に記載の半導体装置において、
前記発振異常信号保持回路は、解除信号受信端子を備え、
前記解除信号受信端子を介して供給される保持解除信号に応答して、前記発振異常信号の保持を終了する
半導体装置。 - 請求項10に記載の半導体装置において、
前記記憶回路は、外部から供給される比較値更新命令に応答して、前記記憶回路内部に保持される前記比較値を、新たな比較値に更新する
半導体装置。 - 発振器と、
CPU(中央演算処理装置)と、
第1計測期間において前記発振器から出力されるクロックを計測して第1カウント値を得る第1カウンタと、
前記第1計測期間に続く第2計測期間において前記クロックを計測して第2カウント値を得る第2カウンタと、
前記第2計測期間に続く第3計測期間において前記クロックを計測して第3カウント値を得る第3カウンタと、
発振異常信号を生成する異常検出回路と
を具備し、
前記第1カウンタは、
前記第2計測期間において前記第1カウント値と比較値とを比較した結果に基づいて第1監視結果を生成し、前記第3期間において、前記第1カウント値をリセットし、
前記第2カウンタは、
前記第3計測期間において前記第2カウント値と前記比較値とを比較した結果に基づいて第2監視結果を生成し、前記第3計測期間に続く新たな第1計測期間において、前記第2カウント値をリセットし、
前記第3カウンタは、
前記第3計測期間に続く新たな第1計測期間において、前記第3カウント値と前記比較値とを比較した結果に基づいて第3監視結果を生成し、前記新たな第1計測期間に続く新たな第2計測期間において前記第3カウント値をリセットし、
前記異常検出回路は、
前記第1監視結果、前記第2監視結果および前記第3監視結果のそれぞれが連続的に前記発振器の発振異常を示すとき、前記発振異常信号を生成し、
前記CPUは前記発振異常信号に応答して動作を停止する
半導体装置。 - 請求項12に記載の半導体装置において、
前記異常検出回路は、前記発振異常信号を保持する発振異常信号保持回路を備え、
前記発振異常信号保持回路に保持する前記発振異常信号を継続して出力する
半導体装置。 - 請求項13に記載の半導体装置において、
前記第1カウンタ、前記第2カウンタおよび前記第3カウンタのそれぞれは、前記比較値を保持する記憶回路を備え、
前記記憶回路を参照して前記発振器の異常を監視する
半導体装置。 - 請求項14に記載の半導体装置において、さらに、
チャージポンプ回路のスイッチング用クロックを供給するリングオシレータを有する不揮発性メモリと、
前記不揮発性メモリから出力されるスイッチング用クロックに基づいて前記異常検出用クロックを生成して前記異常検出回路に供給するタイミング生成回路と
を具備し、
前記異常検出回路は、
前記第1監視結果、前記第2監視結果および前記第3監視結果に基づいて所定の論理演算を実行して合計監視結果を出力する第1論理演算回路と、
複数のフリップフロップを有するシフトレジスタと、
前記シフトレジスタから出力される複数の内部信号に基づいて、所定の論理演算を実行して前記発振異常信号を生成し、前記発振異常信号を前記発振異常信号保持回路に出力する第2論理演算回路と
を備え、
前記複数のフリップフロップのそれぞれは、前記第2論理演算回路に接続される出力端を含み、前記異常検出用クロックに同期して、前記合計監視結果に基づいて、前記内部信号を生成し、前記出力端を介して出力する
半導体装置。 - 単一のチップで構成される
請求項1乃至14の何れか1項に記載の半導体装置。
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