JP2004334794A - Pll内蔵マイクロコンピュータ - Google Patents
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Abstract
【課題】簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からのクロック信号の入力を停止させることが可能なPLL内蔵マイクロコンピュータを得ること。
【解決手段】エッジ検出回路20と、PLL回路10と、カウンタ30と、外部生成クロック信号停止検出部50と、外部クロック停止検出信号が出力されている間前記エッジ検出回路およびPLL回路10への外部生成クロック信号の入力を停止させる外部生成クロック停止回路とを備える。
【選択図】 図2
【解決手段】エッジ検出回路20と、PLL回路10と、カウンタ30と、外部生成クロック信号停止検出部50と、外部クロック停止検出信号が出力されている間前記エッジ検出回路およびPLL回路10への外部生成クロック信号の入力を停止させる外部生成クロック停止回路とを備える。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
この発明は、マイクロコンピュータの外部に接続され、マイクロコンピュータのクロック源となる外部発振回路の発振が停止したことを検出した際に外部発振回路からの発振を入力させない回路を備えるPLL内蔵マイクロコンピュータに関するものである。
【0002】
【従来の技術】
自動車などの人命に関わる機械に用いられるマイクロコンピュータシステムでは、高い信頼性とともにフェールセーフの考え方が重要なポイントとなる。フェールセーフとは、システムの或る部分が異常になったときに、それを検知し、適切な補助手段への切り換えを行うことである。このような異常事態の一つとして、マイクロコンピュータ(以下マイコンという)の外部発振回路の発振停止がある。この外部発振回路の発振停止は、例えば、外部発振回路のオープン,ショートなどにより発生する。
【0003】
このような外部発振回路の発振停止が発生したときに、マイコンがそれを検知し、内部クロックを、外部発振回路の接続端子側から内部のリングオシレータなどの内部発振回路に切り換える仕組みがマイコンに搭載されている。
【0004】
この発振停止検出回路はマイクロコンピュータのチップに内蔵されており、発振停止検出回路は、外部発振回路の接続端子から入力される外部生成クロック信号のエッジを検出し、この検出に応答して充放電制御用パルス信号を発生するクロックエッジ検出回路を備えている。
【0005】
また、発振停止検出回路はRC時定数をもつ充電回路を徐々に充電していく動作と、充放電制御用パルス信号によって放電動作を行う充放電回路を備えている。外部生成クロック信号が正常発振時には、充電が完了する前に充放電制御用パルス信号による放電が定期的に行われる。しかし、外部生成クロック信号が停止すると、充放電制御用パルス信号も発生されなくなるので、充放電回路で放電が行われなくなるため、充電が完了してしまう。充放電回路はこの充電の完了を外部発振回路の発振停止として検出し、この検出に応答して、発振停止割り込みなどを発生する。
【0006】
さらに、発振停止割り込み信号によって、切り換え部が、マイコンのメインクロックを外部生成クロック信号から、内部のリングオシレータの発振信号に切り換えることにより、外部生成クロック信号停止後もマイコンが動作することを可能としている。これにより、必要なフェールセーフ処理を実行することが可能となる。
【0007】
この従来の発振停止検出回路に用いられる充放電回路は、抵抗Rと容量Cで構成されており、特に容量Cがレイアウト的に大きな面積を占めることになり、チップの小面積化の妨げとなる。また、発振停止を検出したときのみに使用する、内部生成クロック発振源としてのリングオシレータ回路も余分に必要となる。また、RCによる時定数は、半導体の製造プロセスや使用条件の変動で大きく変化するため、正確な発振停止を検出するためには、設計的にも細心の注意を払ったチューニングを行う必要があり、設計ミスの原因にもなりやすい。
【0008】
また、特許文献1に記載の異常発振検出回路は、基準発振回路部、カウンタ、記憶回路部と比較回路部で構成されており、発振周波数を変更したシステムクロックの発振周波数の異常を検出している。
【0009】
この異常発振検出回路においては、基準発振回路部が予め設定された発振周波数の基準クロックを生成し出力している。そして、カウンタは基準発振回路部から出力される基準クロック信号をカウントし、その時々のカウント値を出力するとともに、システムクロック信号を入力し、そのシステムクロック信号に基づいてカウント値をクリアしている。
【0010】
また、記憶回路部には基準クロック信号の発振周波数に応じた規定値が予め設定されており、比較回路部は、カウンタから出力されるカウント値と記憶回路部に記憶されている規定値とを比較し、その比較結果に基づいた検出信号を出力している。そして、この検出信号によって発振周波数の異常を検出している。
【0011】
【特許文献1】
特開平8−76877号公報(第1,3,7頁)
【0012】
【発明が解決しようとする課題】
このように、前者の従来技術では、RCによる時定数は、半導体の製造プロセスや使用条件によりばらつきが大きくなる問題がある。また、大きなCR時定数を確保するためと、専用の内部生成クロック発生源を内蔵しなければならないことなどから、レイアウト面積が増加する問題があった。
【0013】
また、後者の従来技術によれば、発振周波数の異常を検出するための回路構成が大型化し、専有回路面積が増え、チップの小面積化の妨げとなる。さらに、発振周波数の異常を検出した後、発振周波数を変更したクロックの発振を停止する方法は開示されていない。
【0014】
この発明は上記に鑑みてなされたもので、簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からの(外部生成)クロック信号の入力を停止させることが可能なPLL内蔵マイクロコンピュータを得ることを目的とする。
【0015】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるPLL内蔵マイクロコンピュータにあっては、入力された外部生成クロック信号のエッジを検出するエッジ検出回路と、入力された外部生成クロック信号を自ら出力するクロック信号と位相同期しかつ、該位相同期した信号をn逓倍してマイクロコンピュータ内部で使用する内部クロック信号として出力するPLL回路と、前記エッジ検出回路の出力によってクリアされ、前記PLL回路から出力される内部クロック信号をカウントソースとしてカウント動作を行うカウンタと、前記カウンタの出力が所定の設定値を越えると、これを前記外部生成クロック信号の停止として検出し、外部クロック停止検出信号を出力し続ける外部生成クロック信号停止検出部と、外部クロック停止検出信号が出力されている間、前記エッジ検出回路および前記PLL回路への外部生成クロック信号の入力を停止させる外部生成クロック停止回路と、を備えることを特徴とする。
【0016】
この発明によれば、簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からマイクロコンピュータへの外部生成クロック信号XINの入力を停止させることができる。
【0017】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるPLL内蔵マイクロコンピュータの好適な実施の形態を詳細に説明する。なお、この実施の形態により発明が限定されるものではない。
【0018】
実施の形態1.
図1は、この発明の実施の形態1にかかるPLL内蔵マイクロコンピュータにおける発振停止検出回路の構成を示すブロック図である。この図1に示す発振停止検出回路は、PLLが内蔵されるワンチップマイクロコンピュータに搭載されるものである。
【0019】
この図1に示す発振停止検出回路は、外部発振回路(図示せず)からの外部生成クロック信号XINの停止を検出する発振停止検出回路100と、外部生成クロック信号XINを自ら出力するクロック信号と位相同期し、この位相同期した信号をn逓倍するPLL回路10と、外部発振回路の停止を検出した場合に外部発振回路から発振停止検出回路100へ入力する外部生成クロック信号XINを停止させる外部生成クロック停止回路200からなる。
【0020】
外部生成クロック停止回路200は、外部生成クロック信号XINが停止した場合に発振停止検出回路100から出力される外部クロック停止検出信号CT11を反転させるノット回路60と、外部生成クロック信号XINとノット回路60で反転した外部クロック停止検出信号CT11の否定論理積をとるナンド回路70と、ナンド回路70から出力される信号を反転させるノット回路80とを備えている。
【0021】
ノット回路60は、外部生成クロック信号XINが停止して外部クロック停止検出信号CT11の出力“H”が発生した時、この出力“H”を反転させて出力“L”をナンド回路70に入力する。一方、外部生成クロック信号XINが動作中で外部クロック停止検出信号CT11の出力が“L”の時、この出力“L”を反転させて出力“H”をナンド回路70に入力する。
【0022】
ナンド回路70は、ノット回路60からの出力“L”が入力されることによってもう一方の外部生成クロック信号XINからの入力信号に関係なく“H”を出力し、ノット回路80は、ナンド回路70から“H”が出力された場合にはこれを反転させて“L”を出力する。一方、ナンド回路70にノット回路60からの出力“H”が入力される場合、ナンド回路70は外部生成クロック信号XINからの入力信号を反転させてこれを出力する。
【0023】
したがって、外部クロック停止検出信号CT11が発生するとPLL回路10には“L”が入力されて外部生成クロック信号XINが完全に入力されない状態となる。
【0024】
図2は、この発明にかかるPLL内蔵マイクロコンピュータにおける発振停止検出回路100の構成を示す図である。この図2に示す発振停止検出回路100は、外部発振回路の接続端子から入力される外部生成クロック信号XINのエッジを検出し、エッジ検出信号XEDGEを出力するエッジ検出回路20と、エッジ検出信号XEDGEと初期化信号INITIALの論理和をとるオア回路40と、PLL回路10のVCO14から出力される内部クロック信号SCLKをカウントソースとしてカウントクロック端子に入力し、オア回路40の出力CT_CLRをクリア端子に入力するカウンタ30と、カウンタ30の2ビットの出力の論理積をとるアンド回路51と論理積によって出力される1ビットの情報を一時的に記憶するオア回路52およびフリップフロップ53で構成される外部生成クロック信号停止検出部50とを備えている。また、外部発振回路の接続端子から入力される外部生成クロック信号XINはPLL回路10へ入力され、PLL回路10が出力する内部クロック信号SCLKがカウンタ30へ入力するよう接続されている。
【0025】
エッジ検出回路20は、この場合、外部生成クロック信号XINを遅延させる遅延回路21と、外部生成クロック信号XINと遅延回路21の出力との排他的論理和をとる排他的論理和ゲート22とを有し、これらの構成によって外部生成クロック信号XINの両エッジ(立ち下がりエッジおよび立ち上がりエッジ)を検出して、これら両エッジ検出のときに例えば“H”になるエッジ検出信号XEDGEを出力する。
【0026】
オア回路40は、エッジ検出信号XEDGEと、システムリセット時にアサートされる初期化信号INITIALとの論理和をとって、その出力CT_CLRをカウンタ30のクリア端子に入力する。
【0027】
PLL回路10は、位相比較器11,チャージポンプ12,キャパシタ13,VCO(電圧制御発振器)14および分周器15を備えている。位相比較器11は、PLL回路10の分周器15から出力される出力クロックCLKと、外部発振回路の接続端子から入力される外部生成クロック信号XINとの位相を比較する。位相比較器11は、この位相のずれに従った位相進み信号または位相遅れ信号をチャージポンプ12に出力する。チャージポンプ12は、この位相進み/遅れ信号により、キャパシタ13に電荷を充電/放電する。
【0028】
位相比較器11での位相比較の結果、外部生成クロック信号XINの周波数よりもPLL回路10の出力クロックCLKの発振周波数のほうが低い場合は、位相比較器11−チャージポンプ12のペアは、出力ノードのキャパシタ13に電荷を注入する(出力ノードの電位VCNTをあげる)方向に動作する。逆に、外部生成クロック信号XINの周波数よりもPLL回路10の出力クロックCLKの発振周波数のほうが高い場合は、位相比較器11−チャージポンプ12のペアは、出力ノードのキャパシタ13から電荷を引き抜く(ノードの電位VCNTを下げる)方向に動作する。
【0029】
VCO(電圧制御発振器)14は、チャージポンプ12の出力電圧(出力ノードの電位VCNT)に従った周波数を出力する発振器である。VCO14は、出力ノードの電位VCNTの電位が高ければ、発振周波数が高くなり、出力ノードの電位VCNTの電位が低ければ発振周波数が低くなる発振信号を出力する。この発振信号は、内部クロック信号SCLKとして出力され、マイクロコンピュータ内のCPU(図示せず)などの各回路で使用される。VCO14から出力される内部クロック信号SCLKは分周器15でn(この場合はn=2)分周された後、位相比較器11に入力され、外部生成クロック信号XINと位相が比較される。
【0030】
このフィードバックループでは、VCO14の出力をn分周する分周器15を挿入しているので、位相比較器11では、VCO14の出力の1/nの周波数の信号を比較信号として、外部生成クロック信号XINと比較することになり、これらの位相が同期されることになる。この結果、VCO14からは、最終的には、外部生成クロック信号XINのn(この場合n=2)逓倍の周波数で同期発振した内部クロック信号SCLKを取得することができる。
【0031】
図3のグラフはVCO14の一般的な特性を示すものである。この特性で、注目すべきは、VCO14は出力ノードの電位VCNTがグランドレベルになったとしても、低い特定の周波数fcで発振を続けているという点である。このため、外部生成クロック信号XINが停止したとしても、PLL回路10からは、特定の周波数fcの発振信号を取り出すことができる。
【0032】
カウンタ30は、この場合、2ビットのカウンタで構成されている。カウンタ30は、内部クロック信号SCLKをカウントソースとしてカウントアップを行うと共に、XINのエッジまたはシステムリセット時にアサートされる初期化信号INITIALによってクリアされる。なお、この場合は、VCO14は、外部生成クロック信号XINの2逓倍の内部クロック信号SCLKを生成し、またエッジ検出回路20は、外部生成クロック信号XINの両エッジを検出しているので、エッジ検出回路20からのエッジ検出信号XEDGE(CT_CLR)は、内部クロック信号SCLKの1周期に1回発生する。
【0033】
外部生成クロック信号停止検出部50は、アンド回路51、オア回路52、フリップフロップ53を備えている。アンド回路51はカウンタ30の2ビットの出力の論理積をとり、オア回路52とフリップフロップ53はアンド回路51から出力される1ビットの情報を一時的に記憶するとともに外部クロック停止検出信号CT11を出力する。この場合、カウンタ30の2ビット出力が双方とも“H”になったとき、外部クロック停止検出信号CT11を出力するものである。そして、この外部クロック停止検出信号CT11が発生されたときに、外部生成クロック信号XINの停止と判定される。外部生成クロック停止回路200は、この外部クロック停止検出信号CT11を利用してPLL回路10に“L”を入力し、外部生成クロック信号XINを完全に停止させることを可能としている。さらに、この外部クロック停止検出信号CT11を利用して、CPUからリード可能な状態フラグをセットしたり、あるいはCPUに対してリセット割り込みを発生させることで、外部生成クロック信号XINの発振が停止したことをCPUに知らせることができる。
【0034】
つぎに、図4および図5に示すタイムチャートに従って図1および図2の各部の動作を説明する。まず、図4に従って、外部生成クロック信号XINが正常に発振を行っているときの動作を説明する。
【0035】
図4に示すように、VCO14は、外部生成クロック信号XINの2逓倍の内部クロック信号SCLKを生成し、またエッジ検出回路20は、外部生成クロック信号XINの両エッジを検出しているので、エッジ検出回路20からのエッジ検出信号XEDGE(CT_CLR)は、内部クロック信号SCLKの1周期に1回発生している。よって、カウンタ30は、00→01の遷移を行い、01になった直後にクリアされる動作を繰り返す。外部クロック停止検出信号CT11は、カウンタ30の値が「11」になったときに“H”となる信号であるので、図4に示す外部生成クロック信号XINの正常時は、常に“L”である。
【0036】
つぎに、図5に従って外部生成クロック信号XINが停止したときの動作を説明する。外部生成クロック信号XINの発振が停止すると、チャージポンプ12は出力ノードの電位VCNTの電位を低下させる方向に動作するが、図2のグラフに示したように、出力ノードの電位VCNTの電位が仮にグランドレベルまで下がったとしても、内部クロック信号SCLKが停止することはなく、カウンタ30はカウントアップを続ける。そして、ある一定の時間の後には(この場合はXIN停止後3クロック経過後)、カウンタ出力が「11」になり、外部クロック停止検出信号が“H”となる。
【0037】
そして、アンド回路51から外部クロック停止検出信号CT11の出力“H”が発生すると、オア回路52とフリップフロップ53によってこの出力“H”が一時的に記憶される状態を維持するとともに外部クロック停止検出信号CT11を出力する。そして、ノット回路60によってこの外部クロック停止検出信号CT11の出力“H”を反転させて出力“L”をナンド回路70に入力する。これにより、ナンド回路70は”H“の出力を維持し、ノット回路80は“L”の出力を維持することとなる。
【0038】
このように、外部クロック停止検出信号CT11の出力“H”が発生すると、PLL回路10にはノット回路80からの“L”が入力される状態が続くこととなる。これによって、PLL回路10へは外部生成クロック信号XINの入力がなされないこととなる。そして、マイコンの内部クロックへはVCO14からn逓倍の内部クロック信号SCLKを出力する。
【0039】
また、この外部クロック停止検出信号CT11を利用して、CPUからリード可能な状態フラグをセットしたり、あるいはCPUに対してリセット割り込みを発生させることで、外部生成クロック信号XINが停止したことをCPUに知らせることができる。
【0040】
さらに、この後外部生成クロック信号XINが異常発振した場合であっても外部生成クロック信号XINはPLL回路10に入力されないためPLL回路10は外部生成クロック信号XINの影響を受けることなく安定して特定の周波数fcの内部クロック信号SCLKを発振することができる。また、内部クロック信号SCLKが発振を続けているため、外部生成クロック信号XINが停止しても、特に別の内部クロック信号に切り換えることなく、CPUは動作を続けることができ、適切なフェールセーフ措置をとることができる。
【0041】
上記の実施の形態1では、XIN停止後3クロック経過後に、外部クロック停止検出信号CT11を発生させる例を示したが、カウンタのビット数をもっと増やし、外部クロック停止検出信号CT11信号を生成するタイミングを任意に選択することができるような構成にしておけば、4,5,6,…といった任意のクロック数を待ち時間として設定することも可能となる。
【0042】
なお、図示しないCPU内のソフトウェアによって状態フラグを参照あるいは割り込みにより外部生成クロック停止回路200のナンド回路70へ制御信号を生ずる構成としてXINの入力を停止させてもよい。
【0043】
さらに、図示しない外部端子からの信号によって状態フラグを参照あるいは割り込みにより外部生成クロック停止回路200のナンド回路70へ制御信号を生ずる構成としてXINの入力を停止させてもよい。
【0044】
このようにこの実施の形態1によれば、発振停止検出回路100から外部クロック停止検出信号CT11が出力された場合に外部生成クロック停止回路200から“L”を出力し続けるため、外部生成クロック信号XINがPLL回路10に入力されることはない。したがってPLL回路10の電圧制御発振器(VCO)14は外部生成クロック信号XINの影響を受けることなく安定した状態で特定の周波数fcの内部クロック信号SCLKを出力することができる。
【0045】
また、PLL内蔵マイクロコンピュータにおいて、外部生成クロック信号XINが停止した場合ノット回路60,ナンド回路70,ノット回路80という極めて簡単な構成および小さな専有面積で、外部生成クロック信号XINのPLL回路10への入力を停止し続けることができる。
【0046】
また、位相同期および逓倍信号生成という本来のPLLの機能を損なうことなく、外部生成クロック信号XINのPLL回路10への入力を停止し続けることができる。さらに、内部に別の基準発信源を設けることなく、外部生成クロック信号XINが停止したときのフェールセーフ措置を安定した状態で行うことができる。
【0047】
実施の形態2.
図6を用いてこの発明の実施の形態2について説明する。図6は、この発明の実施の形態2にかかるPLL内蔵マイクロコンピュータにおける発振停止検出回路の構成を示すブロック図であり、図6の各構成要素のうち図1および図2に示す実施の形態1のPLL内蔵マイクロコンピュータにおける発振停止検出回路と同一の機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。
【0048】
この図6に示す発振停止検出回路101は、PLLが内蔵されるワンチップマイクロコンピュータに搭載される。図6において発振停止検出回路101はソースまたはドレインの一方が接地されているトランジスタ90を備えている。トランジスタ90は、外部生成クロック信号XINが停止して外部クロック停止検出信号CT11から“H”が出力されるとこの信号を反転させて信号“L”を出力する。また、この信号“L”はPLL回路10のキャパシタ13に入力される構成としている。
【0049】
したがって、外部生成クロック信号XINが停止して外部生成クロック信号停止検出部50から外部クロック停止検出信号CT11の出力“H”が発生すると、PLL回路10のキャパシタ13にはトランジスタ90から信号“L”が入力される状態が続くこととなり、VCO14は出力ノードの電位VCNTの電位変化による影響を受けないこととなる。これによってPLL回路10は外部生成クロック信号XINのクロック周波数が高くなった場合でもその影響を受けないこととなり、特定の周波数fcの内部クロック信号SCLKを安定して出力することができることとなる。
【0050】
なお、図示しないCPU内のソフトウェアによって状態フラグを参照あるいは割り込みによりトランジスタ90へ制御信号を生ずる構成としてトランジスタ90の機能を停止させてもよい。
【0051】
さらに、図示しない外部端子からの信号によって状態フラグを参照あるいは割り込みによりトランジスタ90へ制御信号を生ずる構成としてトランジスタ90の機能を停止させてもよい。
【0052】
このように、実施の形態2によれば、発振停止検出回路101から外部クロック停止検出信号CT11が出力された場合にトランジスタ90から“L”を出力し続けるため、PLL回路10のVCO14はXINの影響を受けることなく安定した状態で特定の周波数fcの内部クロック信号SCLKを出力することができる。
【0053】
また、PLL内蔵マイクロコンピュータにおいて、外部生成クロック信号XINが停止した場合、PLL内蔵マイクロコンピュータがトランジスタ90を備えるという極めて簡単な構成および小さな専有面積で、VCO14が出力ノードの電位VCNTの電位変化による影響を受けない状態を続けることができる。
【0054】
また、位相同期および逓倍信号生成という本来のPLLの機能を損なうことなく、VCO14が出力ノードの電位VCNTの電位変化による影響を受けない状態を続けることができる。さらに、内部に別の基準発信源を設けることなく、外部生成クロック信号XINが停止したときのフェールセーフ措置を安定した状態で行うことができる。
【0055】
【発明の効果】
以上説明したとおり、この発明によれば、簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からマイクロコンピュータへの外部生成クロック信号XINの入力を停止させため、安定した状態でフェールセーフ措置をとることができるという効果を奏する。
【図面の簡単な説明】
【図1】この発明の実施の形態1にかかるPLL内蔵マイクロコンピュータの構成を示すブロック図である。
【図2】発振停止検出回路を示す回路ブロック図である。
【図3】VCO入力VCNTとVCO出力の関係を示すグラフである。
【図4】外部生成クロック信号XINが正常に発振を行っているときの各部の動作を示すタイムチャートである。
【図5】外部生成クロック信号XINが停止したときの各部の動作を示すタイムチャートである。
【図6】この発明の実施の形態2にかかるPLL内蔵マイクロコンピュータの構成を示すブロック図である。
【符号の説明】
10 PLL回路、11 位相比較器、12 チャージポンプ、13 キャパシタ、14 電圧制御発振器(VCO)、15 分周器、20 エッジ検出回路、21 遅延回路、22 排他的論理和ゲート、30 カウンタ、40,52 オア回路、50 外部生成クロック信号停止検出部、51 アンド回路、53 フリップフロップ 60,80 ノット回路、70 ナンド回路、90 トランジスタ90、100 発振停止検出回路、200 外部生成クロック停止回路、CT11 外部クロック停止検出信号、SCLK 内部クロック信号、XIN 外部生成クロック信号。
【発明の属する技術分野】
この発明は、マイクロコンピュータの外部に接続され、マイクロコンピュータのクロック源となる外部発振回路の発振が停止したことを検出した際に外部発振回路からの発振を入力させない回路を備えるPLL内蔵マイクロコンピュータに関するものである。
【0002】
【従来の技術】
自動車などの人命に関わる機械に用いられるマイクロコンピュータシステムでは、高い信頼性とともにフェールセーフの考え方が重要なポイントとなる。フェールセーフとは、システムの或る部分が異常になったときに、それを検知し、適切な補助手段への切り換えを行うことである。このような異常事態の一つとして、マイクロコンピュータ(以下マイコンという)の外部発振回路の発振停止がある。この外部発振回路の発振停止は、例えば、外部発振回路のオープン,ショートなどにより発生する。
【0003】
このような外部発振回路の発振停止が発生したときに、マイコンがそれを検知し、内部クロックを、外部発振回路の接続端子側から内部のリングオシレータなどの内部発振回路に切り換える仕組みがマイコンに搭載されている。
【0004】
この発振停止検出回路はマイクロコンピュータのチップに内蔵されており、発振停止検出回路は、外部発振回路の接続端子から入力される外部生成クロック信号のエッジを検出し、この検出に応答して充放電制御用パルス信号を発生するクロックエッジ検出回路を備えている。
【0005】
また、発振停止検出回路はRC時定数をもつ充電回路を徐々に充電していく動作と、充放電制御用パルス信号によって放電動作を行う充放電回路を備えている。外部生成クロック信号が正常発振時には、充電が完了する前に充放電制御用パルス信号による放電が定期的に行われる。しかし、外部生成クロック信号が停止すると、充放電制御用パルス信号も発生されなくなるので、充放電回路で放電が行われなくなるため、充電が完了してしまう。充放電回路はこの充電の完了を外部発振回路の発振停止として検出し、この検出に応答して、発振停止割り込みなどを発生する。
【0006】
さらに、発振停止割り込み信号によって、切り換え部が、マイコンのメインクロックを外部生成クロック信号から、内部のリングオシレータの発振信号に切り換えることにより、外部生成クロック信号停止後もマイコンが動作することを可能としている。これにより、必要なフェールセーフ処理を実行することが可能となる。
【0007】
この従来の発振停止検出回路に用いられる充放電回路は、抵抗Rと容量Cで構成されており、特に容量Cがレイアウト的に大きな面積を占めることになり、チップの小面積化の妨げとなる。また、発振停止を検出したときのみに使用する、内部生成クロック発振源としてのリングオシレータ回路も余分に必要となる。また、RCによる時定数は、半導体の製造プロセスや使用条件の変動で大きく変化するため、正確な発振停止を検出するためには、設計的にも細心の注意を払ったチューニングを行う必要があり、設計ミスの原因にもなりやすい。
【0008】
また、特許文献1に記載の異常発振検出回路は、基準発振回路部、カウンタ、記憶回路部と比較回路部で構成されており、発振周波数を変更したシステムクロックの発振周波数の異常を検出している。
【0009】
この異常発振検出回路においては、基準発振回路部が予め設定された発振周波数の基準クロックを生成し出力している。そして、カウンタは基準発振回路部から出力される基準クロック信号をカウントし、その時々のカウント値を出力するとともに、システムクロック信号を入力し、そのシステムクロック信号に基づいてカウント値をクリアしている。
【0010】
また、記憶回路部には基準クロック信号の発振周波数に応じた規定値が予め設定されており、比較回路部は、カウンタから出力されるカウント値と記憶回路部に記憶されている規定値とを比較し、その比較結果に基づいた検出信号を出力している。そして、この検出信号によって発振周波数の異常を検出している。
【0011】
【特許文献1】
特開平8−76877号公報(第1,3,7頁)
【0012】
【発明が解決しようとする課題】
このように、前者の従来技術では、RCによる時定数は、半導体の製造プロセスや使用条件によりばらつきが大きくなる問題がある。また、大きなCR時定数を確保するためと、専用の内部生成クロック発生源を内蔵しなければならないことなどから、レイアウト面積が増加する問題があった。
【0013】
また、後者の従来技術によれば、発振周波数の異常を検出するための回路構成が大型化し、専有回路面積が増え、チップの小面積化の妨げとなる。さらに、発振周波数の異常を検出した後、発振周波数を変更したクロックの発振を停止する方法は開示されていない。
【0014】
この発明は上記に鑑みてなされたもので、簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からの(外部生成)クロック信号の入力を停止させることが可能なPLL内蔵マイクロコンピュータを得ることを目的とする。
【0015】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるPLL内蔵マイクロコンピュータにあっては、入力された外部生成クロック信号のエッジを検出するエッジ検出回路と、入力された外部生成クロック信号を自ら出力するクロック信号と位相同期しかつ、該位相同期した信号をn逓倍してマイクロコンピュータ内部で使用する内部クロック信号として出力するPLL回路と、前記エッジ検出回路の出力によってクリアされ、前記PLL回路から出力される内部クロック信号をカウントソースとしてカウント動作を行うカウンタと、前記カウンタの出力が所定の設定値を越えると、これを前記外部生成クロック信号の停止として検出し、外部クロック停止検出信号を出力し続ける外部生成クロック信号停止検出部と、外部クロック停止検出信号が出力されている間、前記エッジ検出回路および前記PLL回路への外部生成クロック信号の入力を停止させる外部生成クロック停止回路と、を備えることを特徴とする。
【0016】
この発明によれば、簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からマイクロコンピュータへの外部生成クロック信号XINの入力を停止させることができる。
【0017】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるPLL内蔵マイクロコンピュータの好適な実施の形態を詳細に説明する。なお、この実施の形態により発明が限定されるものではない。
【0018】
実施の形態1.
図1は、この発明の実施の形態1にかかるPLL内蔵マイクロコンピュータにおける発振停止検出回路の構成を示すブロック図である。この図1に示す発振停止検出回路は、PLLが内蔵されるワンチップマイクロコンピュータに搭載されるものである。
【0019】
この図1に示す発振停止検出回路は、外部発振回路(図示せず)からの外部生成クロック信号XINの停止を検出する発振停止検出回路100と、外部生成クロック信号XINを自ら出力するクロック信号と位相同期し、この位相同期した信号をn逓倍するPLL回路10と、外部発振回路の停止を検出した場合に外部発振回路から発振停止検出回路100へ入力する外部生成クロック信号XINを停止させる外部生成クロック停止回路200からなる。
【0020】
外部生成クロック停止回路200は、外部生成クロック信号XINが停止した場合に発振停止検出回路100から出力される外部クロック停止検出信号CT11を反転させるノット回路60と、外部生成クロック信号XINとノット回路60で反転した外部クロック停止検出信号CT11の否定論理積をとるナンド回路70と、ナンド回路70から出力される信号を反転させるノット回路80とを備えている。
【0021】
ノット回路60は、外部生成クロック信号XINが停止して外部クロック停止検出信号CT11の出力“H”が発生した時、この出力“H”を反転させて出力“L”をナンド回路70に入力する。一方、外部生成クロック信号XINが動作中で外部クロック停止検出信号CT11の出力が“L”の時、この出力“L”を反転させて出力“H”をナンド回路70に入力する。
【0022】
ナンド回路70は、ノット回路60からの出力“L”が入力されることによってもう一方の外部生成クロック信号XINからの入力信号に関係なく“H”を出力し、ノット回路80は、ナンド回路70から“H”が出力された場合にはこれを反転させて“L”を出力する。一方、ナンド回路70にノット回路60からの出力“H”が入力される場合、ナンド回路70は外部生成クロック信号XINからの入力信号を反転させてこれを出力する。
【0023】
したがって、外部クロック停止検出信号CT11が発生するとPLL回路10には“L”が入力されて外部生成クロック信号XINが完全に入力されない状態となる。
【0024】
図2は、この発明にかかるPLL内蔵マイクロコンピュータにおける発振停止検出回路100の構成を示す図である。この図2に示す発振停止検出回路100は、外部発振回路の接続端子から入力される外部生成クロック信号XINのエッジを検出し、エッジ検出信号XEDGEを出力するエッジ検出回路20と、エッジ検出信号XEDGEと初期化信号INITIALの論理和をとるオア回路40と、PLL回路10のVCO14から出力される内部クロック信号SCLKをカウントソースとしてカウントクロック端子に入力し、オア回路40の出力CT_CLRをクリア端子に入力するカウンタ30と、カウンタ30の2ビットの出力の論理積をとるアンド回路51と論理積によって出力される1ビットの情報を一時的に記憶するオア回路52およびフリップフロップ53で構成される外部生成クロック信号停止検出部50とを備えている。また、外部発振回路の接続端子から入力される外部生成クロック信号XINはPLL回路10へ入力され、PLL回路10が出力する内部クロック信号SCLKがカウンタ30へ入力するよう接続されている。
【0025】
エッジ検出回路20は、この場合、外部生成クロック信号XINを遅延させる遅延回路21と、外部生成クロック信号XINと遅延回路21の出力との排他的論理和をとる排他的論理和ゲート22とを有し、これらの構成によって外部生成クロック信号XINの両エッジ(立ち下がりエッジおよび立ち上がりエッジ)を検出して、これら両エッジ検出のときに例えば“H”になるエッジ検出信号XEDGEを出力する。
【0026】
オア回路40は、エッジ検出信号XEDGEと、システムリセット時にアサートされる初期化信号INITIALとの論理和をとって、その出力CT_CLRをカウンタ30のクリア端子に入力する。
【0027】
PLL回路10は、位相比較器11,チャージポンプ12,キャパシタ13,VCO(電圧制御発振器)14および分周器15を備えている。位相比較器11は、PLL回路10の分周器15から出力される出力クロックCLKと、外部発振回路の接続端子から入力される外部生成クロック信号XINとの位相を比較する。位相比較器11は、この位相のずれに従った位相進み信号または位相遅れ信号をチャージポンプ12に出力する。チャージポンプ12は、この位相進み/遅れ信号により、キャパシタ13に電荷を充電/放電する。
【0028】
位相比較器11での位相比較の結果、外部生成クロック信号XINの周波数よりもPLL回路10の出力クロックCLKの発振周波数のほうが低い場合は、位相比較器11−チャージポンプ12のペアは、出力ノードのキャパシタ13に電荷を注入する(出力ノードの電位VCNTをあげる)方向に動作する。逆に、外部生成クロック信号XINの周波数よりもPLL回路10の出力クロックCLKの発振周波数のほうが高い場合は、位相比較器11−チャージポンプ12のペアは、出力ノードのキャパシタ13から電荷を引き抜く(ノードの電位VCNTを下げる)方向に動作する。
【0029】
VCO(電圧制御発振器)14は、チャージポンプ12の出力電圧(出力ノードの電位VCNT)に従った周波数を出力する発振器である。VCO14は、出力ノードの電位VCNTの電位が高ければ、発振周波数が高くなり、出力ノードの電位VCNTの電位が低ければ発振周波数が低くなる発振信号を出力する。この発振信号は、内部クロック信号SCLKとして出力され、マイクロコンピュータ内のCPU(図示せず)などの各回路で使用される。VCO14から出力される内部クロック信号SCLKは分周器15でn(この場合はn=2)分周された後、位相比較器11に入力され、外部生成クロック信号XINと位相が比較される。
【0030】
このフィードバックループでは、VCO14の出力をn分周する分周器15を挿入しているので、位相比較器11では、VCO14の出力の1/nの周波数の信号を比較信号として、外部生成クロック信号XINと比較することになり、これらの位相が同期されることになる。この結果、VCO14からは、最終的には、外部生成クロック信号XINのn(この場合n=2)逓倍の周波数で同期発振した内部クロック信号SCLKを取得することができる。
【0031】
図3のグラフはVCO14の一般的な特性を示すものである。この特性で、注目すべきは、VCO14は出力ノードの電位VCNTがグランドレベルになったとしても、低い特定の周波数fcで発振を続けているという点である。このため、外部生成クロック信号XINが停止したとしても、PLL回路10からは、特定の周波数fcの発振信号を取り出すことができる。
【0032】
カウンタ30は、この場合、2ビットのカウンタで構成されている。カウンタ30は、内部クロック信号SCLKをカウントソースとしてカウントアップを行うと共に、XINのエッジまたはシステムリセット時にアサートされる初期化信号INITIALによってクリアされる。なお、この場合は、VCO14は、外部生成クロック信号XINの2逓倍の内部クロック信号SCLKを生成し、またエッジ検出回路20は、外部生成クロック信号XINの両エッジを検出しているので、エッジ検出回路20からのエッジ検出信号XEDGE(CT_CLR)は、内部クロック信号SCLKの1周期に1回発生する。
【0033】
外部生成クロック信号停止検出部50は、アンド回路51、オア回路52、フリップフロップ53を備えている。アンド回路51はカウンタ30の2ビットの出力の論理積をとり、オア回路52とフリップフロップ53はアンド回路51から出力される1ビットの情報を一時的に記憶するとともに外部クロック停止検出信号CT11を出力する。この場合、カウンタ30の2ビット出力が双方とも“H”になったとき、外部クロック停止検出信号CT11を出力するものである。そして、この外部クロック停止検出信号CT11が発生されたときに、外部生成クロック信号XINの停止と判定される。外部生成クロック停止回路200は、この外部クロック停止検出信号CT11を利用してPLL回路10に“L”を入力し、外部生成クロック信号XINを完全に停止させることを可能としている。さらに、この外部クロック停止検出信号CT11を利用して、CPUからリード可能な状態フラグをセットしたり、あるいはCPUに対してリセット割り込みを発生させることで、外部生成クロック信号XINの発振が停止したことをCPUに知らせることができる。
【0034】
つぎに、図4および図5に示すタイムチャートに従って図1および図2の各部の動作を説明する。まず、図4に従って、外部生成クロック信号XINが正常に発振を行っているときの動作を説明する。
【0035】
図4に示すように、VCO14は、外部生成クロック信号XINの2逓倍の内部クロック信号SCLKを生成し、またエッジ検出回路20は、外部生成クロック信号XINの両エッジを検出しているので、エッジ検出回路20からのエッジ検出信号XEDGE(CT_CLR)は、内部クロック信号SCLKの1周期に1回発生している。よって、カウンタ30は、00→01の遷移を行い、01になった直後にクリアされる動作を繰り返す。外部クロック停止検出信号CT11は、カウンタ30の値が「11」になったときに“H”となる信号であるので、図4に示す外部生成クロック信号XINの正常時は、常に“L”である。
【0036】
つぎに、図5に従って外部生成クロック信号XINが停止したときの動作を説明する。外部生成クロック信号XINの発振が停止すると、チャージポンプ12は出力ノードの電位VCNTの電位を低下させる方向に動作するが、図2のグラフに示したように、出力ノードの電位VCNTの電位が仮にグランドレベルまで下がったとしても、内部クロック信号SCLKが停止することはなく、カウンタ30はカウントアップを続ける。そして、ある一定の時間の後には(この場合はXIN停止後3クロック経過後)、カウンタ出力が「11」になり、外部クロック停止検出信号が“H”となる。
【0037】
そして、アンド回路51から外部クロック停止検出信号CT11の出力“H”が発生すると、オア回路52とフリップフロップ53によってこの出力“H”が一時的に記憶される状態を維持するとともに外部クロック停止検出信号CT11を出力する。そして、ノット回路60によってこの外部クロック停止検出信号CT11の出力“H”を反転させて出力“L”をナンド回路70に入力する。これにより、ナンド回路70は”H“の出力を維持し、ノット回路80は“L”の出力を維持することとなる。
【0038】
このように、外部クロック停止検出信号CT11の出力“H”が発生すると、PLL回路10にはノット回路80からの“L”が入力される状態が続くこととなる。これによって、PLL回路10へは外部生成クロック信号XINの入力がなされないこととなる。そして、マイコンの内部クロックへはVCO14からn逓倍の内部クロック信号SCLKを出力する。
【0039】
また、この外部クロック停止検出信号CT11を利用して、CPUからリード可能な状態フラグをセットしたり、あるいはCPUに対してリセット割り込みを発生させることで、外部生成クロック信号XINが停止したことをCPUに知らせることができる。
【0040】
さらに、この後外部生成クロック信号XINが異常発振した場合であっても外部生成クロック信号XINはPLL回路10に入力されないためPLL回路10は外部生成クロック信号XINの影響を受けることなく安定して特定の周波数fcの内部クロック信号SCLKを発振することができる。また、内部クロック信号SCLKが発振を続けているため、外部生成クロック信号XINが停止しても、特に別の内部クロック信号に切り換えることなく、CPUは動作を続けることができ、適切なフェールセーフ措置をとることができる。
【0041】
上記の実施の形態1では、XIN停止後3クロック経過後に、外部クロック停止検出信号CT11を発生させる例を示したが、カウンタのビット数をもっと増やし、外部クロック停止検出信号CT11信号を生成するタイミングを任意に選択することができるような構成にしておけば、4,5,6,…といった任意のクロック数を待ち時間として設定することも可能となる。
【0042】
なお、図示しないCPU内のソフトウェアによって状態フラグを参照あるいは割り込みにより外部生成クロック停止回路200のナンド回路70へ制御信号を生ずる構成としてXINの入力を停止させてもよい。
【0043】
さらに、図示しない外部端子からの信号によって状態フラグを参照あるいは割り込みにより外部生成クロック停止回路200のナンド回路70へ制御信号を生ずる構成としてXINの入力を停止させてもよい。
【0044】
このようにこの実施の形態1によれば、発振停止検出回路100から外部クロック停止検出信号CT11が出力された場合に外部生成クロック停止回路200から“L”を出力し続けるため、外部生成クロック信号XINがPLL回路10に入力されることはない。したがってPLL回路10の電圧制御発振器(VCO)14は外部生成クロック信号XINの影響を受けることなく安定した状態で特定の周波数fcの内部クロック信号SCLKを出力することができる。
【0045】
また、PLL内蔵マイクロコンピュータにおいて、外部生成クロック信号XINが停止した場合ノット回路60,ナンド回路70,ノット回路80という極めて簡単な構成および小さな専有面積で、外部生成クロック信号XINのPLL回路10への入力を停止し続けることができる。
【0046】
また、位相同期および逓倍信号生成という本来のPLLの機能を損なうことなく、外部生成クロック信号XINのPLL回路10への入力を停止し続けることができる。さらに、内部に別の基準発信源を設けることなく、外部生成クロック信号XINが停止したときのフェールセーフ措置を安定した状態で行うことができる。
【0047】
実施の形態2.
図6を用いてこの発明の実施の形態2について説明する。図6は、この発明の実施の形態2にかかるPLL内蔵マイクロコンピュータにおける発振停止検出回路の構成を示すブロック図であり、図6の各構成要素のうち図1および図2に示す実施の形態1のPLL内蔵マイクロコンピュータにおける発振停止検出回路と同一の機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。
【0048】
この図6に示す発振停止検出回路101は、PLLが内蔵されるワンチップマイクロコンピュータに搭載される。図6において発振停止検出回路101はソースまたはドレインの一方が接地されているトランジスタ90を備えている。トランジスタ90は、外部生成クロック信号XINが停止して外部クロック停止検出信号CT11から“H”が出力されるとこの信号を反転させて信号“L”を出力する。また、この信号“L”はPLL回路10のキャパシタ13に入力される構成としている。
【0049】
したがって、外部生成クロック信号XINが停止して外部生成クロック信号停止検出部50から外部クロック停止検出信号CT11の出力“H”が発生すると、PLL回路10のキャパシタ13にはトランジスタ90から信号“L”が入力される状態が続くこととなり、VCO14は出力ノードの電位VCNTの電位変化による影響を受けないこととなる。これによってPLL回路10は外部生成クロック信号XINのクロック周波数が高くなった場合でもその影響を受けないこととなり、特定の周波数fcの内部クロック信号SCLKを安定して出力することができることとなる。
【0050】
なお、図示しないCPU内のソフトウェアによって状態フラグを参照あるいは割り込みによりトランジスタ90へ制御信号を生ずる構成としてトランジスタ90の機能を停止させてもよい。
【0051】
さらに、図示しない外部端子からの信号によって状態フラグを参照あるいは割り込みによりトランジスタ90へ制御信号を生ずる構成としてトランジスタ90の機能を停止させてもよい。
【0052】
このように、実施の形態2によれば、発振停止検出回路101から外部クロック停止検出信号CT11が出力された場合にトランジスタ90から“L”を出力し続けるため、PLL回路10のVCO14はXINの影響を受けることなく安定した状態で特定の周波数fcの内部クロック信号SCLKを出力することができる。
【0053】
また、PLL内蔵マイクロコンピュータにおいて、外部生成クロック信号XINが停止した場合、PLL内蔵マイクロコンピュータがトランジスタ90を備えるという極めて簡単な構成および小さな専有面積で、VCO14が出力ノードの電位VCNTの電位変化による影響を受けない状態を続けることができる。
【0054】
また、位相同期および逓倍信号生成という本来のPLLの機能を損なうことなく、VCO14が出力ノードの電位VCNTの電位変化による影響を受けない状態を続けることができる。さらに、内部に別の基準発信源を設けることなく、外部生成クロック信号XINが停止したときのフェールセーフ措置を安定した状態で行うことができる。
【0055】
【発明の効果】
以上説明したとおり、この発明によれば、簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からマイクロコンピュータへの外部生成クロック信号XINの入力を停止させため、安定した状態でフェールセーフ措置をとることができるという効果を奏する。
【図面の簡単な説明】
【図1】この発明の実施の形態1にかかるPLL内蔵マイクロコンピュータの構成を示すブロック図である。
【図2】発振停止検出回路を示す回路ブロック図である。
【図3】VCO入力VCNTとVCO出力の関係を示すグラフである。
【図4】外部生成クロック信号XINが正常に発振を行っているときの各部の動作を示すタイムチャートである。
【図5】外部生成クロック信号XINが停止したときの各部の動作を示すタイムチャートである。
【図6】この発明の実施の形態2にかかるPLL内蔵マイクロコンピュータの構成を示すブロック図である。
【符号の説明】
10 PLL回路、11 位相比較器、12 チャージポンプ、13 キャパシタ、14 電圧制御発振器(VCO)、15 分周器、20 エッジ検出回路、21 遅延回路、22 排他的論理和ゲート、30 カウンタ、40,52 オア回路、50 外部生成クロック信号停止検出部、51 アンド回路、53 フリップフロップ 60,80 ノット回路、70 ナンド回路、90 トランジスタ90、100 発振停止検出回路、200 外部生成クロック停止回路、CT11 外部クロック停止検出信号、SCLK 内部クロック信号、XIN 外部生成クロック信号。
Claims (7)
- 入力された外部生成クロック信号のエッジを検出するエッジ検出回路と、
入力された外部生成クロック信号を自ら出力するクロック信号と位相同期しかつ、該位相同期した信号をn逓倍してマイクロコンピュータ内部で使用する内部クロック信号として出力するPLL回路と、
前記エッジ検出回路の出力によってクリアされ、前記PLL回路から出力される内部クロック信号をカウントソースとしてカウント動作を行うカウンタと、
前記カウンタの出力が所定の設定値を越えると、これを前記外部生成クロック信号の停止として検出し、外部クロック停止検出信号を出力し続ける外部生成クロック信号停止検出部と、
外部クロック停止検出信号が出力されている間、前記エッジ検出回路および前記PLL回路への外部生成クロック信号の入力を停止させる外部生成クロック停止回路と、
を備えることを特徴とするPLL内蔵マイクロコンピュータ。 - 入力された外部生成クロック信号のエッジを検出するエッジ検出回路と、
入力された外部生成クロック信号を自ら出力するクロック信号と位相同期しかつ、該位相同期した信号をn逓倍してマイクロコンピュータ内部で使用する内部クロック信号として出力するPLL回路と、
前記エッジ検出回路の出力によってクリアされ、前記PLL回路から出力される内部クロック信号をカウントソースとしてカウント動作を行うカウンタと、
前記カウンタの出力が所定の設定値を越えると、これを前記外部生成クロック信号の停止として検出し、外部クロック停止検出信号を出力し続ける外部生成クロック信号停止検出部と、
外部クロック停止検出信号が出力されている間、前記位相同期した信号を接地電位にする接地電位提供部と、
を備えることを特徴とするPLL内蔵マイクロコンピュータ。 - 前記外部クロック停止検出信号によってリセット割り込みを発生させることを特徴とする請求項1または2に記載のPLL内蔵マイクロコンピュータ。
- 前記外部クロック停止検出信号によって、CPUが読み出し可能な所定の状態フラグをセットすることを特徴とする請求項1〜3のいずれか一つに記載のPLL内蔵マイクロコンピュータ。
- 前記外部生成クロック信号停止検出部での設定値は、任意の値に設定可能であることを特徴とする請求項1〜4のいずれか一つに記載のPLL内蔵マイクロコンピュータ。
- 前記外部生成クロック停止回路を用いるか否かの選択を行うことができるソフトウェアまたは外部端子をさらに備えることを特徴とする請求項1、3〜5のいずれか一つに記載のPLL内蔵マイクロコンピュータ。
- 前記接地電位提供部を用いるか否かの選択を行うことができるソフトウェアまたは外部端子をさらに備えることを特徴とする請求項2〜5のいずれか一つに記載のPLL内蔵マイクロコンピュータ。
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060426 |
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Effective date: 20081202 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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