JP2004334794A - Ｐｌｌ内蔵マイクロコンピュータ - Google Patents
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Abstract
【課題】簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からのクロック信号の入力を停止させることが可能なＰＬＬ内蔵マイクロコンピュータを得ること。
【解決手段】エッジ検出回路２０と、ＰＬＬ回路１０と、カウンタ３０と、外部生成クロック信号停止検出部５０と、外部クロック停止検出信号が出力されている間前記エッジ検出回路およびＰＬＬ回路１０への外部生成クロック信号の入力を停止させる外部生成クロック停止回路とを備える。
【選択図】 図２
【解決手段】エッジ検出回路２０と、ＰＬＬ回路１０と、カウンタ３０と、外部生成クロック信号停止検出部５０と、外部クロック停止検出信号が出力されている間前記エッジ検出回路およびＰＬＬ回路１０への外部生成クロック信号の入力を停止させる外部生成クロック停止回路とを備える。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、マイクロコンピュータの外部に接続され、マイクロコンピュータのクロック源となる外部発振回路の発振が停止したことを検出した際に外部発振回路からの発振を入力させない回路を備えるＰＬＬ内蔵マイクロコンピュータに関するものである。
【０００２】
【従来の技術】
自動車などの人命に関わる機械に用いられるマイクロコンピュータシステムでは、高い信頼性とともにフェールセーフの考え方が重要なポイントとなる。フェールセーフとは、システムの或る部分が異常になったときに、それを検知し、適切な補助手段への切り換えを行うことである。このような異常事態の一つとして、マイクロコンピュータ（以下マイコンという）の外部発振回路の発振停止がある。この外部発振回路の発振停止は、例えば、外部発振回路のオープン，ショートなどにより発生する。
【０００３】
このような外部発振回路の発振停止が発生したときに、マイコンがそれを検知し、内部クロックを、外部発振回路の接続端子側から内部のリングオシレータなどの内部発振回路に切り換える仕組みがマイコンに搭載されている。
【０００４】
この発振停止検出回路はマイクロコンピュータのチップに内蔵されており、発振停止検出回路は、外部発振回路の接続端子から入力される外部生成クロック信号のエッジを検出し、この検出に応答して充放電制御用パルス信号を発生するクロックエッジ検出回路を備えている。
【０００５】
また、発振停止検出回路はＲＣ時定数をもつ充電回路を徐々に充電していく動作と、充放電制御用パルス信号によって放電動作を行う充放電回路を備えている。外部生成クロック信号が正常発振時には、充電が完了する前に充放電制御用パルス信号による放電が定期的に行われる。しかし、外部生成クロック信号が停止すると、充放電制御用パルス信号も発生されなくなるので、充放電回路で放電が行われなくなるため、充電が完了してしまう。充放電回路はこの充電の完了を外部発振回路の発振停止として検出し、この検出に応答して、発振停止割り込みなどを発生する。
【０００６】
さらに、発振停止割り込み信号によって、切り換え部が、マイコンのメインクロックを外部生成クロック信号から、内部のリングオシレータの発振信号に切り換えることにより、外部生成クロック信号停止後もマイコンが動作することを可能としている。これにより、必要なフェールセーフ処理を実行することが可能となる。
【０００７】
この従来の発振停止検出回路に用いられる充放電回路は、抵抗Ｒと容量Ｃで構成されており、特に容量Ｃがレイアウト的に大きな面積を占めることになり、チップの小面積化の妨げとなる。また、発振停止を検出したときのみに使用する、内部生成クロック発振源としてのリングオシレータ回路も余分に必要となる。また、ＲＣによる時定数は、半導体の製造プロセスや使用条件の変動で大きく変化するため、正確な発振停止を検出するためには、設計的にも細心の注意を払ったチューニングを行う必要があり、設計ミスの原因にもなりやすい。
【０００８】
また、特許文献１に記載の異常発振検出回路は、基準発振回路部、カウンタ、記憶回路部と比較回路部で構成されており、発振周波数を変更したシステムクロックの発振周波数の異常を検出している。
【０００９】
この異常発振検出回路においては、基準発振回路部が予め設定された発振周波数の基準クロックを生成し出力している。そして、カウンタは基準発振回路部から出力される基準クロック信号をカウントし、その時々のカウント値を出力するとともに、システムクロック信号を入力し、そのシステムクロック信号に基づいてカウント値をクリアしている。
【００１０】
また、記憶回路部には基準クロック信号の発振周波数に応じた規定値が予め設定されており、比較回路部は、カウンタから出力されるカウント値と記憶回路部に記憶されている規定値とを比較し、その比較結果に基づいた検出信号を出力している。そして、この検出信号によって発振周波数の異常を検出している。
【００１１】
【特許文献１】
特開平８−７６８７７号公報（第１，３，７頁）
【００１２】
【発明が解決しようとする課題】
このように、前者の従来技術では、ＲＣによる時定数は、半導体の製造プロセスや使用条件によりばらつきが大きくなる問題がある。また、大きなＣＲ時定数を確保するためと、専用の内部生成クロック発生源を内蔵しなければならないことなどから、レイアウト面積が増加する問題があった。
【００１３】
また、後者の従来技術によれば、発振周波数の異常を検出するための回路構成が大型化し、専有回路面積が増え、チップの小面積化の妨げとなる。さらに、発振周波数の異常を検出した後、発振周波数を変更したクロックの発振を停止する方法は開示されていない。
【００１４】
この発明は上記に鑑みてなされたもので、簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からの（外部生成）クロック信号の入力を停止させることが可能なＰＬＬ内蔵マイクロコンピュータを得ることを目的とする。
【００１５】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるＰＬＬ内蔵マイクロコンピュータにあっては、入力された外部生成クロック信号のエッジを検出するエッジ検出回路と、入力された外部生成クロック信号を自ら出力するクロック信号と位相同期しかつ、該位相同期した信号をｎ逓倍してマイクロコンピュータ内部で使用する内部クロック信号として出力するＰＬＬ回路と、前記エッジ検出回路の出力によってクリアされ、前記ＰＬＬ回路から出力される内部クロック信号をカウントソースとしてカウント動作を行うカウンタと、前記カウンタの出力が所定の設定値を越えると、これを前記外部生成クロック信号の停止として検出し、外部クロック停止検出信号を出力し続ける外部生成クロック信号停止検出部と、外部クロック停止検出信号が出力されている間、前記エッジ検出回路および前記ＰＬＬ回路への外部生成クロック信号の入力を停止させる外部生成クロック停止回路と、を備えることを特徴とする。
【００１６】
この発明によれば、簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からマイクロコンピュータへの外部生成クロック信号ＸＩＮの入力を停止させることができる。
【００１７】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるＰＬＬ内蔵マイクロコンピュータの好適な実施の形態を詳細に説明する。なお、この実施の形態により発明が限定されるものではない。
【００１８】
実施の形態１．
図１は、この発明の実施の形態１にかかるＰＬＬ内蔵マイクロコンピュータにおける発振停止検出回路の構成を示すブロック図である。この図１に示す発振停止検出回路は、ＰＬＬが内蔵されるワンチップマイクロコンピュータに搭載されるものである。
【００１９】
この図１に示す発振停止検出回路は、外部発振回路（図示せず）からの外部生成クロック信号ＸＩＮの停止を検出する発振停止検出回路１００と、外部生成クロック信号ＸＩＮを自ら出力するクロック信号と位相同期し、この位相同期した信号をｎ逓倍するＰＬＬ回路１０と、外部発振回路の停止を検出した場合に外部発振回路から発振停止検出回路１００へ入力する外部生成クロック信号ＸＩＮを停止させる外部生成クロック停止回路２００からなる。
【００２０】
外部生成クロック停止回路２００は、外部生成クロック信号ＸＩＮが停止した場合に発振停止検出回路１００から出力される外部クロック停止検出信号ＣＴ１１を反転させるノット回路６０と、外部生成クロック信号ＸＩＮとノット回路６０で反転した外部クロック停止検出信号ＣＴ１１の否定論理積をとるナンド回路７０と、ナンド回路７０から出力される信号を反転させるノット回路８０とを備えている。
【００２１】
ノット回路６０は、外部生成クロック信号ＸＩＮが停止して外部クロック停止検出信号ＣＴ１１の出力“Ｈ”が発生した時、この出力“Ｈ”を反転させて出力“Ｌ”をナンド回路７０に入力する。一方、外部生成クロック信号ＸＩＮが動作中で外部クロック停止検出信号ＣＴ１１の出力が“Ｌ”の時、この出力“Ｌ”を反転させて出力“Ｈ”をナンド回路７０に入力する。
【００２２】
ナンド回路７０は、ノット回路６０からの出力“Ｌ”が入力されることによってもう一方の外部生成クロック信号ＸＩＮからの入力信号に関係なく“Ｈ”を出力し、ノット回路８０は、ナンド回路７０から“Ｈ”が出力された場合にはこれを反転させて“Ｌ”を出力する。一方、ナンド回路７０にノット回路６０からの出力“Ｈ”が入力される場合、ナンド回路７０は外部生成クロック信号ＸＩＮからの入力信号を反転させてこれを出力する。
【００２３】
したがって、外部クロック停止検出信号ＣＴ１１が発生するとＰＬＬ回路１０には“Ｌ”が入力されて外部生成クロック信号ＸＩＮが完全に入力されない状態となる。
【００２４】
図２は、この発明にかかるＰＬＬ内蔵マイクロコンピュータにおける発振停止検出回路１００の構成を示す図である。この図２に示す発振停止検出回路１００は、外部発振回路の接続端子から入力される外部生成クロック信号ＸＩＮのエッジを検出し、エッジ検出信号ＸＥＤＧＥを出力するエッジ検出回路２０と、エッジ検出信号ＸＥＤＧＥと初期化信号ＩＮＩＴＩＡＬの論理和をとるオア回路４０と、ＰＬＬ回路１０のＶＣＯ１４から出力される内部クロック信号ＳＣＬＫをカウントソースとしてカウントクロック端子に入力し、オア回路４０の出力ＣＴ＿ＣＬＲをクリア端子に入力するカウンタ３０と、カウンタ３０の２ビットの出力の論理積をとるアンド回路５１と論理積によって出力される１ビットの情報を一時的に記憶するオア回路５２およびフリップフロップ５３で構成される外部生成クロック信号停止検出部５０とを備えている。また、外部発振回路の接続端子から入力される外部生成クロック信号ＸＩＮはＰＬＬ回路１０へ入力され、ＰＬＬ回路１０が出力する内部クロック信号ＳＣＬＫがカウンタ３０へ入力するよう接続されている。
【００２５】
エッジ検出回路２０は、この場合、外部生成クロック信号ＸＩＮを遅延させる遅延回路２１と、外部生成クロック信号ＸＩＮと遅延回路２１の出力との排他的論理和をとる排他的論理和ゲート２２とを有し、これらの構成によって外部生成クロック信号ＸＩＮの両エッジ（立ち下がりエッジおよび立ち上がりエッジ）を検出して、これら両エッジ検出のときに例えば“Ｈ”になるエッジ検出信号ＸＥＤＧＥを出力する。
【００２６】
オア回路４０は、エッジ検出信号ＸＥＤＧＥと、システムリセット時にアサートされる初期化信号ＩＮＩＴＩＡＬとの論理和をとって、その出力ＣＴ＿ＣＬＲをカウンタ３０のクリア端子に入力する。
【００２７】
ＰＬＬ回路１０は、位相比較器１１，チャージポンプ１２，キャパシタ１３，ＶＣＯ（電圧制御発振器）１４および分周器１５を備えている。位相比較器１１は、ＰＬＬ回路１０の分周器１５から出力される出力クロックＣＬＫと、外部発振回路の接続端子から入力される外部生成クロック信号ＸＩＮとの位相を比較する。位相比較器１１は、この位相のずれに従った位相進み信号または位相遅れ信号をチャージポンプ１２に出力する。チャージポンプ１２は、この位相進み／遅れ信号により、キャパシタ１３に電荷を充電／放電する。
【００２８】
位相比較器１１での位相比較の結果、外部生成クロック信号ＸＩＮの周波数よりもＰＬＬ回路１０の出力クロックＣＬＫの発振周波数のほうが低い場合は、位相比較器１１−チャージポンプ１２のペアは、出力ノードのキャパシタ１３に電荷を注入する（出力ノードの電位ＶＣＮＴをあげる）方向に動作する。逆に、外部生成クロック信号ＸＩＮの周波数よりもＰＬＬ回路１０の出力クロックＣＬＫの発振周波数のほうが高い場合は、位相比較器１１−チャージポンプ１２のペアは、出力ノードのキャパシタ１３から電荷を引き抜く（ノードの電位ＶＣＮＴを下げる）方向に動作する。
【００２９】
ＶＣＯ（電圧制御発振器）１４は、チャージポンプ１２の出力電圧（出力ノードの電位ＶＣＮＴ）に従った周波数を出力する発振器である。ＶＣＯ１４は、出力ノードの電位ＶＣＮＴの電位が高ければ、発振周波数が高くなり、出力ノードの電位ＶＣＮＴの電位が低ければ発振周波数が低くなる発振信号を出力する。この発振信号は、内部クロック信号ＳＣＬＫとして出力され、マイクロコンピュータ内のＣＰＵ（図示せず）などの各回路で使用される。ＶＣＯ１４から出力される内部クロック信号ＳＣＬＫは分周器１５でｎ（この場合はｎ＝２）分周された後、位相比較器１１に入力され、外部生成クロック信号ＸＩＮと位相が比較される。
【００３０】
このフィードバックループでは、ＶＣＯ１４の出力をｎ分周する分周器１５を挿入しているので、位相比較器１１では、ＶＣＯ１４の出力の１／ｎの周波数の信号を比較信号として、外部生成クロック信号ＸＩＮと比較することになり、これらの位相が同期されることになる。この結果、ＶＣＯ１４からは、最終的には、外部生成クロック信号ＸＩＮのｎ（この場合ｎ＝２）逓倍の周波数で同期発振した内部クロック信号ＳＣＬＫを取得することができる。
【００３１】
図３のグラフはＶＣＯ１４の一般的な特性を示すものである。この特性で、注目すべきは、ＶＣＯ１４は出力ノードの電位ＶＣＮＴがグランドレベルになったとしても、低い特定の周波数ｆｃで発振を続けているという点である。このため、外部生成クロック信号ＸＩＮが停止したとしても、ＰＬＬ回路１０からは、特定の周波数ｆｃの発振信号を取り出すことができる。
【００３２】
カウンタ３０は、この場合、２ビットのカウンタで構成されている。カウンタ３０は、内部クロック信号ＳＣＬＫをカウントソースとしてカウントアップを行うと共に、ＸＩＮのエッジまたはシステムリセット時にアサートされる初期化信号ＩＮＩＴＩＡＬによってクリアされる。なお、この場合は、ＶＣＯ１４は、外部生成クロック信号ＸＩＮの２逓倍の内部クロック信号ＳＣＬＫを生成し、またエッジ検出回路２０は、外部生成クロック信号ＸＩＮの両エッジを検出しているので、エッジ検出回路２０からのエッジ検出信号ＸＥＤＧＥ（ＣＴ＿ＣＬＲ）は、内部クロック信号ＳＣＬＫの１周期に１回発生する。
【００３３】
外部生成クロック信号停止検出部５０は、アンド回路５１、オア回路５２、フリップフロップ５３を備えている。アンド回路５１はカウンタ３０の２ビットの出力の論理積をとり、オア回路５２とフリップフロップ５３はアンド回路５１から出力される１ビットの情報を一時的に記憶するとともに外部クロック停止検出信号ＣＴ１１を出力する。この場合、カウンタ３０の２ビット出力が双方とも“Ｈ”になったとき、外部クロック停止検出信号ＣＴ１１を出力するものである。そして、この外部クロック停止検出信号ＣＴ１１が発生されたときに、外部生成クロック信号ＸＩＮの停止と判定される。外部生成クロック停止回路２００は、この外部クロック停止検出信号ＣＴ１１を利用してＰＬＬ回路１０に“Ｌ”を入力し、外部生成クロック信号ＸＩＮを完全に停止させることを可能としている。さらに、この外部クロック停止検出信号ＣＴ１１を利用して、ＣＰＵからリード可能な状態フラグをセットしたり、あるいはＣＰＵに対してリセット割り込みを発生させることで、外部生成クロック信号ＸＩＮの発振が停止したことをＣＰＵに知らせることができる。
【００３４】
つぎに、図４および図５に示すタイムチャートに従って図１および図２の各部の動作を説明する。まず、図４に従って、外部生成クロック信号ＸＩＮが正常に発振を行っているときの動作を説明する。
【００３５】
図４に示すように、ＶＣＯ１４は、外部生成クロック信号ＸＩＮの２逓倍の内部クロック信号ＳＣＬＫを生成し、またエッジ検出回路２０は、外部生成クロック信号ＸＩＮの両エッジを検出しているので、エッジ検出回路２０からのエッジ検出信号ＸＥＤＧＥ（ＣＴ＿ＣＬＲ）は、内部クロック信号ＳＣＬＫの１周期に１回発生している。よって、カウンタ３０は、００→０１の遷移を行い、０１になった直後にクリアされる動作を繰り返す。外部クロック停止検出信号ＣＴ１１は、カウンタ３０の値が「１１」になったときに“Ｈ”となる信号であるので、図４に示す外部生成クロック信号ＸＩＮの正常時は、常に“Ｌ”である。
【００３６】
つぎに、図５に従って外部生成クロック信号ＸＩＮが停止したときの動作を説明する。外部生成クロック信号ＸＩＮの発振が停止すると、チャージポンプ１２は出力ノードの電位ＶＣＮＴの電位を低下させる方向に動作するが、図２のグラフに示したように、出力ノードの電位ＶＣＮＴの電位が仮にグランドレベルまで下がったとしても、内部クロック信号ＳＣＬＫが停止することはなく、カウンタ３０はカウントアップを続ける。そして、ある一定の時間の後には（この場合はＸＩＮ停止後３クロック経過後）、カウンタ出力が「１１」になり、外部クロック停止検出信号が“Ｈ”となる。
【００３７】
そして、アンド回路５１から外部クロック停止検出信号ＣＴ１１の出力“Ｈ”が発生すると、オア回路５２とフリップフロップ５３によってこの出力“Ｈ”が一時的に記憶される状態を維持するとともに外部クロック停止検出信号ＣＴ１１を出力する。そして、ノット回路６０によってこの外部クロック停止検出信号ＣＴ１１の出力“Ｈ”を反転させて出力“Ｌ”をナンド回路７０に入力する。これにより、ナンド回路７０は”Ｈ“の出力を維持し、ノット回路８０は“Ｌ”の出力を維持することとなる。
【００３８】
このように、外部クロック停止検出信号ＣＴ１１の出力“Ｈ”が発生すると、ＰＬＬ回路１０にはノット回路８０からの“Ｌ”が入力される状態が続くこととなる。これによって、ＰＬＬ回路１０へは外部生成クロック信号ＸＩＮの入力がなされないこととなる。そして、マイコンの内部クロックへはＶＣＯ１４からｎ逓倍の内部クロック信号ＳＣＬＫを出力する。
【００３９】
また、この外部クロック停止検出信号ＣＴ１１を利用して、ＣＰＵからリード可能な状態フラグをセットしたり、あるいはＣＰＵに対してリセット割り込みを発生させることで、外部生成クロック信号ＸＩＮが停止したことをＣＰＵに知らせることができる。
【００４０】
さらに、この後外部生成クロック信号ＸＩＮが異常発振した場合であっても外部生成クロック信号ＸＩＮはＰＬＬ回路１０に入力されないためＰＬＬ回路１０は外部生成クロック信号ＸＩＮの影響を受けることなく安定して特定の周波数ｆｃの内部クロック信号ＳＣＬＫを発振することができる。また、内部クロック信号ＳＣＬＫが発振を続けているため、外部生成クロック信号ＸＩＮが停止しても、特に別の内部クロック信号に切り換えることなく、ＣＰＵは動作を続けることができ、適切なフェールセーフ措置をとることができる。
【００４１】
上記の実施の形態１では、ＸＩＮ停止後３クロック経過後に、外部クロック停止検出信号ＣＴ１１を発生させる例を示したが、カウンタのビット数をもっと増やし、外部クロック停止検出信号ＣＴ１１信号を生成するタイミングを任意に選択することができるような構成にしておけば、４，５，６，…といった任意のクロック数を待ち時間として設定することも可能となる。
【００４２】
なお、図示しないＣＰＵ内のソフトウェアによって状態フラグを参照あるいは割り込みにより外部生成クロック停止回路２００のナンド回路７０へ制御信号を生ずる構成としてＸＩＮの入力を停止させてもよい。
【００４３】
さらに、図示しない外部端子からの信号によって状態フラグを参照あるいは割り込みにより外部生成クロック停止回路２００のナンド回路７０へ制御信号を生ずる構成としてＸＩＮの入力を停止させてもよい。
【００４４】
このようにこの実施の形態１によれば、発振停止検出回路１００から外部クロック停止検出信号ＣＴ１１が出力された場合に外部生成クロック停止回路２００から“Ｌ”を出力し続けるため、外部生成クロック信号ＸＩＮがＰＬＬ回路１０に入力されることはない。したがってＰＬＬ回路１０の電圧制御発振器（ＶＣＯ）１４は外部生成クロック信号ＸＩＮの影響を受けることなく安定した状態で特定の周波数ｆｃの内部クロック信号ＳＣＬＫを出力することができる。
【００４５】
また、ＰＬＬ内蔵マイクロコンピュータにおいて、外部生成クロック信号ＸＩＮが停止した場合ノット回路６０，ナンド回路７０，ノット回路８０という極めて簡単な構成および小さな専有面積で、外部生成クロック信号ＸＩＮのＰＬＬ回路１０への入力を停止し続けることができる。
【００４６】
また、位相同期および逓倍信号生成という本来のＰＬＬの機能を損なうことなく、外部生成クロック信号ＸＩＮのＰＬＬ回路１０への入力を停止し続けることができる。さらに、内部に別の基準発信源を設けることなく、外部生成クロック信号ＸＩＮが停止したときのフェールセーフ措置を安定した状態で行うことができる。
【００４７】
実施の形態２．
図６を用いてこの発明の実施の形態２について説明する。図６は、この発明の実施の形態２にかかるＰＬＬ内蔵マイクロコンピュータにおける発振停止検出回路の構成を示すブロック図であり、図６の各構成要素のうち図１および図２に示す実施の形態１のＰＬＬ内蔵マイクロコンピュータにおける発振停止検出回路と同一の機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。
【００４８】
この図６に示す発振停止検出回路１０１は、ＰＬＬが内蔵されるワンチップマイクロコンピュータに搭載される。図６において発振停止検出回路１０１はソースまたはドレインの一方が接地されているトランジスタ９０を備えている。トランジスタ９０は、外部生成クロック信号ＸＩＮが停止して外部クロック停止検出信号ＣＴ１１から“Ｈ”が出力されるとこの信号を反転させて信号“Ｌ”を出力する。また、この信号“Ｌ”はＰＬＬ回路１０のキャパシタ１３に入力される構成としている。
【００４９】
したがって、外部生成クロック信号ＸＩＮが停止して外部生成クロック信号停止検出部５０から外部クロック停止検出信号ＣＴ１１の出力“Ｈ”が発生すると、ＰＬＬ回路１０のキャパシタ１３にはトランジスタ９０から信号“Ｌ”が入力される状態が続くこととなり、ＶＣＯ１４は出力ノードの電位ＶＣＮＴの電位変化による影響を受けないこととなる。これによってＰＬＬ回路１０は外部生成クロック信号ＸＩＮのクロック周波数が高くなった場合でもその影響を受けないこととなり、特定の周波数ｆｃの内部クロック信号ＳＣＬＫを安定して出力することができることとなる。
【００５０】
なお、図示しないＣＰＵ内のソフトウェアによって状態フラグを参照あるいは割り込みによりトランジスタ９０へ制御信号を生ずる構成としてトランジスタ９０の機能を停止させてもよい。
【００５１】
さらに、図示しない外部端子からの信号によって状態フラグを参照あるいは割り込みによりトランジスタ９０へ制御信号を生ずる構成としてトランジスタ９０の機能を停止させてもよい。
【００５２】
このように、実施の形態２によれば、発振停止検出回路１０１から外部クロック停止検出信号ＣＴ１１が出力された場合にトランジスタ９０から“Ｌ”を出力し続けるため、ＰＬＬ回路１０のＶＣＯ１４はＸＩＮの影響を受けることなく安定した状態で特定の周波数ｆｃの内部クロック信号ＳＣＬＫを出力することができる。
【００５３】
また、ＰＬＬ内蔵マイクロコンピュータにおいて、外部生成クロック信号ＸＩＮが停止した場合、ＰＬＬ内蔵マイクロコンピュータがトランジスタ９０を備えるという極めて簡単な構成および小さな専有面積で、ＶＣＯ１４が出力ノードの電位ＶＣＮＴの電位変化による影響を受けない状態を続けることができる。
【００５４】
また、位相同期および逓倍信号生成という本来のＰＬＬの機能を損なうことなく、ＶＣＯ１４が出力ノードの電位ＶＣＮＴの電位変化による影響を受けない状態を続けることができる。さらに、内部に別の基準発信源を設けることなく、外部生成クロック信号ＸＩＮが停止したときのフェールセーフ措置を安定した状態で行うことができる。
【００５５】
【発明の効果】
以上説明したとおり、この発明によれば、簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からマイクロコンピュータへの外部生成クロック信号ＸＩＮの入力を停止させため、安定した状態でフェールセーフ措置をとることができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかるＰＬＬ内蔵マイクロコンピュータの構成を示すブロック図である。
【図２】発振停止検出回路を示す回路ブロック図である。
【図３】ＶＣＯ入力ＶＣＮＴとＶＣＯ出力の関係を示すグラフである。
【図４】外部生成クロック信号ＸＩＮが正常に発振を行っているときの各部の動作を示すタイムチャートである。
【図５】外部生成クロック信号ＸＩＮが停止したときの各部の動作を示すタイムチャートである。
【図６】この発明の実施の形態２にかかるＰＬＬ内蔵マイクロコンピュータの構成を示すブロック図である。
【符号の説明】
１０ ＰＬＬ回路、１１ 位相比較器、１２ チャージポンプ、１３ キャパシタ、１４ 電圧制御発振器（ＶＣＯ）、１５ 分周器、２０ エッジ検出回路、２１ 遅延回路、２２ 排他的論理和ゲート、３０ カウンタ、４０，５２ オア回路、５０ 外部生成クロック信号停止検出部、５１ アンド回路、５３ フリップフロップ ６０，８０ ノット回路、７０ ナンド回路、９０ トランジスタ９０、１００ 発振停止検出回路、２００ 外部生成クロック停止回路、ＣＴ１１ 外部クロック停止検出信号、ＳＣＬＫ 内部クロック信号、ＸＩＮ 外部生成クロック信号。
【発明の属する技術分野】
この発明は、マイクロコンピュータの外部に接続され、マイクロコンピュータのクロック源となる外部発振回路の発振が停止したことを検出した際に外部発振回路からの発振を入力させない回路を備えるＰＬＬ内蔵マイクロコンピュータに関するものである。
【０００２】
【従来の技術】
自動車などの人命に関わる機械に用いられるマイクロコンピュータシステムでは、高い信頼性とともにフェールセーフの考え方が重要なポイントとなる。フェールセーフとは、システムの或る部分が異常になったときに、それを検知し、適切な補助手段への切り換えを行うことである。このような異常事態の一つとして、マイクロコンピュータ（以下マイコンという）の外部発振回路の発振停止がある。この外部発振回路の発振停止は、例えば、外部発振回路のオープン，ショートなどにより発生する。
【０００３】
このような外部発振回路の発振停止が発生したときに、マイコンがそれを検知し、内部クロックを、外部発振回路の接続端子側から内部のリングオシレータなどの内部発振回路に切り換える仕組みがマイコンに搭載されている。
【０００４】
この発振停止検出回路はマイクロコンピュータのチップに内蔵されており、発振停止検出回路は、外部発振回路の接続端子から入力される外部生成クロック信号のエッジを検出し、この検出に応答して充放電制御用パルス信号を発生するクロックエッジ検出回路を備えている。
【０００５】
また、発振停止検出回路はＲＣ時定数をもつ充電回路を徐々に充電していく動作と、充放電制御用パルス信号によって放電動作を行う充放電回路を備えている。外部生成クロック信号が正常発振時には、充電が完了する前に充放電制御用パルス信号による放電が定期的に行われる。しかし、外部生成クロック信号が停止すると、充放電制御用パルス信号も発生されなくなるので、充放電回路で放電が行われなくなるため、充電が完了してしまう。充放電回路はこの充電の完了を外部発振回路の発振停止として検出し、この検出に応答して、発振停止割り込みなどを発生する。
【０００６】
さらに、発振停止割り込み信号によって、切り換え部が、マイコンのメインクロックを外部生成クロック信号から、内部のリングオシレータの発振信号に切り換えることにより、外部生成クロック信号停止後もマイコンが動作することを可能としている。これにより、必要なフェールセーフ処理を実行することが可能となる。
【０００７】
この従来の発振停止検出回路に用いられる充放電回路は、抵抗Ｒと容量Ｃで構成されており、特に容量Ｃがレイアウト的に大きな面積を占めることになり、チップの小面積化の妨げとなる。また、発振停止を検出したときのみに使用する、内部生成クロック発振源としてのリングオシレータ回路も余分に必要となる。また、ＲＣによる時定数は、半導体の製造プロセスや使用条件の変動で大きく変化するため、正確な発振停止を検出するためには、設計的にも細心の注意を払ったチューニングを行う必要があり、設計ミスの原因にもなりやすい。
【０００８】
また、特許文献１に記載の異常発振検出回路は、基準発振回路部、カウンタ、記憶回路部と比較回路部で構成されており、発振周波数を変更したシステムクロックの発振周波数の異常を検出している。
【０００９】
この異常発振検出回路においては、基準発振回路部が予め設定された発振周波数の基準クロックを生成し出力している。そして、カウンタは基準発振回路部から出力される基準クロック信号をカウントし、その時々のカウント値を出力するとともに、システムクロック信号を入力し、そのシステムクロック信号に基づいてカウント値をクリアしている。
【００１０】
また、記憶回路部には基準クロック信号の発振周波数に応じた規定値が予め設定されており、比較回路部は、カウンタから出力されるカウント値と記憶回路部に記憶されている規定値とを比較し、その比較結果に基づいた検出信号を出力している。そして、この検出信号によって発振周波数の異常を検出している。
【００１１】
【特許文献１】
特開平８−７６８７７号公報（第１，３，７頁）
【００１２】
【発明が解決しようとする課題】
このように、前者の従来技術では、ＲＣによる時定数は、半導体の製造プロセスや使用条件によりばらつきが大きくなる問題がある。また、大きなＣＲ時定数を確保するためと、専用の内部生成クロック発生源を内蔵しなければならないことなどから、レイアウト面積が増加する問題があった。
【００１３】
また、後者の従来技術によれば、発振周波数の異常を検出するための回路構成が大型化し、専有回路面積が増え、チップの小面積化の妨げとなる。さらに、発振周波数の異常を検出した後、発振周波数を変更したクロックの発振を停止する方法は開示されていない。
【００１４】
この発明は上記に鑑みてなされたもので、簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からの（外部生成）クロック信号の入力を停止させることが可能なＰＬＬ内蔵マイクロコンピュータを得ることを目的とする。
【００１５】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるＰＬＬ内蔵マイクロコンピュータにあっては、入力された外部生成クロック信号のエッジを検出するエッジ検出回路と、入力された外部生成クロック信号を自ら出力するクロック信号と位相同期しかつ、該位相同期した信号をｎ逓倍してマイクロコンピュータ内部で使用する内部クロック信号として出力するＰＬＬ回路と、前記エッジ検出回路の出力によってクリアされ、前記ＰＬＬ回路から出力される内部クロック信号をカウントソースとしてカウント動作を行うカウンタと、前記カウンタの出力が所定の設定値を越えると、これを前記外部生成クロック信号の停止として検出し、外部クロック停止検出信号を出力し続ける外部生成クロック信号停止検出部と、外部クロック停止検出信号が出力されている間、前記エッジ検出回路および前記ＰＬＬ回路への外部生成クロック信号の入力を停止させる外部生成クロック停止回路と、を備えることを特徴とする。
【００１６】
この発明によれば、簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からマイクロコンピュータへの外部生成クロック信号ＸＩＮの入力を停止させることができる。
【００１７】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるＰＬＬ内蔵マイクロコンピュータの好適な実施の形態を詳細に説明する。なお、この実施の形態により発明が限定されるものではない。
【００１８】
実施の形態１．
図１は、この発明の実施の形態１にかかるＰＬＬ内蔵マイクロコンピュータにおける発振停止検出回路の構成を示すブロック図である。この図１に示す発振停止検出回路は、ＰＬＬが内蔵されるワンチップマイクロコンピュータに搭載されるものである。
【００１９】
この図１に示す発振停止検出回路は、外部発振回路（図示せず）からの外部生成クロック信号ＸＩＮの停止を検出する発振停止検出回路１００と、外部生成クロック信号ＸＩＮを自ら出力するクロック信号と位相同期し、この位相同期した信号をｎ逓倍するＰＬＬ回路１０と、外部発振回路の停止を検出した場合に外部発振回路から発振停止検出回路１００へ入力する外部生成クロック信号ＸＩＮを停止させる外部生成クロック停止回路２００からなる。
【００２０】
外部生成クロック停止回路２００は、外部生成クロック信号ＸＩＮが停止した場合に発振停止検出回路１００から出力される外部クロック停止検出信号ＣＴ１１を反転させるノット回路６０と、外部生成クロック信号ＸＩＮとノット回路６０で反転した外部クロック停止検出信号ＣＴ１１の否定論理積をとるナンド回路７０と、ナンド回路７０から出力される信号を反転させるノット回路８０とを備えている。
【００２１】
ノット回路６０は、外部生成クロック信号ＸＩＮが停止して外部クロック停止検出信号ＣＴ１１の出力“Ｈ”が発生した時、この出力“Ｈ”を反転させて出力“Ｌ”をナンド回路７０に入力する。一方、外部生成クロック信号ＸＩＮが動作中で外部クロック停止検出信号ＣＴ１１の出力が“Ｌ”の時、この出力“Ｌ”を反転させて出力“Ｈ”をナンド回路７０に入力する。
【００２２】
ナンド回路７０は、ノット回路６０からの出力“Ｌ”が入力されることによってもう一方の外部生成クロック信号ＸＩＮからの入力信号に関係なく“Ｈ”を出力し、ノット回路８０は、ナンド回路７０から“Ｈ”が出力された場合にはこれを反転させて“Ｌ”を出力する。一方、ナンド回路７０にノット回路６０からの出力“Ｈ”が入力される場合、ナンド回路７０は外部生成クロック信号ＸＩＮからの入力信号を反転させてこれを出力する。
【００２３】
したがって、外部クロック停止検出信号ＣＴ１１が発生するとＰＬＬ回路１０には“Ｌ”が入力されて外部生成クロック信号ＸＩＮが完全に入力されない状態となる。
【００２４】
図２は、この発明にかかるＰＬＬ内蔵マイクロコンピュータにおける発振停止検出回路１００の構成を示す図である。この図２に示す発振停止検出回路１００は、外部発振回路の接続端子から入力される外部生成クロック信号ＸＩＮのエッジを検出し、エッジ検出信号ＸＥＤＧＥを出力するエッジ検出回路２０と、エッジ検出信号ＸＥＤＧＥと初期化信号ＩＮＩＴＩＡＬの論理和をとるオア回路４０と、ＰＬＬ回路１０のＶＣＯ１４から出力される内部クロック信号ＳＣＬＫをカウントソースとしてカウントクロック端子に入力し、オア回路４０の出力ＣＴ＿ＣＬＲをクリア端子に入力するカウンタ３０と、カウンタ３０の２ビットの出力の論理積をとるアンド回路５１と論理積によって出力される１ビットの情報を一時的に記憶するオア回路５２およびフリップフロップ５３で構成される外部生成クロック信号停止検出部５０とを備えている。また、外部発振回路の接続端子から入力される外部生成クロック信号ＸＩＮはＰＬＬ回路１０へ入力され、ＰＬＬ回路１０が出力する内部クロック信号ＳＣＬＫがカウンタ３０へ入力するよう接続されている。
【００２５】
エッジ検出回路２０は、この場合、外部生成クロック信号ＸＩＮを遅延させる遅延回路２１と、外部生成クロック信号ＸＩＮと遅延回路２１の出力との排他的論理和をとる排他的論理和ゲート２２とを有し、これらの構成によって外部生成クロック信号ＸＩＮの両エッジ（立ち下がりエッジおよび立ち上がりエッジ）を検出して、これら両エッジ検出のときに例えば“Ｈ”になるエッジ検出信号ＸＥＤＧＥを出力する。
【００２６】
オア回路４０は、エッジ検出信号ＸＥＤＧＥと、システムリセット時にアサートされる初期化信号ＩＮＩＴＩＡＬとの論理和をとって、その出力ＣＴ＿ＣＬＲをカウンタ３０のクリア端子に入力する。
【００２７】
ＰＬＬ回路１０は、位相比較器１１，チャージポンプ１２，キャパシタ１３，ＶＣＯ（電圧制御発振器）１４および分周器１５を備えている。位相比較器１１は、ＰＬＬ回路１０の分周器１５から出力される出力クロックＣＬＫと、外部発振回路の接続端子から入力される外部生成クロック信号ＸＩＮとの位相を比較する。位相比較器１１は、この位相のずれに従った位相進み信号または位相遅れ信号をチャージポンプ１２に出力する。チャージポンプ１２は、この位相進み／遅れ信号により、キャパシタ１３に電荷を充電／放電する。
【００２８】
位相比較器１１での位相比較の結果、外部生成クロック信号ＸＩＮの周波数よりもＰＬＬ回路１０の出力クロックＣＬＫの発振周波数のほうが低い場合は、位相比較器１１−チャージポンプ１２のペアは、出力ノードのキャパシタ１３に電荷を注入する（出力ノードの電位ＶＣＮＴをあげる）方向に動作する。逆に、外部生成クロック信号ＸＩＮの周波数よりもＰＬＬ回路１０の出力クロックＣＬＫの発振周波数のほうが高い場合は、位相比較器１１−チャージポンプ１２のペアは、出力ノードのキャパシタ１３から電荷を引き抜く（ノードの電位ＶＣＮＴを下げる）方向に動作する。
【００２９】
ＶＣＯ（電圧制御発振器）１４は、チャージポンプ１２の出力電圧（出力ノードの電位ＶＣＮＴ）に従った周波数を出力する発振器である。ＶＣＯ１４は、出力ノードの電位ＶＣＮＴの電位が高ければ、発振周波数が高くなり、出力ノードの電位ＶＣＮＴの電位が低ければ発振周波数が低くなる発振信号を出力する。この発振信号は、内部クロック信号ＳＣＬＫとして出力され、マイクロコンピュータ内のＣＰＵ（図示せず）などの各回路で使用される。ＶＣＯ１４から出力される内部クロック信号ＳＣＬＫは分周器１５でｎ（この場合はｎ＝２）分周された後、位相比較器１１に入力され、外部生成クロック信号ＸＩＮと位相が比較される。
【００３０】
このフィードバックループでは、ＶＣＯ１４の出力をｎ分周する分周器１５を挿入しているので、位相比較器１１では、ＶＣＯ１４の出力の１／ｎの周波数の信号を比較信号として、外部生成クロック信号ＸＩＮと比較することになり、これらの位相が同期されることになる。この結果、ＶＣＯ１４からは、最終的には、外部生成クロック信号ＸＩＮのｎ（この場合ｎ＝２）逓倍の周波数で同期発振した内部クロック信号ＳＣＬＫを取得することができる。
【００３１】
図３のグラフはＶＣＯ１４の一般的な特性を示すものである。この特性で、注目すべきは、ＶＣＯ１４は出力ノードの電位ＶＣＮＴがグランドレベルになったとしても、低い特定の周波数ｆｃで発振を続けているという点である。このため、外部生成クロック信号ＸＩＮが停止したとしても、ＰＬＬ回路１０からは、特定の周波数ｆｃの発振信号を取り出すことができる。
【００３２】
カウンタ３０は、この場合、２ビットのカウンタで構成されている。カウンタ３０は、内部クロック信号ＳＣＬＫをカウントソースとしてカウントアップを行うと共に、ＸＩＮのエッジまたはシステムリセット時にアサートされる初期化信号ＩＮＩＴＩＡＬによってクリアされる。なお、この場合は、ＶＣＯ１４は、外部生成クロック信号ＸＩＮの２逓倍の内部クロック信号ＳＣＬＫを生成し、またエッジ検出回路２０は、外部生成クロック信号ＸＩＮの両エッジを検出しているので、エッジ検出回路２０からのエッジ検出信号ＸＥＤＧＥ（ＣＴ＿ＣＬＲ）は、内部クロック信号ＳＣＬＫの１周期に１回発生する。
【００３３】
外部生成クロック信号停止検出部５０は、アンド回路５１、オア回路５２、フリップフロップ５３を備えている。アンド回路５１はカウンタ３０の２ビットの出力の論理積をとり、オア回路５２とフリップフロップ５３はアンド回路５１から出力される１ビットの情報を一時的に記憶するとともに外部クロック停止検出信号ＣＴ１１を出力する。この場合、カウンタ３０の２ビット出力が双方とも“Ｈ”になったとき、外部クロック停止検出信号ＣＴ１１を出力するものである。そして、この外部クロック停止検出信号ＣＴ１１が発生されたときに、外部生成クロック信号ＸＩＮの停止と判定される。外部生成クロック停止回路２００は、この外部クロック停止検出信号ＣＴ１１を利用してＰＬＬ回路１０に“Ｌ”を入力し、外部生成クロック信号ＸＩＮを完全に停止させることを可能としている。さらに、この外部クロック停止検出信号ＣＴ１１を利用して、ＣＰＵからリード可能な状態フラグをセットしたり、あるいはＣＰＵに対してリセット割り込みを発生させることで、外部生成クロック信号ＸＩＮの発振が停止したことをＣＰＵに知らせることができる。
【００３４】
つぎに、図４および図５に示すタイムチャートに従って図１および図２の各部の動作を説明する。まず、図４に従って、外部生成クロック信号ＸＩＮが正常に発振を行っているときの動作を説明する。
【００３５】
図４に示すように、ＶＣＯ１４は、外部生成クロック信号ＸＩＮの２逓倍の内部クロック信号ＳＣＬＫを生成し、またエッジ検出回路２０は、外部生成クロック信号ＸＩＮの両エッジを検出しているので、エッジ検出回路２０からのエッジ検出信号ＸＥＤＧＥ（ＣＴ＿ＣＬＲ）は、内部クロック信号ＳＣＬＫの１周期に１回発生している。よって、カウンタ３０は、００→０１の遷移を行い、０１になった直後にクリアされる動作を繰り返す。外部クロック停止検出信号ＣＴ１１は、カウンタ３０の値が「１１」になったときに“Ｈ”となる信号であるので、図４に示す外部生成クロック信号ＸＩＮの正常時は、常に“Ｌ”である。
【００３６】
つぎに、図５に従って外部生成クロック信号ＸＩＮが停止したときの動作を説明する。外部生成クロック信号ＸＩＮの発振が停止すると、チャージポンプ１２は出力ノードの電位ＶＣＮＴの電位を低下させる方向に動作するが、図２のグラフに示したように、出力ノードの電位ＶＣＮＴの電位が仮にグランドレベルまで下がったとしても、内部クロック信号ＳＣＬＫが停止することはなく、カウンタ３０はカウントアップを続ける。そして、ある一定の時間の後には（この場合はＸＩＮ停止後３クロック経過後）、カウンタ出力が「１１」になり、外部クロック停止検出信号が“Ｈ”となる。
【００３７】
そして、アンド回路５１から外部クロック停止検出信号ＣＴ１１の出力“Ｈ”が発生すると、オア回路５２とフリップフロップ５３によってこの出力“Ｈ”が一時的に記憶される状態を維持するとともに外部クロック停止検出信号ＣＴ１１を出力する。そして、ノット回路６０によってこの外部クロック停止検出信号ＣＴ１１の出力“Ｈ”を反転させて出力“Ｌ”をナンド回路７０に入力する。これにより、ナンド回路７０は”Ｈ“の出力を維持し、ノット回路８０は“Ｌ”の出力を維持することとなる。
【００３８】
このように、外部クロック停止検出信号ＣＴ１１の出力“Ｈ”が発生すると、ＰＬＬ回路１０にはノット回路８０からの“Ｌ”が入力される状態が続くこととなる。これによって、ＰＬＬ回路１０へは外部生成クロック信号ＸＩＮの入力がなされないこととなる。そして、マイコンの内部クロックへはＶＣＯ１４からｎ逓倍の内部クロック信号ＳＣＬＫを出力する。
【００３９】
また、この外部クロック停止検出信号ＣＴ１１を利用して、ＣＰＵからリード可能な状態フラグをセットしたり、あるいはＣＰＵに対してリセット割り込みを発生させることで、外部生成クロック信号ＸＩＮが停止したことをＣＰＵに知らせることができる。
【００４０】
さらに、この後外部生成クロック信号ＸＩＮが異常発振した場合であっても外部生成クロック信号ＸＩＮはＰＬＬ回路１０に入力されないためＰＬＬ回路１０は外部生成クロック信号ＸＩＮの影響を受けることなく安定して特定の周波数ｆｃの内部クロック信号ＳＣＬＫを発振することができる。また、内部クロック信号ＳＣＬＫが発振を続けているため、外部生成クロック信号ＸＩＮが停止しても、特に別の内部クロック信号に切り換えることなく、ＣＰＵは動作を続けることができ、適切なフェールセーフ措置をとることができる。
【００４１】
上記の実施の形態１では、ＸＩＮ停止後３クロック経過後に、外部クロック停止検出信号ＣＴ１１を発生させる例を示したが、カウンタのビット数をもっと増やし、外部クロック停止検出信号ＣＴ１１信号を生成するタイミングを任意に選択することができるような構成にしておけば、４，５，６，…といった任意のクロック数を待ち時間として設定することも可能となる。
【００４２】
なお、図示しないＣＰＵ内のソフトウェアによって状態フラグを参照あるいは割り込みにより外部生成クロック停止回路２００のナンド回路７０へ制御信号を生ずる構成としてＸＩＮの入力を停止させてもよい。
【００４３】
さらに、図示しない外部端子からの信号によって状態フラグを参照あるいは割り込みにより外部生成クロック停止回路２００のナンド回路７０へ制御信号を生ずる構成としてＸＩＮの入力を停止させてもよい。
【００４４】
このようにこの実施の形態１によれば、発振停止検出回路１００から外部クロック停止検出信号ＣＴ１１が出力された場合に外部生成クロック停止回路２００から“Ｌ”を出力し続けるため、外部生成クロック信号ＸＩＮがＰＬＬ回路１０に入力されることはない。したがってＰＬＬ回路１０の電圧制御発振器（ＶＣＯ）１４は外部生成クロック信号ＸＩＮの影響を受けることなく安定した状態で特定の周波数ｆｃの内部クロック信号ＳＣＬＫを出力することができる。
【００４５】
また、ＰＬＬ内蔵マイクロコンピュータにおいて、外部生成クロック信号ＸＩＮが停止した場合ノット回路６０，ナンド回路７０，ノット回路８０という極めて簡単な構成および小さな専有面積で、外部生成クロック信号ＸＩＮのＰＬＬ回路１０への入力を停止し続けることができる。
【００４６】
また、位相同期および逓倍信号生成という本来のＰＬＬの機能を損なうことなく、外部生成クロック信号ＸＩＮのＰＬＬ回路１０への入力を停止し続けることができる。さらに、内部に別の基準発信源を設けることなく、外部生成クロック信号ＸＩＮが停止したときのフェールセーフ措置を安定した状態で行うことができる。
【００４７】
実施の形態２．
図６を用いてこの発明の実施の形態２について説明する。図６は、この発明の実施の形態２にかかるＰＬＬ内蔵マイクロコンピュータにおける発振停止検出回路の構成を示すブロック図であり、図６の各構成要素のうち図１および図２に示す実施の形態１のＰＬＬ内蔵マイクロコンピュータにおける発振停止検出回路と同一の機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。
【００４８】
この図６に示す発振停止検出回路１０１は、ＰＬＬが内蔵されるワンチップマイクロコンピュータに搭載される。図６において発振停止検出回路１０１はソースまたはドレインの一方が接地されているトランジスタ９０を備えている。トランジスタ９０は、外部生成クロック信号ＸＩＮが停止して外部クロック停止検出信号ＣＴ１１から“Ｈ”が出力されるとこの信号を反転させて信号“Ｌ”を出力する。また、この信号“Ｌ”はＰＬＬ回路１０のキャパシタ１３に入力される構成としている。
【００４９】
したがって、外部生成クロック信号ＸＩＮが停止して外部生成クロック信号停止検出部５０から外部クロック停止検出信号ＣＴ１１の出力“Ｈ”が発生すると、ＰＬＬ回路１０のキャパシタ１３にはトランジスタ９０から信号“Ｌ”が入力される状態が続くこととなり、ＶＣＯ１４は出力ノードの電位ＶＣＮＴの電位変化による影響を受けないこととなる。これによってＰＬＬ回路１０は外部生成クロック信号ＸＩＮのクロック周波数が高くなった場合でもその影響を受けないこととなり、特定の周波数ｆｃの内部クロック信号ＳＣＬＫを安定して出力することができることとなる。
【００５０】
なお、図示しないＣＰＵ内のソフトウェアによって状態フラグを参照あるいは割り込みによりトランジスタ９０へ制御信号を生ずる構成としてトランジスタ９０の機能を停止させてもよい。
【００５１】
さらに、図示しない外部端子からの信号によって状態フラグを参照あるいは割り込みによりトランジスタ９０へ制御信号を生ずる構成としてトランジスタ９０の機能を停止させてもよい。
【００５２】
このように、実施の形態２によれば、発振停止検出回路１０１から外部クロック停止検出信号ＣＴ１１が出力された場合にトランジスタ９０から“Ｌ”を出力し続けるため、ＰＬＬ回路１０のＶＣＯ１４はＸＩＮの影響を受けることなく安定した状態で特定の周波数ｆｃの内部クロック信号ＳＣＬＫを出力することができる。
【００５３】
また、ＰＬＬ内蔵マイクロコンピュータにおいて、外部生成クロック信号ＸＩＮが停止した場合、ＰＬＬ内蔵マイクロコンピュータがトランジスタ９０を備えるという極めて簡単な構成および小さな専有面積で、ＶＣＯ１４が出力ノードの電位ＶＣＮＴの電位変化による影響を受けない状態を続けることができる。
【００５４】
また、位相同期および逓倍信号生成という本来のＰＬＬの機能を損なうことなく、ＶＣＯ１４が出力ノードの電位ＶＣＮＴの電位変化による影響を受けない状態を続けることができる。さらに、内部に別の基準発信源を設けることなく、外部生成クロック信号ＸＩＮが停止したときのフェールセーフ措置を安定した状態で行うことができる。
【００５５】
【発明の効果】
以上説明したとおり、この発明によれば、簡単な構成でかつ小さな専有回路面積で、外部発振回路の停止を検出した際、外部発振回路からマイクロコンピュータへの外部生成クロック信号ＸＩＮの入力を停止させため、安定した状態でフェールセーフ措置をとることができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかるＰＬＬ内蔵マイクロコンピュータの構成を示すブロック図である。
【図２】発振停止検出回路を示す回路ブロック図である。
【図３】ＶＣＯ入力ＶＣＮＴとＶＣＯ出力の関係を示すグラフである。
【図４】外部生成クロック信号ＸＩＮが正常に発振を行っているときの各部の動作を示すタイムチャートである。
【図５】外部生成クロック信号ＸＩＮが停止したときの各部の動作を示すタイムチャートである。
【図６】この発明の実施の形態２にかかるＰＬＬ内蔵マイクロコンピュータの構成を示すブロック図である。
【符号の説明】
１０ ＰＬＬ回路、１１ 位相比較器、１２ チャージポンプ、１３ キャパシタ、１４ 電圧制御発振器（ＶＣＯ）、１５ 分周器、２０ エッジ検出回路、２１ 遅延回路、２２ 排他的論理和ゲート、３０ カウンタ、４０，５２ オア回路、５０ 外部生成クロック信号停止検出部、５１ アンド回路、５３ フリップフロップ ６０，８０ ノット回路、７０ ナンド回路、９０ トランジスタ９０、１００ 発振停止検出回路、２００ 外部生成クロック停止回路、ＣＴ１１ 外部クロック停止検出信号、ＳＣＬＫ 内部クロック信号、ＸＩＮ 外部生成クロック信号。
Claims (7)
- 入力された外部生成クロック信号のエッジを検出するエッジ検出回路と、
入力された外部生成クロック信号を自ら出力するクロック信号と位相同期しかつ、該位相同期した信号をｎ逓倍してマイクロコンピュータ内部で使用する内部クロック信号として出力するＰＬＬ回路と、
前記エッジ検出回路の出力によってクリアされ、前記ＰＬＬ回路から出力される内部クロック信号をカウントソースとしてカウント動作を行うカウンタと、
前記カウンタの出力が所定の設定値を越えると、これを前記外部生成クロック信号の停止として検出し、外部クロック停止検出信号を出力し続ける外部生成クロック信号停止検出部と、
外部クロック停止検出信号が出力されている間、前記エッジ検出回路および前記ＰＬＬ回路への外部生成クロック信号の入力を停止させる外部生成クロック停止回路と、
を備えることを特徴とするＰＬＬ内蔵マイクロコンピュータ。 - 入力された外部生成クロック信号のエッジを検出するエッジ検出回路と、
入力された外部生成クロック信号を自ら出力するクロック信号と位相同期しかつ、該位相同期した信号をｎ逓倍してマイクロコンピュータ内部で使用する内部クロック信号として出力するＰＬＬ回路と、
前記エッジ検出回路の出力によってクリアされ、前記ＰＬＬ回路から出力される内部クロック信号をカウントソースとしてカウント動作を行うカウンタと、
前記カウンタの出力が所定の設定値を越えると、これを前記外部生成クロック信号の停止として検出し、外部クロック停止検出信号を出力し続ける外部生成クロック信号停止検出部と、
外部クロック停止検出信号が出力されている間、前記位相同期した信号を接地電位にする接地電位提供部と、
を備えることを特徴とするＰＬＬ内蔵マイクロコンピュータ。 - 前記外部クロック停止検出信号によってリセット割り込みを発生させることを特徴とする請求項１または２に記載のＰＬＬ内蔵マイクロコンピュータ。
- 前記外部クロック停止検出信号によって、ＣＰＵが読み出し可能な所定の状態フラグをセットすることを特徴とする請求項１〜３のいずれか一つに記載のＰＬＬ内蔵マイクロコンピュータ。
- 前記外部生成クロック信号停止検出部での設定値は、任意の値に設定可能であることを特徴とする請求項１〜４のいずれか一つに記載のＰＬＬ内蔵マイクロコンピュータ。
- 前記外部生成クロック停止回路を用いるか否かの選択を行うことができるソフトウェアまたは外部端子をさらに備えることを特徴とする請求項１、３〜５のいずれか一つに記載のＰＬＬ内蔵マイクロコンピュータ。
- 前記接地電位提供部を用いるか否かの選択を行うことができるソフトウェアまたは外部端子をさらに備えることを特徴とする請求項２〜５のいずれか一つに記載のＰＬＬ内蔵マイクロコンピュータ。
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2003
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