JP5660138B2 - 集積回路および試験方法 - Google Patents
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Description
上述してきたように、JTAG−LSI10は、入力ピンから入力された信号の値を記憶するバウンダリレジスタセル12を有する。そして、JTAG−LSI10は、入力ピン11から入力された信号の値をバウンダリレジスタセル12に記憶するように制御し、バウンダリレジスタセル12に記憶された値を外部に出力するように制御する。このようなJTAG−LSI10は、発振器20によって出力された信号を入力ピン11から受信し、信号が発振していることを検出した場合には、バウンダリレジスタセル12に所定の値を記憶させる。このため、発振器20からJTAG−LSI10までの配線経路を適切に試験することが可能である。また、高価なインサーキット治具などを必要とせず、引出し配線を使用しないため発振器の発振波形に乱れが生じることもなく、発振器20の発振結果と発信機20からJTAG−LSI100までの配線経路を簡易かつ適切に試験することができる。
上記の実施例1では、発振器からの出力信号の周波数が所定の閾値以上である場合には、所定の値をバウンダリレジスタセルに記憶させてTDOで出力する場合を説明した。しかし、出力信号が発振していることを検出した場合にバウンダリレジスタセルに所定の値を記憶させるか、または、発振器から出力された出力信号の値をバウンダリレジスタセルに記憶させるかを選択できるようにしてもよい。
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
11 入力ピン
12 バウンダリレジスタセル
13 出力ピン
14 TAPコントローラ
15 発振検出回路
15a クロックカウンタ回路
15b 論理和回路
15c 論理積回路
15d 否定回路
16 周波数測定回路
17 命令レジスタ
18 命令デコーダ
19 周波数読取セル
19a MPX
20 発振器
30 コネクタ
Claims (5)
- 入力ピンから入力された信号の値を記憶するレジスタセルと、
前記入力ピンから入力された信号の値を前記レジスタセルに記憶するように制御し、前記レジスタセルに記憶された値を外部に出力するように制御する制御部と、
発振器によって出力された信号を前記入力ピンから受信し、該信号が発振していることを検出した場合には、前記レジスタセルに所定の値を記憶させる発振検出部と、
を有することを特徴とする集積回路。 - 前記発振検出部は、前記発振器によって出力された信号を前記入力ピンから受信し、該信号の周波数をカウントし、該周波数が所定数以上である場合には、前記レジスタセルに所定の値を記憶させることを特徴とする請求項1に記載の集積回路。
- 前記発振器によって出力された信号の周波数を記憶する周波数記憶用セルをさらに有し、
前記発振検出部は、前記発振器によって出力された信号を前記入力ピンから受信し、該信号の周波数をカウントし、該カウントされた前記周波数を記憶する周波数記憶用セルに記憶させることを特徴とする請求項1に記載の集積回路。 - 前記発振検出部によって前記発振器が出力した信号が発振していることを検出した場合に前記レジスタセルに所定の値を記憶させるか、または、前記発振器から出力された出力信号の値を前記レジスタセルに記憶させるかを選択する選択部をさらに有することを特徴とする請求項1〜3のいずれか一つに記載の集積回路。
- 発振器によって出力された信号を入力ピンから受信し、該信号が発振していることを検出した場合には、前記入力ピンから入力された信号の値を記憶するレジスタセルに所定の値を記憶させる発振検出ステップと、
前記レジスタセルに記憶された値を外部に出力するように制御する制御ステップと、
を含んだことを特徴とする試験方法。
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