JP5328525B2

JP5328525B2 - 半導体装置

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Publication number: JP5328525B2
Application number: JP2009157696A
Authority: JP
Inventors: 義孝相馬
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-07-02
Filing date: 2009-07-02
Publication date: 2013-10-30
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Description

本発明は、チャージポンプ回路を用いてメモリセルに対する書き込み電圧を生成する半導体装置に関する。

一般に、フラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable and
Programmable ROM）では、データ書き換えに、電源電圧ＶＤＤよりも高い書き込み電圧ＶＰＰが必要とされる。そのような高い書き込み電圧ＶＰＰを、チャージポンプ回路を用いて生成する半導体装置が知られている。しかしながら、チャージポンプ回路による昇圧が不十分であると、所望の書き込み電圧ＶＰＰが得られず、書き込みエラーが発生する可能性がある。

特許文献１は、チャージポンプ回路を用いて電源電圧ＶＤＤから書き込み電圧ＶＰＰを生成し、その書き込み電圧ＶＰＰで不揮発性メモリのプログラム・消去を行う技術を開示している。このとき、低電圧検知回路は、チップへ入力される電源電圧ＶＤＤそのものを検査する。もし、その電源電圧ＶＤＤが所定値を下回る場合、コントロールレジスタが、チャージポンプ回路をディスエーブルにする。

特許文献２は、書き込みエラーを抑制するためにチャージポンプ出力（書き込み電圧ＶＰＰ）をモニタする技術を開示している。図１は、特許文献２に開示されている半導体装置の構成を示している。

データ書き込み時、書き込み開始信号ＥＮＡが活性化される。それに応答して、書き込み制御回路１０は、発振指示信号ＳＴＡＲＴを活性化する。その発振指示信号ＳＴＡＲＴに応答して、発振回路２０は、クロック信号ＣＫ、ＣＫ／を生成し、それをチャージポンプ回路３０に出力する。チャージポンプ回路３０は、クロック信号ＣＫ、ＣＫ／に基づいて動作し、書き込み電圧ＶＰＰを生成する。その書き込み電圧ＶＰＰを用いることにより、記憶回路４０はメモリセルにデータを書き込む。

ここで、高電圧検出部５０は、書き込み電圧ＶＰＰが所望の電圧値に達したか否かをモニタする。より詳細には、書き込み制御回路１０は、発振指示信号ＳＴＡＲＴを活性化するとともに、１パルスの期間設定信号ＴＥＳＴを出力する。この期間設定信号ＴＥＳＴは、書き込み電圧ＶＰＰをモニタするテスト期間を設定するための信号である。期間設定信号ＴＥＳＴがＨｉｇｈレベルの間、記憶回路４０内のスイッチは、メモリセルへの書き込み電圧ＶＰＰの供給を遮断し、一方、高電圧検出部５０は、書き込み電圧ＶＰＰを所定の基準電圧と比較する。

テスト期間終了時の書き込み電圧ＶＰＰが所定の基準電圧に達していない場合、高電圧検出部５０は、エラーを示す判定信号ＬＶＰＰを出力し、また、昇圧動作を停止させるためのディスエーブル信号ＤＩＳ／を書き込み制御回路１０に出力する。ディスエーブル信号ＤＩＳ／が活性化された場合、書き込み制御回路１０は、発振指示信号ＳＴＡＲＴを非活性化し、それにより、発振回路２０及びチャージポンプ回路３０の動作が停止する。

このように、テスト期間終了時に書き込み電圧ＶＰＰが所定値に達していない場合、エラーを示す判定信号ＬＶＰＰが外部に通知される。更に、チャージポンプ回路３０の動作が停止し、書き込み電圧ＶＰＰが低下する。従って、その書き込み電圧ＶＰＰがメモリセルに印加されたとしても、メモリセルのデータに影響は及ばない。つまり、不確実なデータ書き込みや誤ったデータ書き換えが防止される。

米国特許７，１８７，６００号特開２０００−３５３３９２号公報

図１で示された構成の場合、テスト期間中は、メモリセルへの書き込み電圧ＶＰＰの供給が遮断されている。つまり、メモリセルへの電気的接続がオープンとなっている状態で、チャージポンプの出力レベルがモニタされている。しかしながら、実際の書き込みでは、メモリセルに負荷電流が流れる。その負荷電流があるレベル以上になると、チャージポンプの出力レベルが低下する。従って、テスト期間中に所望の書き込み電圧ＶＰＰが得られていても、実際の書き込み時に所望の書き込み電圧ＶＰＰが得られない可能性がある。これは、書き込みエラーを招く。

本発明の１つの観点において、半導体装置は、チャージポンプ回路、負荷電流印加回路、記憶回路、及び高電圧検出部を備える。チャージポンプ回路は、その出力が第１ノードに接続されており、テスト期間の開始後に昇圧動作を開始する。負荷電流印加回路は、テスト期間中に負荷電流を第１ノードに供給し、テスト期間の終了後に第１ノードへの負荷電流の供給を停止する。ここで、第１ノードの電圧は書き込み電圧である。記憶回路は、メモリセルを有し、テスト期間中にメモリセルへの書き込み電圧の印加を停止し、テスト期間の終了後に書き込み電圧をメモリセルに印加する。高電圧検出部は、書き込み電圧と所定の電圧との比較を行い、書き込み電圧が所定の電圧に達しているか否かを判定する。テスト期間終了時に書き込み電圧が所定の電圧に達していない場合、高電圧検出部は、ディスエーブル信号を活性化する。ディスエーブル信号が活性化された場合、チャージポンプ回路は昇圧動作を停止し、それ以外の場合、チャージポンプ回路は昇圧動作を継続する。

本発明によれば、実際の書き込み時により近い負荷状態で、書き込み電圧ＶＰＰがモニタされる。従って、実際の書き込み時に所望の書き込み電圧ＶＰＰが得られないといった不具合が解消される。その結果、書き込みエラーが防止され、信頼性が向上する。

図１は、従来の半導体装置の構成を示すブロック図である。図２は、本発明の実施の形態に係る半導体装置の構成を示すブロック図である。図３は、書き込み制御回路の構成例を概略的に示す回路ブロック図である。図４は、記憶回路の構成例を概略的に示す回路ブロック図である。図５は、高電圧検出部の構成例を概略的に示す回路ブロック図である。図６は、負荷電流印加回路の構成例を概略的に示す回路ブロック図である。図７は、本実施の形態に係る半導体装置の動作の一例を説明するためのタイミングチャートである。図８は、本実施の形態に係る半導体装置の動作の他の例を説明するためのタイミングチャートである。図９は、本実施の形態の効果を説明するための概念図である。図１０は、本実施の形態に係る半導体装置の変形例を示すブロック図である。

添付図面を参照して、本発明の実施の形態に係る半導体装置を説明する。

１．構成
図２は、本実施の形態に係る半導体装置の構成を示すブロック図である。半導体装置は、書き込み制御回路１０、発振回路２０、チャージポンプ回路３０、記憶回路４０、高電圧検出部５０、及び負荷電流印加回路６０を備えている。

（書き込み制御回路１０）
書き込み制御回路１０は、書き込み開始信号ＥＮＡ及びディスエーブル信号ＤＩＳ／を受け取り、発振指示信号ＳＴＡＲＴ及び期間設定信号ＴＥＳＴを出力する。書き込み開始信号ＥＮＡは、データ書き込みの開始を指示する信号である。ディスエーブル信号ＤＩＳ／は、後述されるチャージポンプ回路３０による昇圧動作を停止させるための信号である。発振指示信号ＳＴＡＲＴは、後述される発振回路２０に発振動作を行わせるための信号である。期間設定信号ＴＥＳＴは、書き込み電圧ＶＰＰをモニタするテスト期間を設定するための信号である。

書き込み開始信号ＥＮＡが活性化されると、書き込み制御回路１０は、発振指示信号ＳＴＡＲＴを活性化し、更に、１パルスの期間設定信号ＴＥＳＴを出力する。一方、ディスエーブル信号ＤＩＳ／が活性化されると、書き込み制御回路１０は、発振指示信号ＳＴＡＲＴを非活性化する。

図３は、書き込み制御回路１０の一構成例を概略的に示している。図３に示されるように、書き込み制御回路１０は、ＡＮＤゲート１１とパルス発生回路１２を含んでいる。ＡＮＤゲート１１には書き込み開始信号ＥＮＡとディスエーブル信号ＤＩＳ／が入力され、それらの論理積が発振指示信号ＳＴＡＲＴとして出力される。すなわち、ディスエーブル信号ＤＩＳ／がＨｉｇｈレベル（非活性）の間に書き込み開始信号ＥＮＡがＨｉｇｈレベル（活性）になると、発振指示信号ＳＴＡＲＴがＨｉｇｈレベル（活性）となる。ディスエーブル信号ＤＩＳ／がＬｏｗレベル（活性）になると、発振指示信号ＳＴＡＲＴがＬｏｗレベル（非活性）となる。

パルス発生回路１２は、書き込み開始信号ＥＮＡがＨｉｇｈレベルになると、１ショットのパルスを生成する。そのパルスが期間設定信号ＴＥＳＴである。期間設定信号ＴＥＳＴは、所定の期間（例えば２００μｓ）、Ｈｉｇｈレベルとなる。その所定の期間が、書き込み電圧ＶＰＰをモニタするためのテスト期間である。

（発振回路２０）
発振回路２０は、書き込み制御回路１０の出力に接続されており、書き込み制御回路１０から発振指示信号ＳＴＡＲＴを受け取る。発振指示信号ＳＴＡＲＴがＨｉｇｈレベル（活性）になると、発振回路２０は発振し、クロック信号ＣＫ（例えば５ＭＨｚ）及び逆位相のクロック信号ＣＫ／を生成する。発振回路２０は、それらクロック信号ＣＫ、ＣＫ／をチャージポンプ回路３０に供給する。発振指示信号ＳＴＡＲＴがＬｏｗレベル（非活性）になると、発振回路２０は発振動作を停止する。

（チャージポンプ回路３０）
チャージポンプ回路３０は、発振回路２０からクロック信号ＣＫ、ＣＫ／を受け取り、それらクロック信号ＣＫ、ＣＫ／に基づいて昇圧動作を行う。具体的には、チャージポンプ回路３０は、クロック信号ＣＫ、ＣＫ／を用いて電源電圧ＶＤＤを昇圧し、高電圧を生成する。チャージポンプ回路３０の出力は「ノードＮＡ」に接続されており、チャージポンプ回路３０によって生成された高電圧はノードＮＡに出力される。

（記憶回路４０）
記憶回路４０は、メモリセルを備えており、そのメモリセルにデータを記憶させる機能を有している。例えば、記憶回路４０は、フラッシュメモリやＥＥＰＲＯＭ等の不揮発性メモリである。記憶回路４０は、上述のノードＮＡに接続されており、そのノードＮＡの電圧をメモリセルに対するデータ書き込みに用いる。すなわち、ノードＮＡの電圧が、「書き込み電圧ＶＰＰ」である。フラッシュメモリやＥＥＰＲＯＭの場合、データ書き込みに要求される書き込み電圧ＶＰＰは、例えば１５Ｖ以上である。

本実施の形態において、記憶回路４０は、書き込み制御回路１０から上述の期間設定信号ＴＥＳＴを受け取る。期間設定信号ＴＥＳＴがＨｉｇｈレベルの間、すなわち、テスト期間中、記憶回路４０は、メモリセルへの書き込み電圧ＶＰＰの印加を停止する。従って、テスト期間中は、メモリセルへのデータ書き込みは行われない。一方、期間設定信号ＴＥＳＴがＬｏｗレベルになると、すなわち、テスト期間が終了すると、記憶回路４０は、メモリセルへ書き込み電圧ＶＰＰを印加する。

図４は、記憶回路４０の一構成例を概略的に示している。記憶回路４０は、メモリセル４１とスイッチ４２を備えている。スイッチ４２は、期間設定信号ＴＥＳＴに応じて、ノードＮＡとメモリセル４１との間の電気的接続をＯＮ／ＯＦＦする。期間設定信号ＴＥＳＴがＨｉｇｈレベルの場合、すなわち、テスト期間中、スイッチ４２はＯＦＦする。従って、メモリセル４１への書き込み電圧ＶＰＰの供給が遮断される。一方、期間設定信号ＴＥＳＴがＬｏｗレベルの場合、すなわち、テスト期間終了後、スイッチ４２はＯＮする。これにより、書き込み電圧ＶＰＰがメモリセル４１に供給される。

（高電圧検出部５０）
高電圧検出部５０は、上述のノードＮＡに接続されており、当該ノードＮＡに現れる書き込み電圧ＶＰＰをモニタする。具体的には、高電圧検出部５０は、書き込み電圧ＶＰＰと所定の電圧との比較を行い、書き込み電圧ＶＰＰが当該所定の電圧に達しているか否かを判定する。また、高電圧検出部５０は、書き込み制御回路１０から上述の期間設定信号ＴＥＳＴを受け取り、書き込み制御回路１０に上述のディスエーブル信号ＤＩＳ／を出力する。テスト期間終了時に書き込み電圧ＶＰＰが所定の電圧に達していない場合、高電圧検出部５０は、上述のディスエーブル信号ＤＩＳ／をＬｏｗレベル（活性）に設定し、それによりチャージポンプ回路３０の昇圧動作を停止させる。更に、高電圧検出部５０は、エラーを示す判定信号ＬＶＰＰを出力する。

図５は、高電圧検出部５０の一構成例を概略的に示している。図５に示されるように、高電圧検出部５０は、基準電圧発生回路５１、キャパシタ５２、５３、比較回路５４、フリップフロップ５５、及びインバータ５６を含んでいる。

基準電圧発生回路５１は、例えばバンドギャップ基準電圧発生源であり、基準電圧ＶＢＧを生成する。キャパシタ５２、５３は、上記ノードＮＡとグランドとの間に直列に接続されており、書き込み電圧ＶＰＰを分圧する。分圧の結果、キャパシタ５２、５３間の接続ノードＮには、書き込み電圧ＶＰＰに応じた電圧ＶＰＰＦが現れる。

比較回路５４は、基準電圧ＶＢＧと電圧ＶＰＰＦとの比較を行う。具体的には、比較回路５４の反転入力端子（−）は上記接続ノードＮＡに接続されており、その非反転入力端子（＋）は基準電圧発生回路５１の出力端子に接続されている。書き込み電圧ＶＰＰに応じた電圧ＶＰＰＦが基準電圧ＶＢＧより高い場合、比較回路５４は、Ｌｏｗレベルの信号を出力する。一方、書き込み電圧ＶＰＰに応じた電圧ＶＰＰＦが基準電圧ＶＢＧより低い場合、比較回路５４は、Ｈｉｇｈレベルの信号を出力する。

フリップフロップ５５のリセット端子（Ｒ）には、外部からリセット信号ＲＳＴが入力される。フリップフロップ５５のデータ入力端子（Ｄ）には、比較回路５４からの出力信号が入力される。フリップフロップ５５のクロック信号端子（ＣＫ）には、書き込み制御回路１０からの期間設定信号ＴＥＳＴが入力される。フリップフロップ５５の出力端子（Ｑ）からは、判定信号ＬＶＰＰが出力される。また、フリップフロップ５５の出力端子（Ｑ）はインバータ６３に接続されており、判定信号ＬＶＰＰの反転信号がディスエーブル信号ＤＩＳ／となる。

このように構成されたフリップフロップ５５は、テスト期間終了時の期間設定信号ＴＥＳＴの立ち下がりに同期して、比較回路５４の出力信号をラッチし、判定信号ＬＶＰＰとして出力する。書き込み電圧ＶＰＰに応じた電圧ＶＰＰＦが基準電圧ＶＢＧより高い場合、比較回路５４は、Ｌｏｗレベルの信号を出力する。この場合、判定信号ＬＶＰＰは、正常を示すＬｏｗレベルとなり、ディスエーブル信号ＤＩＳ／はＨｉｇｈレベル（非活性）となる。一方、書き込み電圧ＶＰＰに応じた電圧ＶＰＰＦが基準電圧ＶＢＧより低い場合、比較回路５４は、Ｈｉｇｈレベルの信号を出力する。この場合、判定信号ＬＶＰＰは、エラーを示すＨｉｇｈレベルとなり、ディスエーブル信号ＤＩＳ／はＬｏｗレベル（活性）となる。

（負荷電流印加回路６０）
負荷電流印加回路６０は、上述のノードＮＡに接続されており、当該ノードＮＡに「負荷電流」を供給する。より詳細には、負荷電流印加回路６０は、書き込み制御回路１０から上述の期間設定信号ＴＥＳＴを受け取る。そして、期間設定信号ＴＥＳＴがＨｉｇｈレベルの間、すなわち、テスト期間中、負荷電流印加回路６０は、ノードＮＡに負荷電流を供給する。その負荷電流は、データ書き込み時に記憶回路４０のメモリセル４１に流れる電流と同等である。つまり、テスト期間中も、ノードＮＡは、実際の書き込み時に近い状態に設定される。一方、期間設定信号ＴＥＳＴがＬｏｗレベルになると、すなわち、テスト期間が終了すると、負荷電流印加回路６０は、ノードＮＡへの負荷電流の供給を停止する。

図６は、負荷電流印加回路６０の一構成例を概略的に示している。負荷電流印加回路６０は、ダミーセル６１とスイッチ６２を備えている。ダミーセル６１は、記憶回路４０のメモリセル４１と同一の構造を有している。スイッチ６２は、期間設定信号ＴＥＳＴに応じて、ノードＮＡとダミーセル６１との間の電気的接続をＯＮ／ＯＦＦする。期間設定信号ＴＥＳＴがＨｉｇｈレベルの場合、すなわち、テスト期間中、スイッチ６２はＯＮする。この場合、ノードＮＡの書き込み電圧ＶＰＰがダミーセル６１に印加され、その結果、メモリセル４１に流れる電流と同等の負荷電流がノードＮＡに供給される。一方、期間設定信号ＴＥＳＴがＬｏｗレベルの場合、すなわち、テスト期間終了後、スイッチ６２はＯＦＦする。この場合、ダミーセル６１への書き込み電圧ＶＰＰの供給が遮断され、負荷電流はノードＮＡに供給されない。

２．動作
２−１．エラー時の動作
図７は、書き込み電圧ＶＰＰが不足する場合のタイミングチャートを示している。外部からリセット信号ＲＳＴが入力されると、フリップフロップ５５がリセットされる。その結果、それまでの状態にかかわらず、判定信号ＬＶＰＰはＬｏｗレベルとなり、ディスエーブル信号ＤＩＳ／はＨｉｇｈレベルとなる。その後、書き込み開始信号ＥＮＡがＨｉｇｈレベルとなり、発振指示信号ＳＴＡＲＴがＨｉｇｈレベルとなる。それと同時に、２００μｓのパルス幅の期間設定信号ＴＥＳＴが書き込み制御回路１０から出力され、テスト期間が開始する。

発振指示信号ＳＴＡＲＴに応答して、発振回路２０は、クロック信号ＣＫ、ＣＫ／を生成する。チャージポンプ回路３０は、それらクロック信号ＣＫ、ＣＫ／に基づいて昇圧動作を行い、その結果、ノードＮＡの書き込み電圧ＶＰＰが上昇していく。このとき、ノードＮＡと記憶回路４０のメモリセル４１との間の電気的接続は切断されている。その代わり、負荷電流印加回路６０が、メモリセル４１に流れる電流と同等の負荷電流をノードＮＡに供給する。これにより、チャージポンプ回路３０は、実際の書き込み時の負荷状態で昇圧動作を行うことができる。

テスト期間が終了し、期間設定信号ＴＥＳＴがＨｉｇｈレベルからＬｏｗレベルに立ち下がる。この立ち下がりに応答して、フリップフロップ５５は、比較回路５４の出力信号をラッチし、判定信号ＬＶＰＰとして出力する。本例では、テスト期間終了時に書き込み電圧ＶＰＰが所定の電圧に達していないとする。この場合、比較回路５４からはＨｉｇｈレベルの信号が出力されており、判定信号ＬＶＰＰは、エラーを示すＨｉｇｈレベルに変わる。また、ディスエーブル信号ＤＩＳ／が、ＨｉｇｈレベルからＬｏｗレベル（活性）に変わる。これにより、発振指示信号ＳＴＡＲＴがＬｏｗレベルに変わり、発振回路２０が発振動作を停止する。従って、チャージポンプ回路３０も昇圧動作を停止する。

このように、テスト期間終了時に書き込み電圧ＶＰＰが所定値に達していない場合、エラーを示す判定信号ＬＶＰＰが外部に通知される。更に、チャージポンプ回路３０の動作が停止し、書き込み電圧ＶＰＰが低下する。従って、その書き込み電圧ＶＰＰがメモリセル４１に印加されたとしても、メモリセル４１のデータに影響は及ばない。つまり、不確実なデータ書き込みや誤ったデータ書き換えが防止される。

更に、テスト期間中、ノードＮＡとメモリセル４１との間の電気的接続は切断されているが、メモリセル４１に流れる電流と同等の負荷電流がノードＮＡに供給される。これにより、チャージポンプ回路３０は、実際の書き込み時の負荷状態で昇圧動作を行うことができる。よって、高電圧検出部５０も、実際の書き込み時により近い負荷状態で、書き込み電圧ＶＰＰをモニタすることが可能となる。従って、判定精度が向上し、実際の書き込み時に所望の書き込み電圧ＶＰＰが得られないといった不具合が解消される。その結果、書き込みエラーが防止され、信頼性が向上する。

２−２．正常時の動作
図８は、十分な書き込み電圧ＶＰＰが得られる場合のタイミングチャートを示している。テスト期間終了までは、図７の場合と同様である。テスト期間が終了すると、期間設定信号ＴＥＳＴがＨｉｇｈレベルからＬｏｗレベルに立ち下がる。この立ち下がりに応答して、フリップフロップ５５は、比較回路５４の出力信号をラッチし、判定信号ＬＶＰＰとして出力する。本例では、テスト期間終了時に、書き込み電圧ＶＰＰが所定の電圧に達している。この場合、比較回路５４からはＬｏｗレベルの信号が出力されており、判定信号ＬＶＰＰはＬｏｗレベルのままである。よって、ディスエーブル信号ＤＩＳ／もＨｉｇｈレベルのままであり、発振回路２０は発振動作を継続し、チャージポンプ回路３０は昇圧動作を継続する。その後、記憶回路４０は、十分な大きさの書き込み電圧ＶＰＰをメモリセル４１に印加し、それによりデータ書き込みが正常に実施される。

３．効果
図１で示された構成の場合、テスト期間中は、メモリセルへの書き込み電圧ＶＰＰの供給が遮断されている。つまり、メモリセルへの電気的接続がオープンとなっている状態で、チャージポンプの出力レベルがモニタされている。しかしながら、実際の書き込みでは、メモリセルに負荷電流が流れる。図９に示されるように、その負荷電流があるレベル以上になると、チャージポンプの出力レベルが低下する。従って、テスト期間中に所望の書き込み電圧ＶＰＰが得られていても、実際の書き込み時に所望の書き込み電圧ＶＰＰが得られない可能性がある。これは、書き込みエラーを招く。

本実施の形態によれば、テスト期間中、ノードＮＡとメモリセル４１との間の電気的接続は切断されているが、メモリセル４１に流れる電流と同等の負荷電流がノードＮＡに供給される。これにより、チャージポンプ回路３０は、実際の書き込み時の負荷状態で昇圧動作を行うことができる。よって、高電圧検出部５０も、実際の書き込み時により近い負荷状態で、書き込み電圧ＶＰＰをモニタすることが可能となる。従って、判定精度が向上し、実際の書き込み時に所望の書き込み電圧ＶＰＰが得られないといった不具合が解消される。その結果、書き込みエラーが防止され、信頼性が向上する。

４．変形例
図１０は、本実施の形態に係る半導体装置の変形例を示している。本変形例において、半導体装置は、図２で示された構成に加えて、セル数調整部７０を更に備えている。セル数調整部７０は、制御信号ＣＯＮ１を負荷電流印加回路６０に出力し、制御信号ＣＯＮ２を記憶回路４０に出力する。

制御信号ＣＯＮ１は、テスト期間中に書き込み電圧ＶＰＰが同時に印加されるダミーセル６１の数を指定する。負荷電流印加回路６０は、制御信号ＣＯＮ１で指定された数のダミーセル６１に書き込み電圧ＶＰＰを同時に印加することによって、負荷電流を生成する。制御信号ＣＯＮ１を用いてダミーセル６１の数を変えることによって、負荷電流の大きさを変えることができる。つまり、負荷電流印加回路６０は、テスト期間中に書き込み電圧ＶＰＰを印加するダミーセル６１の数を可変に設定することによって、負荷電流の大きさを可変に設定する。

制御信号ＣＯＮ２は、データ書き込み時に書き込み電圧ＶＰＰが同時に印加されるメモリセル４１の数を指定する。記憶回路４０は、制御信号ＣＯＮ２で指定された数のメモリセル４１に書き込み電圧ＶＰＰを同時に印加する。ここで、そのメモリセル４１の数は、テスト期間中に書き込み電圧ＶＰＰが印加されたダミーセル６１の数と同じに設定される。すなわち、記憶回路４０は、上記ダミーセル６１の数と同数のメモリセル４１に書き込み電圧ＶＰＰを印加する。

例えば、セル数調整部７０は、高電圧検出部５０から判定信号ＬＶＰＰを受け取る。そして、判定信号ＬＶＰＰがＬｏｗレベルの場合、セル数調整部７０は、制御信号ＣＯＮ１で指定されるダミーセル６１の数と制御信号ＣＯＮ２で指定されるメモリセル４１の数を増加させる。一方、判定信号ＬＶＰＰがＨｉｇｈレベルの場合、セル数調整部７０は、制御信号ＣＯＮ１で指定されるダミーセル６１の数と制御信号ＣＯＮ２で指定されるメモリセル４１の数を減少させる。これにより、データ書き込みに要求される書き込み電圧ＶＰＰが得られる範囲内で、同時書き込みセル数を増やすことが可能となる。

以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。

１０書き込み制御回路
２０発振回路
３０チャージポンプ回路
４０記憶回路
４１メモリセル
５０高電圧検出部
６０負荷電流印加回路
６１ダミーセル
７０セル数調整部
ＶＰＰ書き込み電圧
ＥＮＡ書き込み開始信号
ＳＴＡＲＴ発振指示信号
ＴＥＳＴ期間設定信号
ＣＫ，ＣＫ／クロック信号
ＬＶＰＰ判定信号
ＤＩＳ／ディスエーブル信号

Claims

出力が第１ノードに接続され、テスト期間の開始後に昇圧動作を開始するチャージポンプ回路と、
前記テスト期間中に負荷電流を前記第１ノードに供給し、前記テスト期間の終了後に前記第１ノードへの前記負荷電流の供給を停止する負荷電流印加回路と、
ここで、前記第１ノードの電圧は書き込み電圧であり、
メモリセルを有し、前記テスト期間中に前記メモリセルへの前記書き込み電圧の印加を停止し、前記テスト期間の終了後に前記書き込み電圧を前記メモリセルに印加する記憶回路と、
前記書き込み電圧と所定の電圧との比較を行い、前記書き込み電圧が前記所定の電圧に達しているか否かを判定する高電圧検出部と、
セル数調整部と
を備え、
前記負荷電流印加回路は、前記メモリセルと同じ構造を有するダミーセルを備え、
前記テスト期間中、前記負荷電流印加回路は、前記ダミーセルに前記書き込み電圧を印加することによって前記負荷電流を生成し、
前記セル数調整部は、前記負荷電流印加回路が前記テスト期間中に前記書き込み電圧を印加する前記ダミーセルの数を可変に設定し、
前記テスト期間終了時に前記書き込み電圧が前記所定の電圧に達していない場合、前記高電圧検出部は、エラー信号を出力する
半導体装置。
請求項１に記載の半導体装置であって、
前記セル数調整部は、前記記憶回路が前記書き込み電圧を印加する前記メモリセルの数を、前記負荷電流印加回路が前記テスト期間中に前記書き込み電圧を印加する前記ダミーセルの数と同じに設定する
半導体装置。
請求項２に記載の半導体装置であって、
前記セル数調整部は、前記テスト期間終了時に前記書き込み電圧が前記所定の電圧に達しているか否かに基づいて、前記書き込み電圧を印加する前記ダミーセル及び前記メモリセルの数を増減させる
半導体装置。
請求項３に記載の半導体装置であって、
前記エラー信号が出力された場合、前記セル数調整部は、前記書き込み電圧を印加する前記ダミーセル及び前記メモリセルの数を減少させ、
前記エラー信号が出力されない場合、前記セル数調整部は、前記書き込み電圧を印加する前記ダミーセル及び前記メモリセルの数を増加させる
半導体装置。