JP2010096625A

JP2010096625A - 半導体集積回路及び半導体集積回路の試験方法

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Publication number: JP2010096625A
Application number: JP2008267419A
Authority: JP
Inventors: Shunichiro Masaki; 俊一郎正木
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-10-16
Filing date: 2008-10-16
Publication date: 2010-04-30
Anticipated expiration: 2028-10-16
Also published as: JP5381001B2; US20100097102A1; US8006154B2

Abstract

【課題】内蔵されたクロックジェネレータの出力クロック周波数の変動をＬＳＩチップ外部でデジタルテスタにより容易に試験できる半導体集積回路を提供する。
【解決手段】半導体集積回路は、周波数が固定の第１のクロック信号を入力として時間とともに周波数が変動する第２のクロック信号を生成するクロック生成器と、前記第１のクロック信号と前記第２のクロック信号とに基づくデジタル論理演算により前記第１のクロック信号に対応する第１の周波数と前記第２のクロック信号に対応する第２の周波数との差に応じたデジタル信号を生成する試験回路と、前記試験回路が生成するデジタル信号を外部に出力する信号経路とを含むことを特徴とする。
【選択図】図１

Description

本願開示は、一般に半導体集積回路及びその試験方法に関し、詳しくはスペクトラム拡散クロックジェネレータを内蔵する半導体集積回路及びその試験方法に関する。

電子機器内の回路中を伝搬するクロック信号により電磁波が発生し、この電磁波がＥＭＩ（Electro-Magnetic Interference）ノイズとして他の電子機器の動作などに影響を与える恐れがある。このＥＭＩノイズを低減する手法として、電子機器で使用するクロックの周波数を周期的に変動させることにより、その周波数スペクトラムを拡散してピーク値を低下させる技術がある。ＥＭＩノイズ低減の効果は、周波数の変動を大きくするほど高くなる。しかしながら周波数の変動は一種のジッタとなるので、周波数の変動が大きすぎると回路の動作に問題が生じる。このため、周波数の変動幅（変調幅）は、基準となる周波数の１０分の数パーセントから数パーセント程度とするのが一般的である。

上記のような周波数が変動するクロック信号を生成する回路がスペクトラム拡散クロックジェネレータ（Spectrum Spread Clock Generator：ＳＳＣＧ）である。ＳＳＣＧは、単体のＬＳＩ（Large-Scale Integrated Circuit）チップとして提供される場合もあれば、システムＬＳＩの内部に内蔵される場合もある。システムＬＳＩ内部に内蔵された場合、ＬＳＩの出荷時の試験の一環として、内蔵ＳＳＣＧの生成するクロック信号が適切に変調されているか否かを試験する必要がある。そのためには、ＳＳＣＧの出力するクロック信号を、信号配線を介してＬＳＩの外部に引き出し、アナログテスタでスペクトラムを確認するのが一般的である。しかしながら、アナログテスタでの測定は試験時間がかかるという問題がある。また、ＬＳＩ外部に引き出すための信号配線上や試験用のボード上などでクロック信号がノイズの影響を受けるために、１０分の数パーセントから数パーセント程度という微小な周波数変動を測定することが困難になることがある。

またシステムＬＳＩの試験に用いられるテスタは一般にデジタルテスタであり、このデジタルテスタによる試験とは別にアナログテスタを用いた試験を行なうのでは、試験の効率が悪い。しかしデジタルテスタでＳＳＣＧの試験を行なうためには、１０分の数パーセントから数パーセント程度という微小な周波数変動を測定するために、ＳＳＣＧの基準周波数の１００倍から１０００倍の周波数でデジタルテスタを動作させる必要がある。そのような高速な周波数でデジタルテスタを動作させることは、現実的に無理である。
特開平９−９８１５２号公報

以上を鑑みると、ＬＳＩに内蔵されたクロックジェネレータの出力クロック周波数の変動をＬＳＩ外部でデジタルテスタにより容易に試験できる半導体集積回路が望まれる。

半導体集積回路は、周波数が固定の第１のクロック信号を入力として時間とともに周波数が変動する第２のクロック信号を生成するクロック生成器と、前記第１のクロック信号と前記第２のクロック信号とに基づくデジタル論理演算により前記第１のクロック信号に対応する第１の周波数と前記第２のクロック信号に対応する第２の周波数との差に応じたデジタル信号を生成する試験回路と、前記試験回路が生成するデジタル信号を外部に出力する信号経路とを含むことを特徴とする。

周波数が固定の第１のクロック信号を入力として時間とともに周波数が変動する第２のクロック信号を生成するクロック生成器と、前記第１のクロック信号と前記第２のクロック信号とに基づくデジタル論理演算により前記第１のクロック信号に対応する第１の周波数と前記第２のクロック信号に対応する第２の周波数との差に応じたデジタル信号を生成する試験回路と、前記試験回路が生成するデジタル信号を外部に出力する信号経路とを含む半導体集積回路を試験する方法は、前記デジタル信号のパルスの周期を測定し、前記パルスの測定周期と所定の周期とを比較し、前記比較の結果に基づいて前記クロック生成器の良否を判断する各段階を含むことを特徴とする。

周波数が固定の第１のクロック信号を入力として時間とともに周波数が変動する第２のクロック信号を生成するクロック生成器と、前記第１のクロック信号と前記第２のクロック信号とに基づくデジタル論理演算により前記第１のクロック信号に対応する第１の周波数と前記第２のクロック信号に対応する第２の周波数との差に応じたデジタル信号を生成する試験回路と、前記試験回路が生成するデジタル信号を外部に出力する信号経路とを含む半導体集積回路を試験する方法は、前記デジタル信号を前記第１のクロック信号又は前記第２のクロック信号に同期して検出し、前記検出の結果と期待値とを比較し、前記比較の結果に基づいて前記クロック生成器の良否を判断する各段階を含むことを特徴とする。

本願開示の少なくとも１つの実施例によれば、試験回路が生成してチップ外部に出力する信号は、第１の周波数と第２の周波数との差に応じたデジタル信号である。即ち、この出力信号は、クロック信号に同期した０／１のビットからなる信号であり、第１の周波数と第２の周波数との差に応じたデジタル信号のパラメータ（例えばパルス周期等）を有する信号となる。チップ外部に出力する信号がデジタル信号であるので、信号配線上やボード上などでノイズの影響を受けてデジタル信号のパラメータが変化してしまう心配はなく、またロジックテスタでそのまま検出して試験することが可能である。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、スペクトラム拡散クロックジェネレータを内蔵する半導体集積回路の構成の一例を示す図である。図１の半導体集積回路１０はＬＳＩチップであり、スペクトラム拡散クロックジェネレータ（ＳＳＣＧ）１１、試験回路１２、内部回路１３、及び信号経路１４を含む。スペクトラム拡散クロックジェネレータ１１は、周波数が固定のクロック信号ＣＬＫ１を入力として時間とともに周波数が変動するクロック信号ＣＬＫ２を生成する。ここでクロック信号ＣＬＫ１の周波数が基準周波数となり、この基準周波数を例えば変動の中心として、クロック信号ＣＬＫ２の周波数が変動してよい。或いは、この基準周波数を例えば変動の上限としてクロック信号ＣＬＫ２の周波数が変動してもよく、或いはこの基準周波数を例えば変動の下限としてクロック信号ＣＬＫ２の周波数が変動してもよい。内部回路１３は、スペクトラム拡散クロックジェネレータ１１が生成したクロック信号ＣＬＫ２に同期して動作する回路であり、例えばＣＰＵやメモリ等を含んでよい。

試験回路１２は、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とに基づくデジタル論理演算により、クロック信号ＣＬＫ１に対応する第１の周波数とクロック信号ＣＬＫ２に対応する第２の周波数との差に応じたデジタル信号を生成する。この試験回路１２が生成するデジタル信号は、信号経路１４を介して半導体集積回路１０のチップの外部に出力され、ロジックテスタ２０に供給される。またスペクトラム拡散クロックジェネレータ１１が生成するクロック信号ＣＬＫ２も、点線で示されるように、外部に出力されロジックテスタ２０に供給されてよい。

試験回路１２が生成するデジタル信号は、１つ又は複数の２値信号であってよい。例えばクロック信号ＣＬＫ１の周波数である第１の周波数とクロック信号ＣＬＫ２の周波数である第２の周波数との差を、複数ビットによるデジタル値として表現するデジタル信号であってよい。しかしながら、回路規模やチップ外部に出力するための信号経路１４のことを考慮すると、成る可くビット数が少ないことが好ましい。例えば１ビットのデジタル信号の場合、その１ビットでデジタル値を表現可能なパラメータであるパルス間隔やパルス幅等が、上記第１の周波数と第２の周波数との差に応じたものであればよい。ここでパルス間隔やパルス幅は、クロック信号ＣＬＫ１又はクロック信号ＣＬＫ２に同期して、そのサイクルの単位で計測可能なパルス間隔やパルス幅であればよい。

外部のロジックテスタ２０は、例えば半導体集積回路１０から出力されるクロック信号ＣＬＫ２又はクロック信号ＣＬＫ１を同期信号として用いることにより、半導体集積回路１０から出力されるデジタル信号を検出する（取込む）。ロジックテスタ２０は、この検出したデジタル信号値と期待値とを比較し、両者が一致するか否かを判断する。この比較の結果に基づいて、ロジックテスタ２０は、スペクトラム拡散クロックジェネレータ１１の動作が適正か否か、即ちスペクトラム拡散クロックジェネレータ１１の良否を判定する。半導体集積回路１０の試験回路１２から出力されるデジタル信号の形式によっては、ロジックテスタ２０は、クロック信号ＣＬＫ２等を同期信号として用いる必要はない。例えば、デジタル信号のパルス間隔（パルス周期）が上記第１の周波数と第２の周波数との差に応じたものである場合、ロジックテスタ２０は、このデジタル信号のパルスの周期を測定すればよい。ロジックテスタ２０は、測定したパルス周期と所定の周期とを比較し、この比較の結果に基づいてスペクトラム拡散クロックジェネレータ１１の良否を判断することができる。

図２は、スペクトラム拡散クロックジェネレータを内蔵する半導体集積回路の構成の別の一例を示す図である。図２において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図２の半導体集積回路１０ＡはＬＳＩチップであり、ＰＬＬ（Phase-Locked Loop）型スペクトラム拡散クロックジェネレータ１１Ａ、試験回路１２、内部回路１３、信号経路１４、及び分周器１５を含む。ＰＬＬ型スペクトラム拡散クロックジェネレータ１１Ａは、周波数が固定のクロック信号ＣＬＫ１を入力として時間とともに周波数が変動するクロック信号ＣＬＫ２を生成する。ここでＰＬＬ型スペクトラム拡散クロックジェネレータ１１ＡのＰＬＬ機能により、クロック信号ＣＬＫ１の周波数のＮ倍（Ｎ：整数）の周波数が基準周波数となり、この基準周波数を例えば変動の中心として、クロック信号ＣＬＫ２の周波数が変動する。或いは、この基準周波数を例えば変動の上限としてクロック信号ＣＬＫ２の周波数が変動してもよく、或いはこの基準周波数を例えば変動の下限としてクロック信号ＣＬＫ２の周波数が変動してもよい。

分周器１５は、クロック信号ＣＬＫ２を分周することにより、クロック信号ＣＬＫ２の周波数の１／Ｎ倍の周波数の信号を生成する。試験回路１２は、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２の分周信号とに基づくデジタル論理演算により、クロック信号ＣＬＫ１の第１の周波数とクロック信号ＣＬＫ２に対応する第２の周波数（上記１／Ｎ倍の周波数）との差に応じたデジタル信号を生成する。この試験回路１２が生成するデジタル信号は、信号経路１４を介して半導体集積回路１０のチップの外部に出力される。

図３は、スペクトラム拡散クロックジェネレータを内蔵する半導体集積回路の構成の更に別の一例を示す図である。図３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図３の半導体集積回路１０ＢはＬＳＩチップであり、分周型スペクトラム拡散クロックジェネレータ１１Ｂ、試験回路１２、内部回路１３、信号経路１４、及び分周器１６を含む。分周型スペクトラム拡散クロックジェネレータ１１Ｂは、周波数が固定のクロック信号ＣＬＫ１を入力として時間とともに周波数が変動するクロック信号ＣＬＫ２を生成する。ここで分周型スペクトラム拡散クロックジェネレータ１１Ｂの分周機能により、クロック信号ＣＬＫ１の周波数の１／Ｎ倍（Ｎ：整数）の周波数が基準周波数となり、この基準周波数を例えば変動の中心として、クロック信号ＣＬＫ２の周波数が変動する。或いは、この基準周波数を例えば変動の上限としてクロック信号ＣＬＫ２の周波数が変動してもよく、或いはこの基準周波数を例えば変動の下限としてクロック信号ＣＬＫ２の周波数が変動してもよい。

分周器１６は、クロック信号ＣＬＫ１を分周することにより、クロック信号ＣＬＫ１の周波数の１／Ｎ倍の周波数の信号を生成する。試験回路１２は、クロック信号ＣＬＫ１の分周信号とクロック信号ＣＬＫ２とに基づくデジタル論理演算により、クロック信号ＣＬＫ１に対応する第１の周波数（上記１／Ｎ倍の周波数）とクロック信号ＣＬＫ２の第２の周波数との差に応じたデジタル信号を生成する。試験回路１２が生成するデジタル信号は、信号経路１４を介して半導体集積回路１０のチップの外部に出力される。

図４は、スペクトラム拡散クロックジェネレータを内蔵する半導体集積回路の試験回路１２の構成の一例を示す図である。図４において、試験回路１２は、パターンジェネレータ２１とパターンチェッカ２２とを含む。パターンジェネレータ２１は、クロック信号ＣＬＫ１の第１の周波数に同期して動作し、ビットシーケンスを生成するパターン生成回路である。パターンチェッカ２２は、クロック信号ＣＬＫ２の第２の周波数に同期して動作し、上記ビットシーケンスが期待値シーケンスと一致するか否かを判定するパターン検出回路である。このようなパターン生成回路は疑似ランダムビットシーケンス生成器として構成し、パターン検出回路は疑似ランダムビットシーケンス検出回路として構成することができる。

図５は、パターンジェネレータ２１の構成の一例を示す図である。図５のパターンジェネレータ２１は、フリップフロップ３０−１乃至３０−７とＸＯＲ回路３１とを含む。フリップフロップ３０−１乃至３０−７は初期値を１にするプリセット機能を備えたものであってよい。フリップフロップ３０−１乃至３０−７は、ある段のフリップフロップのデータ出力Ｑが次段のフリップフロップのデータ入力に接続されるように直列に縦続接続され、各クロック入力端には共通にクロック信号ＣＬＫ１が供給される。このクロック信号ＣＬＫ１は、図４に示すようにスペクトラム拡散クロックジェネレータ１１とパターンジェネレータ２１とに供給されるものである。

ＸＯＲ回路３１は、６段目のフリップフロップ３０−６の出力と７段目のフリップフロップ３０−７の出力との排他的論理和を演算し、その演算結果を出力する。ＸＯＲ回路３１の出力は、１段目のフリップフロップ３０−１のデータ入力に接続される。ＸＯＲ回路３１の出力が、生成された疑似乱数ビットシーケンスＰＲＢＳとなる。

図６は、パターンチェッカ２２の構成の一例を示す図である。図６に示すパターンチェッカ２２は、図５に示すパターンジェネレータ２１の生成する疑似乱数ビットシーケンスを検出する検出器である。パターンチェッカ２２は、フリップフロップ４０−１乃至４０−７、ＸＯＲ回路４１、及びＸＯＲ回路４２を含む。フリップフロップ４０−１乃至４０−７は初期値を１にするプリセット機能を備えたものであってよい。フリップフロップ４０−１乃至４０−７は、ある段のフリップフロップのデータ出力Ｑが次段のフリップフロップのデータ入力に接続されるように直列に縦続接続され、各クロック入力端には共通にクロック信号ＣＬＫ２が供給される。このクロック信号ＣＬＫ２は、図４に示すようにスペクトラム拡散クロックジェネレータ１１からパターンチェッカ２２に供給されるものである。一段目のフリップフロップ４０−１のデータ入力には、図５のパターンジェネレータ２１が生成する疑似乱数ビットシーケンスＰＲＢＳが供給される。ＸＯＲ回路４１は、６段目のフリップフロップ４０−６の出力と７段目のフリップフロップ４０−７の出力との排他的論理和を演算し、その演算結果を出力する。

図５のフリップフロップ３０−１乃至３０−７の７ビットの格納データがあるビットパターンＢであるときに、ＸＯＲ回路３１の出力値をＸとする。このビットパターンＢは、７クロックサイクルをかけて疑似乱数ビットシーケンスＰＲＢＳとして順次出力される。図６のフリップフロップ４０−１乃至４０−７は、疑似乱数ビットシーケンスＰＲＢＳとして供給されたビットパターンＢを７クロックサイクルかけて順次格納する。フリップフロップ４０−１乃至４０−７にビットパターンＢが格納されている状態で、ＸＯＲ回路４１の出力値は上記Ｘに等しい。またビットパターンＢの最後のビットの直後には、図５のＸＯＲ回路３１の出力値Ｘが疑似乱数ビットシーケンスＰＲＢＳとして供給される。従って、ＸＯＲ回路４１の出力値がＸであるとき、図６のパターンチェッカ２２に供給されている疑似乱数ビットシーケンスＰＲＢＳの１ビットもまたＸである。即ち、ＸＯＲ回路４２の２つの入力は互いに等しいビット値となり、ＸＯＲ回路４２の出力ＯＵＴは０となる。

クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とが同一の周波数であれば、パターンジェネレータ２１とパターンチェッカ２２は同期して動作し、ＸＯＲ回路４２の出力ＯＵＴは常に０となる。しかしながらスペクトラム拡散クロックジェネレータ１１の出力であるクロック信号ＣＬＫ２の周波数は、クロック信号ＣＬＫ１の周波数に対して変動している。このようにクロック信号ＣＬＫ２の周波数がクロック信号ＣＬＫ１の周波数に対してずれている場合、各サイクルでの僅かなずれが徐々に蓄積されていく。複数のクロックサイクルが経過して１クロックサイクル分のずれが蓄積されると、そのタイミングでＸＯＲ回路４２の２つの入力ビットが互いに異なる位置のビットとなる。これらの異なる位置のビットのビット値が異なれば、ＸＯＲ回路４２の出力ＯＵＴは１となる。

例えば、クロック信号ＣＬＫ２の周波数がクロック信号ＣＬＫ１の周波数に対して１％早い場合、１００クロックサイクルに一度、上記のようなビットずれが発生することになる。このビットずれの状態は、７クロックサイクルの間継続し、この期間において出力信号ＯＵＴに１がランダムに発生する。例えばＯＲ回路により７クロックサイクル分の７つの出力ＯＵＴの論理和をとれば、１００クロックサイクルに一度“１”となるパルス信号が得られる。このようなパルス信号をパターンチェッカ２２のＥｒｒｏｒ出力とすればよい。

図７は、１００クロックサイクルに一度“１”となるＥｒｒｏｒ出力の波形の一例を示す図である。クロック信号ＣＬＫ２の周波数がクロック信号ＣＬＫ１の周波数に対して１％ずれている場合には、図７に示されるように、パターンチェッカ２２のＥｒｒｏｒ出力の値は１００クロックサイクルに一度“１”となる。即ち、パターンチェッカ２２のＥｒｒｏｒ出力は、クロック信号ＣＬＫ１の周波数とクロック信号ＣＬＫ２の周波数との差（この例では１％）に応じたパルス周期（この例では１００サイクル）を有する信号となる。

図８は、周波数変動とＥｒｒｏｒ出力との関係を示す図である。図８の上段にはクロック信号ＣＬＫ１の固定の周波数と、クロック信号ＣＬＫ２の変動する周波数とが示される。縦軸が周波数の値を示し、横軸が時間を示す。クロック信号ＣＬＫ２の周波数は、クロック信号ＣＬＫ１の周波数を上限として、所定の周波数範囲内で増減を繰り返すものとなっている。図８の下段には、パターンチェッカ２２のＥｒｒｏｒ出力が示される。前述の説明のように、パターンチェッカ２２のＥｒｒｏｒ出力は、クロック信号ＣＬＫ１の周波数とクロック信号ＣＬＫ２の周波数との差に応じたパルス間隔を有する信号となる。即ち、周波数差が大きい箇所ではＥｒｒｏｒ出力のパルス間隔が密となり、周波数差が小さいところではＥｒｒｏｒ出力のパルス間隔が粗となる。クロック信号ＣＬＫ２の周波数が増減を繰り返すのに応じて、Ｅｒｒｏｒ出力のパルス間隔も増減を繰り返す。

図９は、試験回路１２の構成の別の一例を示す図である。図９において、試験回路１２は、位相比較器５０を含む。位相比較器５０は、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相とを比較する。位相比較器５０は、位相比較の結果に応じて何れの位相が進んでいるのかを示す信号を出力信号ＤＯＵＴとして生成してよい。

図１０は、位相比較器５０の構成の一例を示す図である。この位相比較器５０は、入力信号Ｉｎ１であるクロック信号ＣＬＫ２のエッジと入力信号Ｉｎ２であるクロック信号ＣＬＫ１の対応するエッジとの前後関係に応じた信号レベルを有する信号を出力する。位相比較器５０は、ＮＡＮＤ回路５１乃至５５、インバータ５６乃至６０、ＮＯＲ回路６１及び６２を含む。

ＮＡＮＤ回路５４及び５５はラッチを構成し、初期状態では２つの入力がＬＯＷであり、２つの出力はＨＩＧＨである。またＮＯＲ回路６１及び６２はラッチを構成し、初期状態では２つの入力がＬＯＷであり、出力ＤＯＵＴはＨＩＧＨである。信号Ｉｎ１の立ち上がりエッジが、信号Ｉｎ２の立ち上がりエッジより早い場合、ＮＡＮＤ回路５２の出力の方がＮＡＮＤ回路５３の出力よりも先にＨＩＧＨになる。従って、ＮＡＮＤ回路５４の出力がＬＯＷになり、ＮＡＮＤ回路５５の出力はＨＩＧＨのままである。この状態はラッチされるので、その後信号Ｉｎ２の立ち上がりエッジ等によってＮＡＮＤ回路５３の出力がＨＩＧＨになっても状態は変化しない。従って、信号Ｉｎ１の方が位相が進んでいる場合には、インバータ５９の出力はＨＩＧＨになる。逆に信号Ｉｎ２の方が位相が進んでいる場合には、インバータ６０の出力がＨＩＧＨになる。その結果、信号Ｉｎ１の方が位相が進んでいる場合には、出力ＤＯＵＴはＬＯＷになる。逆に信号Ｉｎ２の方が位相が進んでいる場合には、出力ＤＯＵＴはＨＩＧＨのままとなる。

ここでインバータ５８からの信号は、適切なタイミングでＮＡＮＤ回路５２及び５３の出力を同時にＬＯＷにすることで、ＮＡＮＤ回路のラッチの状態を初期状態に戻す役目を果たす。このような構成にしないと、信号Ｉｎ１の方が位相が進んでいる場合に、ＮＡＮＤ回路５２の出力がＨＩＧＨになり続いてＮＡＮＤ回路５３の出力がＨＩＧＨになった後、信号Ｉｎ１が信号Ｉｎ２より先にＬＯＷに戻ることでラッチの状態が逆転されてしまう。これを避けるために、インバータ５８からの出力により、信号Ｉｎ１及び信号Ｉｎ２が両方共にＬＯＷとなるタイミングでＮＡＮＤ回路５２及び５３の出力を同時にＬＯＷにすることが行われる。

位相比較器５０は、クロック信号ＣＬＫ１とＣＬＫ２とが共にＬＯＷである状態からクロック信号ＣＬＫ２の立ち上がりエッジが先に到来すると、出力ＤＯＵＴをＬＯＷにする。クロック信号ＣＬＫ２の立ち上がりエッジが先に到来する状態が続く間は、出力ＤＯＵＴはＬＯＷの状態に維持される。クロック信号ＣＬＫ２の周波数の方がクロック信号ＣＬＫ１の周波数よりも高い場合、クロック信号ＣＬＫ２の立ち上がりエッジは、クロック信号ＣＬＫ１の立ち上がりエッジに対して徐々に前方に移動する。クロック信号ＣＬＫ２の立ち上がりエッジが、クロック信号ＣＬＫ１の立ち上がりエッジよりも位相にして１８０°以上早くなると、クロック信号ＣＬＫ１とＣＬＫ２とが共にＬＯＷである状態からクロック信号ＣＬＫ１の立ち上がりエッジが先に到来する状態となる。この状態では出力ＤＯＵＴはＨＩＧＨとなり、その後出力ＤＯＵＴがＨＩＧＨである状態が暫く維持される。更にクロック信号ＣＬＫ２の立ち上がりエッジが前方に移動し、クロック信号ＣＬＫ１の立ち上がりエッジよりも位相にして３６０°以上早くなると、再びクロック信号ＣＬＫ２の立ち上がりエッジが先に到来する状態となる。従って出力ＤＯＵＴはＬＯＷの状態となり、その後出力ＤＯＵＴがＬＯＷである状態が暫く維持される。

例えば、クロック信号ＣＬＫ２の周波数がクロック信号ＣＬＫ１の周波数に対して１％早い場合、１００クロックサイクルの半分の期間は出力ＤＯＵＴがＨＩＧＨであり、残りの半分の期間は出力ＤＯＵＴがＬＯＷとなる。即ち、出力ＤＯＵＴは、１００クロックサイクルに一度“１”となるパルス信号となる。より一般的に言えば、出力ＤＯＵＴは、クロック信号ＣＬＫ１の周波数とクロック信号ＣＬＫ２の周波数との差（この例では１％）に応じたパルス周期（この例では１００サイクル）を有する信号となる。周波数差が大きい箇所では出力ＤＯＵＴのパルス間隔が密となり、周波数差が小さいところでは出力ＤＯＵＴのパルス間隔が粗となる。クロック信号ＣＬＫ２の周波数が増減を繰り返すのに応じて、出力ＤＯＵＴのパルス間隔も増減を繰り返す。

図１１は、ロジックテスタ２０による試験回路１２の出力の検出を説明するための図である。図１１には、一例としてパターンチェッカ２２のＥｒｒｏｒ出力が示されている。時刻Ｔ０でパターンジェネレータ２１及びパターンチェッカ２２をリセットし、リセットしてからの所定の期間ｔ１、ｔ２、・・・、ｔｎにおいて、Ｅｒｒｏｒ出力の周波数を測定する。例えば期間ｔｎにおけるＥｒｒｏｒ出力の周波数を測定するためには、ロジックテスタ２０においてＥｒｒｏｒ出力のパルス数をカウンタによりカウントすればよい。期間ｔｎにおいてカウントされたカウント値をｔｎで割れば、Ｅｒｒｏｒ出力の周波数を測定することができる。なお図１１にはパターンチェッカ２２のＥｒｒｏｒ出力を周波数測定対象とした例を示すが、位相比較器５０の出力ＤＯＵＴを同様に周波数測定対象として用いてもよい。また図１１では、期間ｔ１、ｔ２、・・・、ｔｎは共に時刻Ｔ０で開始し互いに異なる長さを有する重複した期間であるが、ｔ１の終了時にｔ２が開始し、ｔ２の終了時にｔ３が開始するというように、互いに重複しない期間としてｔ１、ｔ２、・・・、ｔｎを設けてもよい。

図１２は、試験回路１２の出力に基づくロジックテスタ２０による良否判定のアルゴリズムの一例を示す図である。図１２の良否判定のアルゴリズムは、最初のステップにおいて周波数測定対象の信号（図１１の例ではＥｒｒｏｒ出力）の周波数を期間ｔ１において測定する。次のステップにおいて、測定した期間ｔ１における周波数が期待値の範囲内であるか否かを判定する。期待値の範囲内でなければ、スペクトラム拡散クロックジェネレータ１１が不良品であると判断する。期待値の範囲内であれば、次のステップにおいて周波数測定対象の信号の周波数を期間ｔ２において測定し、ｔ１の場合と同様に、測定した周波数が期待値の範囲内であるか否かを判定する。以降、同様にして各期間について、周波数を測定し、測定した周波数が期待値の範囲内にあるか否かを判定する。ｔ１乃至ｔｎの全ての期間について、測定した周波数が期待値の範囲内にある場合、スペクトラム拡散クロックジェネレータ１１は良品であると判定する。

図１３は、試験回路１２の出力に基づくロジックテスタ２０による良否判定のアルゴリズムの別の一例を示す図である。図１３に示すアルゴリズムにおいては、同期信号として例えば半導体集積回路１０から出力されるクロック信号ＣＬＫ２を用いて、ロジックテスタ２０によりパターンチェッカ２２からのＥｒｒｏｒ出力を検出する。具体的には、ステップＳ１で、同期信号の１又は０への遷移のタイミングでＥｒｒｏｒ出力を取込み、取込んだＥｒｒｏｒ出力の値を期待値と比較する。ステップＳ２で、Ｅｒｒｏｒ出力の値が期待値と一致するか否かを判断する。一致する場合にはスペクトラム拡散クロックジェネレータ１１が良品と判定し、不一致の場合にはスペクトラム拡散クロックジェネレータ１１が不良品と判定する。

図１４は、スペクトラム拡散クロックジェネレータの構成の一例を示す図である。図１４に示すスペクトラム拡散クロックジェネレータは、ＰＬＬタイプのクロックジェネレータであり、入力クロック信号ＣＬＫ１の周波数の逓倍の周波数を基準周波数とするクロック信号ＣＬＫ２を生成する。

図１４のスペクトラム拡散クロックジェネレータ１１は、位相比較器７１、ローパスフィルタ７２、三角波発生回路７３、加算器７４、電圧制御発振器７５、及び分周器７６を含む。位相比較器７１は、クロック信号ＣＬＫ２を分周器７６により分周した信号のエッジとクロック信号ＣＬＫ１のエッジとのタイミングを比較し、エッジ間の位相差に応じた信号を出力する。ローパスフィルタ７２は、位相差信号を積分することで、位相差に応じた電圧を有するＤＣ電圧を生成する。ローパスフィルタ７２が生成する電圧と三角波発生回路７３が発生する三角波電圧とが加算器７４により加算され、加算後の電圧が電圧制御発振器７５に供給される。電圧制御発振器７５は、供給される電圧に応じた周波数で発信するクロック信号を生成する。この電圧制御発振器７５の生成する信号がクロック信号ＣＬＫ２となる。クロック信号ＣＬＫ２は、分周器７６により分周されて、位相比較器７１に供給される。この閉ループによるフィードバック制御に基づいて、クロック信号ＣＬＫ１の逓倍の周波数を基準周波数として、基準周波数からのずれが三角波発生回路７３の発生する三角波電圧に応じた量となるように周波数が変動するクロック信号ＣＬＫ２が生成される。なお図１４の構成において、分周器７６を取り除いてフィードバック経路を電圧制御発振器７５から位相比較器７１に直結すれば、クロック信号ＣＬＫ１の周波数を基準周波数として周波数が変動するクロック信号ＣＬＫ２を生成することができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

スペクトラム拡散クロックジェネレータを内蔵する半導体集積回路の構成の一例を示す図である。スペクトラム拡散クロックジェネレータを内蔵する半導体集積回路の構成の別の一例を示す図である。スペクトラム拡散クロックジェネレータを内蔵する半導体集積回路の構成の更に別の一例を示す図である。スペクトラム拡散クロックジェネレータを内蔵する半導体集積回路の試験回路１２の構成の一例を示す図である。パターンジェネレータの構成の一例を示す図である。パターンチェッカの構成の一例を示す図である。１００クロックサイクルに一度“１”となるＥｒｒｏｒ出力の波形の一例を示す図である。周波数変動とＥｒｒｏｒ出力との関係を示す図である。試験回路の構成の別の一例を示す図である。位相比較器の構成の一例を示す図である。ロジックテスタによる試験回路の出力の検出を説明するための図である。試験回路の出力に基づくロジックテスタによる良否判定のアルゴリズムの一例を示す図である。試験回路の出力に基づくロジックテスタによる良否判定のアルゴリズムの別の一例を示す図である。スペクトラム拡散クロックジェネレータの構成の一例を示す図である。

符号の説明

１０半導体集積回路
１１スペクトラム拡散クロックジェネレータ
１２試験回路
１３内部回路
１４信号経路
１５、１６分周器
２０ロジックテスタ

Claims

周波数が固定の第１のクロック信号を入力として時間とともに周波数が変動する第２のクロック信号を生成するクロック生成器と、
前記第１のクロック信号と前記第２のクロック信号とに基づくデジタル論理演算により前記第１のクロック信号に対応する第１の周波数と前記第２のクロック信号に対応する第２の周波数との差に応じたデジタル信号を生成する試験回路と、
前記試験回路が生成するデジタル信号を外部に出力する信号経路と
を含むことを特徴とする半導体集積回路。
前記試験回路は、前記第１の周波数と前記第２の周波数との差に応じたパルス間隔を有する信号を前記デジタル信号として生成することを特徴とする請求項１記載の半導体集積回路。
前期試験回路は、
前記第１の周波数に同期して動作しビットシーケンスを生成するパターン生成回路と、
前記第２の周波数に同期して動作し前記ビットシーケンスが期待値シーケンスと一致するか否かを判定するパターン検出回路と、
を含むことを特徴とする請求項２記載の半導体集積回路。
前記パターン生成回路は疑似ランダムビットシーケンス生成器であり、前記パターン検出回路は疑似ランダムビットシーケンス検出回路であることを特徴とする請求項３記載の半導体集積回路。
前記試験回路は、前記第１の周波数の信号の位相と前記第２の周波数の信号の位相とを比較する位相比較回路であることを特徴とする請求項２記載の半導体集積回路。
前記位相比較は、前記第１の周波数の信号のエッジと前記第２の周波数の信号の対応するエッジとの前後関係に応じた信号レベルを有する信号を出力することを特徴とする請求項５記載の半導体集積回路。
前記第１のクロック信号及び前記第２のクロック信号の何れか一方を分周する分周器を更に含み、前記試験回路は、前記第１のクロック信号と前記第２のクロック信号を分周した信号とに基づくデジタル論理演算或いは前記第１のクロック信号を分周した信号と前記第２のクロック信号とに基づくデジタル論理演算により、前記デジタル信号を生成することを特徴とする請求項１乃至６いずれか一項記載の半導体集積回路。
前記クロック生成器は、基準周波数に対して一定周期で増減する周波数を有する信号として前記第２のクロック信号を生成することを特徴とする請求項１乃至７いずれか一項記載の半導体集積回路。
周波数が固定の第１のクロック信号を入力として時間とともに周波数が変動する第２のクロック信号を生成するクロック生成器と、前記第１のクロック信号と前記第２のクロック信号とに基づくデジタル論理演算により前記第１のクロック信号に対応する第１の周波数と前記第２のクロック信号に対応する第２の周波数との差に応じたデジタル信号を生成する試験回路と、前記試験回路が生成するデジタル信号を外部に出力する信号経路とを含む半導体集積回路を試験する方法であって、
前記デジタル信号のパルスの周期を測定し、
前記パルスの測定周期と所定の周期とを比較し、
前記比較の結果に基づいて前記クロック生成器の良否を判断する
各段階を含むことを特徴とする半導体集積回路の試験方法。
周波数が固定の第１のクロック信号を入力として時間とともに周波数が変動する第２のクロック信号を生成するクロック生成器と、前記第１のクロック信号と前記第２のクロック信号とに基づくデジタル論理演算により前記第１のクロック信号に対応する第１の周波数と前記第２のクロック信号に対応する第２の周波数との差に応じたデジタル信号を生成する試験回路と、前記試験回路が生成するデジタル信号を外部に出力する信号経路とを含む半導体集積回路を試験する方法であって、
前記デジタル信号を前記第１のクロック信号又は前記第２のクロック信号に同期して検出し、
前記検出の結果と期待値とを比較し、
前記比較の結果に基づいて前記クロック生成器の良否を判断する
各段階を含むことを特徴とする半導体集積回路の試験方法。