JP2010096625A - 半導体集積回路及び半導体集積回路の試験方法 - Google Patents
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Abstract
【解決手段】半導体集積回路は、周波数が固定の第1のクロック信号を入力として時間とともに周波数が変動する第2のクロック信号を生成するクロック生成器と、前記第1のクロック信号と前記第2のクロック信号とに基づくデジタル論理演算により前記第1のクロック信号に対応する第1の周波数と前記第2のクロック信号に対応する第2の周波数との差に応じたデジタル信号を生成する試験回路と、前記試験回路が生成するデジタル信号を外部に出力する信号経路とを含むことを特徴とする。
【選択図】図1
Description
11 スペクトラム拡散クロックジェネレータ
12 試験回路
13 内部回路
14 信号経路
15、16 分周器
20 ロジックテスタ
Claims (10)
- 周波数が固定の第1のクロック信号を入力として時間とともに周波数が変動する第2のクロック信号を生成するクロック生成器と、
前記第1のクロック信号と前記第2のクロック信号とに基づくデジタル論理演算により前記第1のクロック信号に対応する第1の周波数と前記第2のクロック信号に対応する第2の周波数との差に応じたデジタル信号を生成する試験回路と、
前記試験回路が生成するデジタル信号を外部に出力する信号経路と
を含むことを特徴とする半導体集積回路。 - 前記試験回路は、前記第1の周波数と前記第2の周波数との差に応じたパルス間隔を有する信号を前記デジタル信号として生成することを特徴とする請求項1記載の半導体集積回路。
- 前期試験回路は、
前記第1の周波数に同期して動作しビットシーケンスを生成するパターン生成回路と、
前記第2の周波数に同期して動作し前記ビットシーケンスが期待値シーケンスと一致するか否かを判定するパターン検出回路と、
を含むことを特徴とする請求項2記載の半導体集積回路。 - 前記パターン生成回路は疑似ランダムビットシーケンス生成器であり、前記パターン検出回路は疑似ランダムビットシーケンス検出回路であることを特徴とする請求項3記載の半導体集積回路。
- 前記試験回路は、前記第1の周波数の信号の位相と前記第2の周波数の信号の位相とを比較する位相比較回路であることを特徴とする請求項2記載の半導体集積回路。
- 前記位相比較は、前記第1の周波数の信号のエッジと前記第2の周波数の信号の対応するエッジとの前後関係に応じた信号レベルを有する信号を出力することを特徴とする請求項5記載の半導体集積回路。
- 前記第1のクロック信号及び前記第2のクロック信号の何れか一方を分周する分周器を更に含み、前記試験回路は、前記第1のクロック信号と前記第2のクロック信号を分周した信号とに基づくデジタル論理演算或いは前記第1のクロック信号を分周した信号と前記第2のクロック信号とに基づくデジタル論理演算により、前記デジタル信号を生成することを特徴とする請求項1乃至6いずれか一項記載の半導体集積回路。
- 前記クロック生成器は、基準周波数に対して一定周期で増減する周波数を有する信号として前記第2のクロック信号を生成することを特徴とする請求項1乃至7いずれか一項記載の半導体集積回路。
- 周波数が固定の第1のクロック信号を入力として時間とともに周波数が変動する第2のクロック信号を生成するクロック生成器と、前記第1のクロック信号と前記第2のクロック信号とに基づくデジタル論理演算により前記第1のクロック信号に対応する第1の周波数と前記第2のクロック信号に対応する第2の周波数との差に応じたデジタル信号を生成する試験回路と、前記試験回路が生成するデジタル信号を外部に出力する信号経路とを含む半導体集積回路を試験する方法であって、
前記デジタル信号のパルスの周期を測定し、
前記パルスの測定周期と所定の周期とを比較し、
前記比較の結果に基づいて前記クロック生成器の良否を判断する
各段階を含むことを特徴とする半導体集積回路の試験方法。 - 周波数が固定の第1のクロック信号を入力として時間とともに周波数が変動する第2のクロック信号を生成するクロック生成器と、前記第1のクロック信号と前記第2のクロック信号とに基づくデジタル論理演算により前記第1のクロック信号に対応する第1の周波数と前記第2のクロック信号に対応する第2の周波数との差に応じたデジタル信号を生成する試験回路と、前記試験回路が生成するデジタル信号を外部に出力する信号経路とを含む半導体集積回路を試験する方法であって、
前記デジタル信号を前記第1のクロック信号又は前記第2のクロック信号に同期して検出し、
前記検出の結果と期待値とを比較し、
前記比較の結果に基づいて前記クロック生成器の良否を判断する
各段階を含むことを特徴とする半導体集積回路の試験方法。
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