JP2012156678A - サンプル・ホールド回路、回路装置、a/d変換回路及び電子機器 - Google Patents
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Abstract
【解決手段】サンプル・ホールド回路は、一端が第1のノードN1に接続されるサンプリング用キャパシターCsと、第1のノードN1と第2のノードN2の間に設けられるメイントランジスターTMと、メイントランジスターTMと並列に設けられるサブトランジスターTSと、を含む。サブトランジスターTSのゲート面積は、メイントランジスターTMのゲート面積よりも小さい。サンプリング期間からホールド期間への切り替わりにおいて、メイントランジスターTMがオフになった後にサブトランジスターTSがオフになる。
【選択図】 図1
Description
図1に本実施形態のサンプル・ホールド回路の構成例を示す。このサンプル・ホールド回路は、メイントランジスターTM(第1のスイッチ素子)、サブトランジスターTS(第2のスイッチ素子)、サンプリング用キャパシターCsを含む。またサンプル・ホールド回路は、第1〜第4の電荷相殺用トランジスターTR1〜TR4、入力用トランジスターTVP,TVN、リファレンス用トランジスターTFP,TGNを含むことができる。
次に、図2を用いて本実施形態の動作について説明する。図2に示すように、サンプリング期間からホールド期間への切り替わりにおいて、メイントランジスターTMがオフした後にサブトランジスターTSがオフする。
図5に本実施形態のサンプル・ホールド回路のレイアウト配置例を示す。図5は、図1のサブトランジスターTSと電荷相殺用トランジスターTR2,TR4のレイアウト配置例を示すものである。
図6に、本実施形態のサンプル・ホールド回路が適用されたA/D変換回路の構成例を示す。このA/D変換回路は、比較回路10、制御回路20、S/H(サンプル・ホールド)回路30、D/A変換回路DACを含む。また入力選択回路MUX、電圧出力回路AMP(増幅回路)を含むことができる。
図7に本実施形態のA/D変換回路の詳細な構成例を示す。図7は、図6の比較回路10、S/H回路30、D/A変換回路DACの詳細な構成例を示すものであり、DACは電荷再分配型のD/A変換回路により構成される。なお図7のスイッチ素子SS1Nが、図1のメイントランジスターTMとサブトランジスターTSに対応する。またキャパシターアレイ部51、直列キャパシターCS1N、キャパシターアレイ部52が、図1のサンプリング用キャパシターCsに対応する。非反転側のDACPにおいても同様である。
図9に本実施形態のA/D変換回路を含む電子機器の構成例を示す。この電子機器は、センサー510、検出回路520、A/D変換回路530、処理部540を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路520、A/D変換回路530、処理部540は集積回路装置により実現できる。
41〜44 第1〜第4のスイッチアレイ部、
51〜54 第1〜第4のキャパシターアレイ部、
510 センサー、520 検出回路、530 A/D変換回路、540 処理部、
AMP 電圧出力回路、CA1N〜CA4N キャパシター、
CB1N〜CB4N キャパシター、CPQ 比較結果信号、
CS1N 第1の直列キャパシター、CS1P 第2の直列キャパシター、
Cs サンプリング用キャパシター、DAC D/A変換回路、
DACN 第1のD/A変換回路、DACP 第2のD/A変換回路、
DN1,DN2,DP1,DP2 拡散領域、DOUT 出力データ、
DQ D/A出力信号、GN1〜GN4,GP1〜GP4 ゲート、
GND グランド電圧、GSN1,GSN2,GSP1,GSP2 ゲート、
MIN1,MIN2 入力信号、MUX 入力選択回路、N1 第1のノード、
N1N 第1の比較ノード、N1P 第2の比較ノード、N2 第2のノード、
NIN 第1の入力信号、PIN 第2の入力信号、RDA 逐次比較用データ、
SA1N〜SA4N スイッチ素子、SAR 逐次比較レジスター、
SB1N〜SB4N スイッチ素子、SIN サンプリング信号、
SM,SS 制御信号、SS1N,SS1P スイッチ素子、
TFP,TGN リファレンス用トランジスター、TM メイントランジスター、
TR1〜TR4 第1〜第4の電荷相殺用トランジスター、
TS サブトランジスター、TS1 第1のサブトランジスター、
TS2 第2のサブトランジスター、TVP,TVN 入力用トランジスター、
Td 遷移期間、VCM 中間信号、VIN 入力信号、VREF 電源電圧、
WP,LP,WN,LN ゲートサイズ、qm,qs 電荷、rs オン抵抗、
ΔVer 許容電圧誤差
Claims (11)
- 一端が第1のノードに接続されるサンプリング用キャパシターと、
前記第1のノードと第2のノードの間に設けられるメイントランジスターと、
前記メイントランジスターと並列に設けられるサブトランジスターと、
を含み、
前記サブトランジスターのゲート面積は、
前記メイントランジスターのゲート面積よりも小さく、
サンプリング期間からホールド期間への切り替わりにおいて、前記メイントランジスターがオフになった後に前記サブトランジスターがオフになることを特徴とするサンプル・ホールド回路。 - 請求項1において、
トランジスターのゲート幅をW、ゲート長をLと表した場合に、
前記サブトランジスターのゲートのW/Lは、
前記メイントランジスターのゲートのW/Lよりも小さいことを特徴とするサンプル・ホールド回路。 - 請求項2において、
前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第1のノードに接続される第1の電荷相殺用トランジスターと、
前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第1のノードに接続される第2の電荷相殺用トランジスターと、
を含むことを特徴とするサンプル・ホールド回路。 - 請求項4において、
前記メイントランジスターとして、
並列接続される第1のメイントランジスター及び第2のメイントランジスターが設けられ、
前記サブトランジスターとして、
並列接続される第1のサブトランジスター及び第2のサブトランジスターが設けられ、
前記第1の電荷相殺用トランジスターのゲート幅及びゲート長は、
前記第1、第2のメイントランジスターのゲート幅及びゲート長と同じであり、
前記第2の電荷相殺用トランジスターのゲート幅及びゲート長は、
前記第1、第2のサブトランジスターのゲート幅及びゲート長と同じであることを特徴とするサンプル・ホールド回路。 - 請求項4において、
前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第2のノードに接続される第3の電荷相殺用トランジスターと、
前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第2のノードに接続される第4の電荷相殺用トランジスターと、
を含むことを特徴とするサンプル・ホールド回路。 - 請求項2において、
前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第1のノードに接続される第1の電荷相殺用トランジスターと、
前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第2のノードに接続される第3の電荷相殺用トランジスターと、
を含み、
前記メイントランジスターとして、
並列接続される第1のメイントランジスター及び第2のメイントランジスターが設けられ、
前記第1のメイントランジスターは、
前記第1の電荷相殺用トランジスターと共通の拡散領域に形成され、
前記第2のメイントランジスターは、
前記第3の電荷相殺用トランジスターと共通の拡散領域に形成されることを特徴とするサンプル・ホールド回路。 - 請求項1乃至7のいずれかに記載のサンプル・ホールド回路と、
前記サンプリング用キャパシターにサンプリングされる電圧を出力する電圧出力回路と、
を含み、
前記電圧出力回路は、
前記メイントランジスターがオフになってから前記サブトランジスターがオフになるまでの期間を遷移期間とする場合に、少なくとも前記遷移期間において、出力電圧をホールドすることを特徴とする回路装置。 - 請求項1乃至7のいずれかに記載のサンプル・ホールド回路を含むことを特徴とするA/D変換回路。
- 請求項9において、
前記第1のノードを比較ノードとするコンパレーターと、
前記コンパレーターの比較結果に基づいて更新される逐次比較用データを記憶する逐次比較レジスターと、
前記サンプル・ホールド回路を有し、前記逐次比較用データのD/A変換を行うことを特徴とするD/A変換回路を含むことを特徴とするA/D変換回路。 - 請求項1乃至7のいずれかに記載のサンプル・ホールド回路を含むことを特徴とする電子機器。
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JP2011012796A JP2012156678A (ja) | 2011-01-25 | 2011-01-25 | サンプル・ホールド回路、回路装置、a/d変換回路及び電子機器 |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN110011665A (zh) * | 2017-12-28 | 2019-07-12 | 精工爱普生株式会社 | 电路装置、振动器件、电子设备以及移动体 |
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JPH08242168A (ja) * | 1995-03-01 | 1996-09-17 | Toshiba Ave Corp | サンプルホールド回路およびそのアレイ装置 |
JP2006099850A (ja) * | 2004-09-29 | 2006-04-13 | Nec Electronics Corp | サンプル・ホールド回路、駆動回路及び表示装置 |
JP2010263399A (ja) * | 2009-05-07 | 2010-11-18 | Seiko Epson Corp | A/d変換回路、電子機器及びa/d変換方法 |
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2011
- 2011-01-25 JP JP2011012796A patent/JP2012156678A/ja active Pending
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CN110011665B (zh) * | 2017-12-28 | 2023-06-02 | 精工爱普生株式会社 | 电路装置、振动器件、电子设备以及移动体 |
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