JP2006095787A - プリンタヘッド及びこれを備えた画像形成装置、並びにプリンタヘッド用駆動回路 - Google Patents
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Abstract
【課題】 配線容量を低減して信号遅延を抑制する。
【解決手段】 クロック制御回路21は、クロック信号の入力側にバッファ32が電気的に介挿されたクロック信号供給線30に夫々電気的に並列に接続されている。単相のクロック信号を一本のクロック信号供給線30を介してライン走査回路17に供給することによって配線容量が増大することによるクロック信号の遅延を低減することができる。これにより、プリンタヘッド1を小型化しつつライン走査回路17を高速で動作させることが可能である。
【選択図】 図3
【解決手段】 クロック制御回路21は、クロック信号の入力側にバッファ32が電気的に介挿されたクロック信号供給線30に夫々電気的に並列に接続されている。単相のクロック信号を一本のクロック信号供給線30を介してライン走査回路17に供給することによって配線容量が増大することによるクロック信号の遅延を低減することができる。これにより、プリンタヘッド1を小型化しつつライン走査回路17を高速で動作させることが可能である。
【選択図】 図3
Description
本発明は、例えばプリンタ、コピー、ファクシミリ等の画像形成装置において、感光体を露光して静電潜像を形成するために用いられる、有機EL(Electro-luminescence)プリンタヘッド等のプリンタヘッド或いはラインヘッドと、これを備えた画像形成装置、並びにプリンタヘッド用駆動回路の技術分野に関する。
この種の有機ELプリンタヘッドでは、ライン状に配列された複数の有機EL発光素子におけるデータ信号に応じた点灯・非点灯が、ライン走査信号に応じたタイミングで順次行われる場合が多い。ここで、各画素回路には、有機EL発光素子と共に、これに駆動電流を流すための駆動用トランジスタが設けられ、駆動用トランジスタがデータ信号に応じてオンされて、駆動電流が有機EL発光素子に流れることで、データ信号に応じた発光が行われる(特許文献1参照)。
他方で、通常の有機ELパネルでは、走査線ドライバの動作クロックは10kHz前後であり、低温ポリシリコンTFT(Thin Film Transistor)を用いた内蔵ドライバが備えるシフトレジスタを双方向化しても正常に動作させることが可能である。
しかしながら、有機EL発光素子をプリンタヘッドに用いることを考えた場合、シフトレジスタの動作クロックは4MHz前後となり、例えば低温ポリシリコンTFTを用いた双方向シフトレジスタでは動作が困難である。更に、プリンタヘッドにおいては、例えば、複数のクロック信号を供給するためのクロック信号線等を複数設けた場合、配線間容量が増大し、信号遅延が顕著になる。特に、プリンタヘッドの小型化を目的として、画素ピッチを狭くし、それに伴い各種配線間距離が狭くなる場合には、配線間容量の増大によって、より一層信号遅延が顕著に発生し、ライン走査回路等の駆動回路を高速且つ正常に駆動させることが困難になる場合もある。
よって、本発明は上記問題点等に鑑みてなされたものであり、例えば、従来の有機ELディスプレイに比べて画素ピッチが狭い場合でも、ライン走査回路等の駆動回路を比較的容易にして高速で駆動することができるプリンタヘッド及びこれを備えた画像形成装置、並びにプリンタヘッド用駆動回路を提供することを課題とする。
本発明に係るプリンタヘッドは上記課題を解決するために、ライン状に配列されており、感光体を露光するための電流駆動型の発光素子を夫々含むと共に、順次供給されるライン走査信号に応じて前記発光素子に流れる駆動電流を規定するデータ信号が書き込まれるように構成されている複数の画素回路と、該複数の画素回路が配列されたライン方向に沿って延びる部分を含むクロック信号線を介して供給される単相のクロック信号から、正相のクロック信号及び逆相のクロック信号を生成するクロック波形生成手段と、該生成された正相及び逆相のクロック信号に基づいて転送信号を順次出力し、前記ライン走査信号として前記複数の画素回路に対して順次出力するシフトレジスタ回路とを備える。
本発明に係るプリンタヘッドによれば、例えば、有機EL発光素子を含む複数の画素回路がライン状に配列されている。ここで、本発明に係る「ライン状に配列され」とは、複数の画素回路が配列されたライン方向に沿って一列で延びる場合の他、二列或いは複数列で延びる場合や、千鳥足状に延びる場合も含む。このようなライン状のプリンタヘッドは、感光体に対して、その複数の画素回路が配列されたライン方向に沿って順次、発光素子列からライン状の光を発光可能である。或いは、発光素子列からライン状の光を、同時に又は一部について同時に発光可能である。
本発明に係るプリンタヘッドは、その動作時には、単相のクロック信号が供給されることによって、例えば、タイミングジェネレータからクロック信号を供給するためのクロック信号線を一本にすることもできる。したがって、ライン走査信号を発生するライン走査回路に多相のクロック信号(例えば、正相のクロック信号及び正相に対して位相が反転している逆相のクロック信号)を夫々供給するための複数のクロック信号線を設ける場合に比べて、配線容量を低減することが可能である。例えばA4サイズ等のプリント対象である用紙幅に対応してライン状に延びるプリンタヘッドにおいて、そのライン走査方向に沿って延びる配線長について短くすることは基本的に困難である。従って、プリンタヘッドを小型化すると、配線長が短くならないまま、複数のクロック配線の配線距離が短くなってしまうので、配線間容量の増加により配線容量が無視し得ないほどに増大してしまう結果を招く。しかるに、このように配線長が一定のまま配線間距離が狭くなる場合に対して、配線数を一本にすることは、配線容量を低減するためには大変有効な手段となる。2次元的に画素部が配列されたディスプレイの走査信号に比べて、ライン走査信号に高い周波数を要する場合があるプリンタヘッドでは、配線容量を低減することによってライン走査信号を供給すること、及び当該プリンタヘッドを高速で駆動させることが可能になる。ここで、本発明に係る「単相」とは、例えば、タイミングジェネレータから順次供給されるクロック信号の夫々の電圧が基準の電圧に対して一方の側に一定の値で偏在していることを意味する。より具体的には、例えば、基準とされる電圧に対してクロック信号を示すパルス波形が一方の側に偏在していることを意味する。
本発明に係る「前記順次供給されるライン走査信号に応じて」とは、例えば、制御用トランジスタのゲートにライン走査信号が供給される際に、これに応じてデータ信号が制御用トランジスタのソース−ドレイン間を介して、(i)発光素子への駆動電流がそのソースドレイン間に流れる駆動用トランジスタのゲートに直接供給される場合の他、(ii)一旦、蓄積容量にデータ信号に対応する電荷が蓄積され、その後に他のスイッチング用トランジスタを介して駆動用トランジスタのゲートに該蓄積された電荷が供給される場合等を含み、ライン走査信号を供給することによってデータ信号を駆動用トランジスタのゲートに供給するタイミングを規定する処理及びこれに準ずる信号処理が画素回路等で行われることを意味する。これに対応して、本発明に係る「データ信号が書き込まれる」とは、例えば、発光素子への駆動電流がそのソースドレイン間に流れる駆動用トランジスタのゲートに対して、(i)データ信号が制御用トランジスタを介して直接供給される場合、(ii)一旦、データ信号に対応する電荷が蓄積容量に蓄積された後に、該蓄積された電荷がスイッチング用トランジスタを介して供給される場合等を含み、画素回路等で行われる中間的な信号処理から最終的に駆動用トランジスタのゲートに駆動用トランジスタをオンオフするためのデータ信号が入力されるまでの各種信号処理の全般を意味する。更に、本発明に係る「前記複数の画素回路に対して、ライン走査信号を順次出力する」とは、複数の画素回路に対して直接供給する場合の他、論理回路を介して供給する場合、データ信号をサンプリングして画素回路に供給するサンプリング回路に供給する場合、分岐配線を介して供給する場合等を含み、画素回路に直接ライン走査信号を供給する場合に限定されず、最終的に画素回路の駆動を可能にする各種信号処理が行われるように順次ライン走査信号が供給されることを意味する。
クロック波形生成手段は、このように供給される単相のクロック信号から、正相のクロック信号及び逆相のクロック信号を生成して、シフトレジスタ回路に供給する。このような正相のクロック信号及び逆相のクロック信号を用いれば、予め正相及び逆相の2つのクロック信号を入力するまでもなく、シフトレジスタ回路から転送信号を順次出力することが可能となる。この際のシフトレジスタ回路の構成としては、正相のクロック信号及び逆相のクロック信号の両者の供給を、二本の配線を介して受ける、既存の各種シフトレジスタと同様の構成を採ることができる。ここで、シフトレジスタ回路は、例えばシフトレジスタ回路の各段に電気的に接続された論理回路等を介して転送信号をライン走査信号として画素回路に供給する。このような論理回路は、相前後して出力される転送出力の間で、パルスが重ならないように論理演算することができる。
以上の結果、単相のクロック信号が供給された場合でも、各画素回路にライン走査信号を供給することができる。これにより、クロック信号線を複数設けることによる配線容量の増大を低減し、クロック信号を高速で供給しながらライン走査信号を画素回路に供給することができる。本発明に係るプリンタヘッドによれば、別途データ信号が供給されていれば、一本のクロック信号を介して供給されたライン走査信号に応じてデータ信号がサンプリングされ、発光素子に駆動電流を流すことが可能であり、高速で駆動させながら発光素子を点灯及び非点灯させることが可能である。
本発明に係るプリンタヘッドの一の態様においては、前記クロック波形生成手段は、前記ライン方向に沿って配列されており且つ前記正相のクロック信号及び前記逆相のクロック信号を夫々出力する複数の第1単位回路を含んでいてもよい。
この態様によれば、複数の第1単位回路の夫々から出力される正相及び逆相のクロック信号によって、例えば、シフトレジスタ回路は転送信号を順次出力することができる。
この態様においては、前記クロック信号線と前記クロック波形生成手段との間に介在しており、前記複数の第1単位回路のうち前記正相のクロック信号及び前記逆相のクロック信号を非生成中のものに対して少なくとも所定期間だけ前記単相のクロック信号を供給しないように、前記複数の第1単位回路のうち前記正相のクロック信号及び前記逆相のクロック信号を生成中のものに対して前記単相のクロック信号を選択的に供給するクロック制御手段を更に備えていてもよい。
この態様によれば、クロック制御手段は、例えば前段及び自段からの転送信号(又はその周期)をカウントしており、自段が転送信号(ライン走査信号)を生成する必要がある場合(時間)にのみ単相クロックをクロック波形生成手段に供給し、これに伴い、クロック波形生成手段は、自段が転送信号(ライン走査信号)を生成する必要がある場合にのみ、正逆クロックをシフトレジスタ回路に供給する。よってシフトレジスタ回路には、その転送信号を出力する動作に必要の無いクロックは、何ら、供給されない。
ここで、本発明に係る「生成中の第1単位回路」とは、転送信号を生成する前から転送信号を生成した後までの期間にある第1単位回路を意味し、例えば、一の第1単位回路に対して一段又は複数段だけ前段側にある他の第1単位回路における転送信号の生成中又は生成直後から、一の第1単位回路に対して一段又は複数段だけ後段側の更に他の第1単位回路における転送信号の生成直前又は生成中までの期間にある、当該一の第1単位回路を意味する。したがって、第1単位回路によって正相及び逆相のクロック信号を生成する頻度を最小限に低減することによって、クロック信号線における配線容量やクロック波形生成手段等の負荷を低減することができる。
この態様においては、前記クロック制御手段は、前記ライン方向に沿って前記複数の第1単位回路に対応して配列されており且つ前記単相のクロック信号を選択的に夫々供給する複数の第2単位回路を含んでいてもよい。
この態様によれば、第1単位回路によって、例えば、クロック信号が必要なシフトレジスタ回路の一の段に正相及び逆相のクロック信号を供給することができ、クロック信号が不要なシフトレジスタ回路の他の段に無駄なクロック信号が供給されることを低減することが可能である。したがって、クロック波形生成手段及びシフトレジスタ回路の負荷を低減することが可能である。
本発明に係るプリンタヘッドの他の態様においては、前記複数の第1単位回路は、前記複数の画素回路のうち前記ライン方向に配列された所定数の画素回路を含む画素回路群毎に設けられており、前記シフトレジスタ回路は、その各段から前記ライン走査信号を前記画素回路群毎に順番に供給してもよい。
この態様によれば、画素回路群毎に、ライン走査信号を供給することが可能であり、例えば、画素回路毎にライン走査信号を供給する場合に比べて、ライン走査信号の周波数を低減できる上、ライン走査信号を各画素回路に供給するための配線数を途中まで低減することができる。より具体的には、転送信号は、ライン走査信号が前記画素回路群毎に順番に供給されるようにシフトレジスタの各段から出力されることから、画素回路にライン走査信号を供給するための配線は途中まで、画素回路群の個数と同数本設けられていればよい。したがって、多数のトランジスタ等の素子を含む画素回路毎に1本のライン走査信号線を丸々設ける場合に比べてプリンタヘッド全体を小型化することが可能である。尚、この場合、画像信号を供給するデータ線は、画素回路群を構成する画素回路の数だけ複数設けられ、これら複数のデータ線には、シリアルーパラレル変換された画像信号が並列に供給されることになる。
仮に、データ線が1本であり、ライン方向に沿った画素回路の配列個数とライン走査信号線の配列本数とが同数であるとすれば、画素回路は、画素回路を駆動するための駆動回路等に比べて通常構成が単純であり、小型化可能であるにもかかわらず、ライン走査回路の広ピッチによる制約を受けて、小型化に制約を受けることは回路設計上の利点を十分に生かしきれていないことになる。そこで、画素回路群毎にライン走査信号を順番に供給することによって、画素回路毎にライン走査信号を供給することによるライン走査回路のサイズの増大を抑制しつつ、高速で各発光素子を点灯させることができる。画素回路等の画素部を構成可能な回路ピッチと、シフトレジスタ回路等の駆動回路部を構成可能な回路ピッチとのバランスから、例えば、データ線の数は、実際上128本であり、これらデータ線から並列に、シリアルーパラレル変換された画像信号を供給することが可能である。
本発明に係るプリンタヘッドの他の態様においては、前記シフトレジスタ回路は、その各段が前記転送信号を前記ライン方向に沿った片方向に順次出力するように構成されていてもよい。
この態様によれば、転送信号を片方向に順次出力可能なシフトレジスタ回路は、例えば、片側シフトレジスタの第1段が動作して第1転送出力を生成し、この第1転送出力(一部は分岐してシフトレジスタ外へ出力されたもの)を受けて第2段目が動作して第2転送出力を生成し、この第2転送出力(一部は分岐してシフトレジスタ外へ出力されたもの)を受けて第3段目が動作して第3転送出力を生成する。因みに、スタートパルス幅は、例えば、確実のために、転送出力より広いパルス幅を有する信号として入力される。シフトレジスタ回路に含まれる素子の一つとして、例えば、低温ポリシリコンを主たる材料としてチャネル領域が形成された薄膜トランジスタを用いた場合であっても、従来用いられていた双方向シフトレジスタに比べて、画素回路の配列方向に沿った一方向に高速で転送信号を転送することができる。これにより、ライン走査信号が従来に比べてより高周波側で用いられる場合であっても、シフトレジスタ回路全体を高速で駆動させながら発光素子を高速で点灯或いは非点灯することができる。
本発明に係るプリンタヘッド用駆動回路は上記課題を解決するために、ライン状に配列されており、感光体を露光するための電流駆動型の発光素子を夫々含むと共に、順次供給されるライン走査信号に応じて前記発光素子に流れる駆動電流を規定するデータ信号が書き込まれるように構成されている複数の画素回路を備えたプリンタヘッドを駆動するためのプリンタヘッド用駆動回路であって、前記複数の画素回路が配列されたライン方向に沿って延びる部分を含むクロック信号線を介して供給される単相のクロック信号から、正相のクロック信号及び逆相のクロック信号を生成するクロック波形生成手段と、該生成された正相及び逆相のクロック信号に基づいて転送信号を順次出力し、前記ライン走査信号として前記複数の画素回路に対して順次出力するシフトレジスタ回路とを備える。
本発明に係るプリンタヘッド用駆動回路によれば、上述したプリンタヘッドと同様に、例えば、配線容量を低減し、例えばライン走査回路等として構築される当該駆動回路を高速で駆動させながら感光体を露光することが可能である。
本発明に係る画像形成装置は上記課題を解決するために、上述したプリンタヘッドと、前記感光体と、前記プリンタヘッドによる露光によって前記感光体に形成された静電潜像を現像することで可視像を形成する現像手段と、前記形成された可視像を記録媒体上に転写する転写手段とを備える。
本発明の画像形成装置によれば、上述した本発明に係るプリンタヘッドを備えるので、感光ドラム等の感光体を高速且つ高解像度で露光する。従って、その後の現像及び転写を経て、高速且つ高品位のカラー画像や白黒画像を、コピー用紙等の記録媒体上に形成できる。しかも、プリンタヘッドを小型化することで、画像形成装置における小型化を図ることも可能である。
本発明のこのような作用及び他の利得は次に説明する実施形態から明らかにされる。
以下、図1乃至8を参照しながら、本発明のプリンタヘッド、プリンタヘッド用駆動回路の各実施形態について説明し、その後、図9を参照しながら本発明の画像形成装置の一例であるプリンタについて説明する。尚、以下の実施形態では、電流駆動型の発光素子の一例として有機EL発光素子を例に挙げて説明する。
(プリンタヘッド)
先ず、図1及び図2を参照して、本実施形態に係るプリンタヘッドの概略構成について説明する。図1は、本実施形態に係るプリンタヘッド1の構成を概略的に示す斜視図であり、図2は、プリンタヘッド1が備える発光部及び画素回路の平面レイアウトに係る各種具体例を示す図であり、プリンタヘッド1の図式的な部分拡大平面図である。
先ず、図1及び図2を参照して、本実施形態に係るプリンタヘッドの概略構成について説明する。図1は、本実施形態に係るプリンタヘッド1の構成を概略的に示す斜視図であり、図2は、プリンタヘッド1が備える発光部及び画素回路の平面レイアウトに係る各種具体例を示す図であり、プリンタヘッド1の図式的な部分拡大平面図である。
図1において、プリンタヘッド1は、基板10と、基板10上でライン状に配列された複数の発光部11と、データ信号が供給される外部回路接続端子12と、外部回路接続端子12に接続されたデータ線部13と、発光部11を駆動するためのライン走査回路17とを備える。
基板10は、図中左右方向を「長手方向」として長手状に伸びるガラス基板、石英基板、半導体基板等から構成される。基板10は、複数の発光部11が配列されたライン状の領域が、プリンタヘッド1を備えるプリンタが各種サイズの印刷用紙等に印刷できるようなサイズを有している。基板10は、その長手方向に、例えばAA4サイズの印刷用紙に印刷可能なように20cm〜30cmの長さを有する。基板の10は、その短手方向に例えば10mmの長さを有する。短手方向に短いと、プリンタヘッド1を備えたプリンタ内において、プリンタヘッド1を除く各種要素を配置するためのスペースを広く確保することができるので非常に有利である。
外部回路接続端子12は、基板10の縁に沿って配列されている。複数設けられた外部回路接続端子12の一部には、データ信号源として、プリンタエンジン等から2値のデータ信号、即ち画素毎に点灯(オン)とするか又は非点灯(オフ)とするかを示すデータ信号が供給される。また、複数設けられた外部回路接続端子12の他部には、電源信号、クロック信号、制御信号等の、ライン走査回路17、後述の画素回路などの動作のために必要な各種信号や電源も入力される。
データ線部13は、基板10の長手方向に沿って延在するように一本又は複数本配線されている。データ線部13には、外部回路接続端子12を介して、データ信号源からデータ信号が供給される。データ線部13は、後述するように、複数のデータ線を備えている。このようなデータ線は、例えば、入力バッファを介して更に基板10の長手方向に伸びる本線部分及び本線部分から基板10の長手方向に直角に分岐した形で引き出されて各発光部11に至る引出線部分を含んで構成されていてもよい。
ライン走査回路17は、本発明に係る「プリンタヘッド用駆動装置」の一例として、基板10に後付け又は内蔵されている。ライン走査回路17は、後述のように、各発光部11における発光のタイミングを制御するライン走査信号を各画素回路に供給するように構成されている。
図2において、複数の発光部11は基板10の長手方向に一致するライン方向に沿って配列されている。発光部11は、1ラインのみ設けられてもよいし(図2(a))、千鳥足状に複数ライン設けられてもよいし(図2(b))、マトリクス状に複数ライン設けられてもよい(図2(c))。いずれの具体例の場合にも、発光部11は、画素回路201毎に一つ設けられており、例えば10μm程度のピッチで配列されている。各画素回路201には、図1に示したライン走査回路17からライン走査信号が、ライン走査信号線141を介して供給される。また、図2に示すデータ線部13の引出線部分13cを介してデータ信号が供給されてもよい。更に、プリンタヘッド1は、高電位配線116及び低電位配線118から夫々、高電位電源及び低電位電源が夫々供給されるように構成されている。
ここで特に、プリンタヘッド1のデータ線部13やクロック信号供給線の如き配線は、例えば10cm四方のサイズの画像表示領域を備える有機ELディスプレイ装置に設けられる各種配線に比べて、長さが2〜3倍である。更に、基板10の幅寸法(上述した短手方向の長さ)が10mmである場合、データ線部13やクロック線の如き配線の配線間距離は、係る有機ELディスプレイ装置の配線間距離に比べて1/3程度になる場合がある。従って、仮に何らの対策も施さねば、プリンタヘッド1を小型化できる反面、配線の長さが大きいことに加え、配線間の間隔が狭いことによって配線間容量が増大し、発光部11に高速で各種信号を供給することが困難になりかねない。例えば、プリンタヘッド1のデータ線部13やクロック信号供給線における配線容量は、有機ELディスプレイ装置における配線容量に比べて大きくなる傾向にあり、各種信号が画素部に所定のタイミングで供給されないことによりプリンタヘッド1の駆動に支障がでる虞がある。そこで、本実施形態に係るプリンタヘッド1は、プリンタに適用なサイズを備えた上で、後述するように単相のクロック信号を一本のクロック信号供給線を介してライン走査回路17に供給することによって配線容量の増大を低減し、負荷を低減しながら高速でライン走査回路17を駆動することが可能である。
次に、画素回路201及びこれに接続された各種配線についての一具体例について説明する。図3は、プリンタヘッド1の電気的な概略構成の一具体例を示すブロック図である。尚、図3において、図1及び図2に示した構成要素と同様の構成要素には同様の参照符号を付し、それらの説明は適宜省略する。プリンタヘッド1は、ライン走査回路17、データ線部13、画素回路部80を主たる構成要素として備えている。図4乃至図7は、夫々クロック制御回路21、クロック再生回路41、シフトレジスタ回路SRの各段SRi(i=0、1、2、・・・、n、n+1)及び画素回路201の電気的な接続態様を示すブロック図である。
図3において、ライン走査回路17は、クロック制御部20、クロック生成部40、及びシフトレジスタ回路SRを備えている。
図3及び図4において、クロック制御部20は、本発明に係る「クロック制御手段」の一例であり、クロック信号供給線30を介して供給されるクロック信号を選択的にクロック生成部40に供給する。クロック制御部20は、本発明に係る「第2単位回路」の一例であるクロック制御回路21を備えている。クロック制御回路21は、後述する複数のクロック再生回路41毎に設けられている。クロック信号は、図中左右方向、即ち画素回路201が配列された配列方向に沿ってライン状に延在される部分を含むクロック信号供給線30を介してクロック制御回路21に供給される。尚、クロック信号供給線30を介して供給されるクロック信号は、図中左側である入力側から図示しないタイミングジェネレータ等によって入力される単相のクロック信号である。
クロック制御回路21は、夫々4つの入出力端子を備えている。より具体的には、クロック制御回路21は、クロック信号入力端子CLKINa、電源入力端子VINa、クロック信号出力端子CLKOUTa、及びスタートパルス入力端子CNTINaを備えている。クロック制御回路21は、クロック信号の入力側にバッファ32が電気的に介挿されたクロック信号供給線30に夫々電気的に並列に接続されている。バッファ32の入力インピーダンスは大きく、出力インピーダンスが小さいため、1(ハイレベル)又は0(ローレベル)を示すクロック信号の2値電圧の絶対値は、入力時と出力時とで殆ど変動しない。従って、バッファ32によれば、入力時のクロック信号の2値電圧の絶対値を維持しながら、クロック信号をクロック制御回路21の夫々に安定して供給することができる。特に、本実施形態では、クロック信号供給線30を一本にして配線容量を抑制した上で、クロック信号を安定して供給することができるとういう格別の効果を得ることが可能である。
クロック信号の入力側に最も近い一番目のクロック制御回路21、即ち図中最も左側に配置されたクロック制御回路21の電源入力端子VINaには低電位(LO)の電源が入力され、2番目のクロック制御回路21の電源入力端子VINaには高電位(HIGH)の電源が入力される。3番目のクロック制御回路21の電源入力端子VINaには低電位(LO)の電源が入力され、4番目のクロック制御回路21の電源入力端子VINaには高電位(HIGH)の電源が入力される。複数のクロック制御回路21の電源入力端子VINaには、クロック信号の入力側から順番に低電位及び高電位の電源が交互に入力される。
クロック制御回路21のスタートパルス入力端子CNTINaには、後述するクロック再生回路41から出力されるスタートパルスが入力される。クロック制御回路21は、電源入力端子VINa及びスタートパルス入力端子CNTINaの夫々から入力される電源及びスタートパルスに応じて、クロック入力端子CLKINaからクロック信号を取り込み、クロック信号出力端子CLKOUTaに出力する。クロック制御回路21が、電源及びスタートパルスに応じてクロック信号を、後述するクロック再生回路41に供給することが、本発明に係る「選択的に」の一例に該当する。即ち、クロック制御回路21は、クロック信号が供給されている間に常時クロック信号をクロック再生回路41に供給するのではなく、スタートパルス及び電源に応じて所定の期間の間のみクロック信号をクロック再生回路41に供給するのである。
図4において、クロック制御回路21は、CMOS(Complementary Metal-Oxide Semiconductor)を夫々2つ抱き合わせた構成を有する2つのトランスファーゲートTG1及びTG2と、インバータ22とを備える。尚、トランスファーゲートTG1は、2つのゲートG11及びG12を備えている。トランスファーゲートTG2も同様に2つのゲートG21及びG22を備えている。インバータ22の入力側は、スタートパルス入力端子CNTINaに電気的に接続されており、出力側は、ゲートG11及びG22に夫々電気的に接続されている。スタートパルス入力端子CNTINaは、ゲートG12及びG21に電気的に接続されている。トランスファーゲートTG1及びTG2の出力側は、クロック出力端子CLKOUTaに電気的に接続されている。
このような構成を備えるクロック制御回路21は、スタートパルス入力端子CNTINaからスタートパルスが入力され、且つクロック信号入力端子CLKINaにクロック信号が入力された場合にだけ、クロック信号出力端子CLKOUTaからクロック信号を出力する構成となっている。より具体的には、2値信号であるスタートパルスが1であり、同様にクロック信号が1を示す場合を例に挙げて考えてみる。この場合、トランスファーゲートTG1及びTG2の各ゲートG11、G12、G21、G22に入力される入力信号は、夫々0、0、1、1である。したがって、トランスファーゲートTG2の入力側にクロック信号として1が入力されている場合、トランスファーゲートTG2のクロック出力端子CLKOUTaからは1を示すクロック信号が出力される。次に、スタートパルスCNTINaに入力されるスタートパルスが0を示す信号であり、クロック入力端子CLKINaに入力されるクロック信号が1を示す信号である場合について考える。この場合、ゲートG11、G12、G21、G22に入力される信号が1、1、0、0であり、トランスファーゲートTG2の出力インピーダンスはハイ・インピーダンス状態となり、クロック出力端子CLKOUTaから1を示すクロック信号が出力されない。同様に、クロック信号入力端子ClKINaに入力されるクロック信号が0を示す場合には、スタートパルスが1及び0の何れの値であっても、クロック信号出力端子CLKOUTaから1を示すクロック信号は出力されない。同様に、2番目以降のクロック制御回路21もスタートパルス入力端子CNTINaに入力されるスタートパルスが1を示す信号であり、且つクロック信号入力端子CLKINaに入力されるクロック信号が1を示す信号である場合のみ、クロック信号出力端子CLKOUTaから1を示すクロック信号を出力する。
このように、クロック制御回路21は、クロック信号を後述するクロック再生回路41に常時供給しているのではなく、スタートパルス及びクロック信号の両方が1を示す信号である場合にのみ、クロック再生回路41にクロック信号を供給する。より具体的には、後述するクロック再生回路41が正相及び逆相のクロック信号を生成している場合にのみ、クロック制御回路21はクロック信号をクロック再生回路41に供給可能な状態になる。即ち、クロック制御回路21は、正相及び逆相のクロック信号を生成しているクロック再生回路41に所定の期間のみ選択的にクロック信号を供給するのである。これにより、クロック信号を必要としてクロック再生回路41にのみクロック信号が供給されることになり、クロックラインの負荷を低減しつつ、高速でライン走査回路17を駆動することができる。
次に、図3及び図5において、本発明に係る「クロック波形生成手段」の一例であるクロック生成部40について説明する。クロック生成部40は、上述したクロック制御回路21の夫々と電気的に接続された複数のクロック再生回路41を備える。
図3及び図5において、クロック再生回路41は、本発明に係る「第1単位回路」の一例であり、クロック制御回路21から供給された単相のクロック信号から正相及び逆相のクロック信号を生成する。ここで、逆相のクロック信号とは、基準となる電位に対して正相のクロック信号を反転させた波形を有する信号である。
クロック再生回路41は、スタートパルス出力端子CNTOUTb、クロック入力端子CLKINb、第1入力端子OR1b及び第2入力端子OR2、正相クロック信号出力端子OUTb、及び逆相クロック信号出力端子OUTBbを備えている。
クロック再生回路41は、クロック信号入力端子CLKINbから入力された単相のクロック信号から正相及び逆相のクロック信号を生成し、正相クロック信号出力端子OUTb及び逆相クロック信号出力端子OUTBbの夫々から正相及び逆相のクロック信号を、クロック生成回路41に対応するシフトレジスタ回路SRの一の段に供給する。このように単相のクロック信号から生成された正相及び逆相のクロック信号により、後述するシフトレジスタ回路SRの各段が順次転送信号をシフトレジスタの次段に転送すると共に、後述する画素回路201に論理素子等を介してライン走査信号を供給する。
図5において、クロック再生回路41は、OR論理素子42、及びインバータ43a〜43gを備えている。
クロック再生回路41の第1入力端子OR1及び第2入力端子OR2は、夫々OR論理素子42の入力側に電気的に接続されており、クロック再生回路41に対応するシフトレジスタSRの一の段に入力されるスタートパルス或いは転送信号が第2入力端子OR2に入力され、クロック再生回路41に対応するシフトレジスタ回路SRの一の段から出力される転送信号が第1入力端子OR1に入力される。OR論理素子42は、第1入力端子OR1及び第2入力端子OR2に入力された信号に応じてスタートパルスを生成し、スタートパルス出力端子から出力する。ここで、複数設けられたクロック再生回路41のうち図中最も左側、即ち、スタートパルスが入力される入力側に最も近い位置に配置されたクロック再生回路41についてその動作を説明する。
第2入力端子OR2に入力されるスタートパルスが1(ハイレベル)であり、第1入力端子OR1に入力される信号、即ちシフトレジスタ回路SRの第1段から出力された転送信号が0(ローレベル)を示す信号である場合、クロック再生回路41は、スタートパルス出力端子CNTOUTbから1を示すスタートパルスを出力する。
インバータ43a〜43gは、クロック信号入力端子CLKINbから正相クロック信号出力端子OUTb及び逆相クロック信号出力端子OUTBbの夫々に至る2つの信号伝達経路を構成する。より具体的には、インバータ43a、43b、及び43cが第1の伝達経路を構成し、インバータ43d及び43gが第2の伝達経路を構成する。第1の伝達経路は、3つのインバータ43a、43b、及び43cが直列に電気的に接続されていることから、例えば、インバータ43aの入力側から入力された正相のクロック信号は、逆相のクロック信号としてインバータ43cから出力される。他方、第2の伝達経路は、2つのインバータ43d及び43gが直列に電気的に接続されていることから、例えば、インバータ43dの入力側から入力された正相のクロック信号は、正相のクロック信号としてインバータ43gから出力される。したがって、クロック信号入力端子CLKINbから入力された単相のクロック信号は、第1の伝達経路及び第2の伝達経路の夫々を介して正相のクロック信号及び逆相のクロック信号の2つのクロック信号としてクロック再生回路41から出力されることになる。
インバータ43e及び43fは、夫々第1の伝達経路及び第2の伝達経路の途中に電気的に並列に接続されており、正相のクロック信号及び逆相のクロック信号が夫々出力されるタイミングがずれないようにこれら2つの信号の波形を調整する。より具体的には、インバータ43eの入力側はインバータ43dの出力側と電気的に接続されており、その出力側はインバータ43bの出力側と電気的に接続されている。インバータ43fの入力側は、インバータ43bの出力側と電気的に接続されており、その出力側はインバータ43dの出力側に電気的に接続されている。このようなインバータ43e及び43fによれば、第1の伝達経路及び第2の伝達経路の夫々を介して伝達されるクロック信号をこれら2つの伝達経路間でやり取りすることができ、その動作時に正相及び逆相のクロック信号のパルス信号の転送タイミングをずれないように調整することが可能である。
図3及び図6において、シフトレジスタ回路SRの各段は、スタートパルス或いは前段から出力された転送信号が入力される入力端子IN、転送信号を出力する出力端子OUT、クロック再生回路41の逆相クロック信号出力端子OUTBを電気的に接続されたクロック信号入力端子CL2、及び正相クロック信号出力端子OUTと電気的に接続されたクロック信号入力端子CL1を備えている。ここで、シフトレジスタ回路SRの図中最も左側に配置された段であるシフトレジスタSR0は、スタートパルスSPを転送信号として次段に転送するのみであり、シフトレジスタ回路SRの各段SR1、SR2、・・・、SRnから夫々順次出力される転送信号は、図中最も右側に配置されたシフトレジスタ回路SRの最終段であるシフトレジスタSRn+1でその転送が終了される。シフトレジスタ回路SRは、シフトレジスタの各段SR1、SR2、・・・、SRnの夫々に対応してNAND論理素子60が設けられている。シフトレジスタ回路SRの各段SR0、SR1、・・・、SRnは、正相のクロック信号及び逆相のクロック信号にしたがって順次1(ハイレベル)を示す転送信号をライン走査信号としてNAND論理素子60に供給する。NAND論理素子60は、後述する画素回路群B1、B2、・・・、Bnにライン走査信号を供給する。尚、スタートパルスをシフトレジスタ回路SRに供給するための配線31の途中に電気的に介挿されたバッファ33によれば、バッファ32と同様にスタートパルス或いは転送信号を安定してシフトレジスタSRの各段に供給することができる。
図6において、シフトレジスタSRの各段SRiは、3つのインバータ61a、61b、及び61cを備えて構成されている。
インバータ61aの入力側は、入力端子INに電気的に接続され、インバータ61aの駆動電源供給端子の夫々は、クロック信号入力端子CL2及びクロック信号入力端子CL1に電気的に接続されている。インバータ61bの入力側は、出力端子OUTに電気的に接続されており、その駆動電源供給端子の夫々はクロック信号入力端子CL1及びCL2に夫々電気的に接続されている。インバータ61cの入力側は、インバータ61aの出力側及びインバータ61bの出力側と電気的に接続されており、その出力側は出力端子OUTに電気的に接続されている。
シフトレジスタ回路SRの各段SRiによれば、クロック信号入力端子CL1及びCL2の夫々から正相のクロック信号及び逆相のクロック信号が入力された場合、転送信号はインバータ61a及び61cを介して次段に転送される。即ち、シフトレジスタ回路SRは、図中左側から右側に向かって次段に順次転送信号を供給する片方向シフトレジスタである。
次に、図3及び図7を参照しながら画素回路部80について説明する。
図3及び図7において、画素回路部80は、クロック信号供給線31に沿って複数配列された画素回路201を備えており、任意の個数の画素回路201を一群とする画素回路群B1、B2、・・・、Bnを備えている。本実施形態では、各画素回路群B1、B2、・・・、Bnの夫々は、128個の画素回路201を備えており、シフトレジスタ回路SRの各段SR1、SR2、・・・、SRnの夫々から一括でライン走査信号が各画素回路群Biに供給される。したがって、各画素回路201に個別にライン走査信号を供給する場合に比べて、ライン走査信号を画素回路201に供給するための配線を低減することができ、画素回路201のサイズを小さくすることによって画素回路201のピッチを小さくした場合でも、画素回路201のピッチを小さくした効果を損なうことなく、プリンタヘッド1を小型化することが可能である。
データ線部13に含まれる複数のデータ線13aの夫々は、データ信号を画素回路201に供給すための配線である。本実施形態では、データ線13aは、画素回路群B1、B2、・・・、Bnの夫々に含まれる128個の画素回路201の個数と同数である128本設けられている。即ち、シリアルーパラレル変換数が128となる或いは相展開数が128となるように、シリアルーパラレル変換或いは相展開された画像信号が、128本のデータ線13aを介して並列に供給される。このような複数のデータ線13aは、画素回路群B1、B2、・・・、Bnに電気的に共通に接続されている。より具体的には、データ信号DATA0を供給するデータ線13aは、画素回路群B1、B2、・・・、Bnに含まれる画素回路201のうち夫々の画素回路群の中で図中最も左側に配置された1番目の画素回路201に夫々電気的接続されており、データ信号DATA1を供給するデータ線13aは、同様に2番目の画素回路201に接続されており、DATA127を供給するデータ線13aも、同様に128番目の画素回路201に接続されている。したがって、DATA0〜DATA127は、各画素回路群B1、B2、・・・、Bnに供給されたライン走査信号に応じて各画素回路201でサンプリングされることになる。また、データ線部13から128個の異なるデータ信号を、同一画素回路群に属する128個の画素回路毎に、同時に供給することが可能である。尚、データ線13a及び画素回路群B1、B2、・・・、Bnの夫々に含まれる画素回路201の個数は、一例であり、本実施形態に係るものに限定されるものではないことは言うまでもない。尚、データ線13aの途中には、データ信号を安定して各画素回路群に供給するためのバッファ34は電気的に介挿されている。
図7において、画素回路201は、制御用トランジスタTR1、駆動用トランジスタTR2、及び有機EL発光素子OLEDを備えて構成されている。
制御用トランジスタTR1のソースはデータ線13に電気的に接続されており、ゲートはシフトレジスタSR1、SR2、・・・、SRnの出力側に接続されたNAND論理素子60に電気的に接続されている。制御用トランジスタTR1のドレインは、駆動用トランジスタTR2のゲートに電気的に接続されている。
駆動用トランジスタTR2のソースは、有機EL発光素子OLEDの駆動電流を供給する電源線VELと電気的に接続されており、そのドレインは有機EL発光素子OLEDの陽極に電気的に接続されている。有機EL発光素子OLEDの陰極は、陰極配線VCTに電気的に接続されており、有機EL発光素子OLEDを流れた駆動電流は陰極配線VCTに流れる。
このように本実施形態の画素回路201における駆動方式は「電圧プログラム方式」である。電圧プログラム方式では、書き込み期間(選択期間)において、データ信号に応じた2値電圧を駆動用トランジスタTR2のゲートに書き込んで、この2値電圧に応じた駆動電流を駆動用トランジスタTR2が有機EL素子OLEDに流し続ける駆動方式である。
尚、本実施形態で採用可能な電圧プログラム方式は、図7に示した2個のトランジスタを組み合わせた方式の他、例えば有機EL素子に駆動電流を流すためのトランジスタの電圧−電流特性(トランジスタ(TFT)の閾値)のバラツキを低減するために、有機EL素子及び保持容量に加えて4つのトランジスタを組み合わせてなる閾値補償型の画素部の構成も含まれる。また、プリンタヘッド1の駆動方式は、上述した電圧プログラム方式に限定されるものではなく、有機ELディスプレイの駆動方式として伝統的に用いられている電流プログラム方式であってもよい。
次に、図8を参照しながら、プリンタヘッド1の動作について説明する。尚、以下の説明では、説明の便宜上、シフトレジスタ回路SRの各段をシフトレジスタSR0、SR1、・・・、SRn、SRn+1と称す。図8は、プリンタヘッド1で処理される各種信号のタイミングチャートである。尚、図中GATE1、2、・・・、40は、各画素回路群B1、B2、・・・、Bnに供給されるライン走査信号を夫々示しており、画素回路群Bnを40個備えている場合(n=40)を例に挙げている。例えば、GATE1が、画素回路群B1に含まれる各画素回路201に供給されるライン走査信号を示している。また、GATE0は、シフトレジスタSR0が次段のシフトレジスタSR1に出力する転送信号である。図中DATA0〜DATA127において“ダミー”と示した信号は、図3中において左右両端に夫々配置されているシフトレジスタSR0及びSRn+1から出力される転送信号を示す。
図8において、時刻T1にクロック信号が1を示すハイレベルに立ち上がると、シフトレジスタSR0から出力される転送信号は、ローレベルに遷移する。続く時刻T2にクロック信号がローレベルに立ち下がると、シフトレジスタSR0から出力される転送信号はハイレベルに立ち上がり、GATE1に入力されるライン走査信号はローレベルに立ち下がる。時刻T3では、クロック信号がハイレベルに立ち上がると共に、GATE1のライン走査信号がハイレベルに立ち上がり、GATE2に入力されるライン走査信号がローレベルに立ち下がる。ライン走査信号は、シフトレジスタSRの前段から次段に転送される転送信号でもあることから、順次転送信号がシフトレジスタSRの各段を転送されていくことになる。
転送信号がライン走査信号として各画素回路群B1、B2、・・・、Bnに順次出力されていくことに平行して、データ線13aの夫々からDATA0〜DATA127が画素回路群B1、B2、・・・、Bnに供給される。ここで、DATA0〜DATA127に付された数字は、DATA0〜DATA127が供給される画素回路群B1、B2、・・・、Bnを区別するために番号であり、例えば、図中“1”は、画素回路群B1に供給されるDATA0〜DATA127を示す。したがって、DATA0〜DATA127が供給された画素回路群のうち、GATE0〜GATE40がローレベルにある画素回路群に含まれる有機EL発光素子OLEDが発光することになる。より具体的には、例えば、時刻t1から時刻T3の間は、画素回路B1に含まれる有機EL発光素子OLEDが発光することになる。ここで、画素回路群B1には、128個の画像信号が同時に書き込まれることになる。同様に、画素回路群B2は、時刻t2から時刻T4の間で128個同時に書き込まれる。また、異なる画素回路群には、同時に書き込まれることがない。そして、画像信号が書き込まれた各有機EL発光素子OLEDは、書き込まれた電荷に応じた時間だけ、発光することになる。
(プリンタ)
次に図9を参照しながら上述のプリンタヘッド1を備えたプリンタに係る実施形態について詳細に説明する。図9は、本実施形態に係るプリンタの主要構成を示す図式的断面図である。尚、以下の実施形態では、プリンタヘッド1をYMCK用に4つ備えたカラープリンタ1000を例に挙げて説明する。
次に図9を参照しながら上述のプリンタヘッド1を備えたプリンタに係る実施形態について詳細に説明する。図9は、本実施形態に係るプリンタの主要構成を示す図式的断面図である。尚、以下の実施形態では、プリンタヘッド1をYMCK用に4つ備えたカラープリンタ1000を例に挙げて説明する。
図9において、プリンタ1000は、YMCK用の4つの画像形成ユニット1001Y、1001M、100C及び1001Kを備え、これらのユニットは夫々、本発明に係る「感光体」の一例たる感光ドラム1002と、その周囲に順に配置されたクリーナ1011、帯電器1012、プリンタヘッド1、及び本発明に係る「現像手段」の一例たる現像器1013を備えて構成されている。
次に本実施形態のプリンタ1の構成をその動作と共に説明する。
図9において、クリーナ1011により、前回のサイクルで感光ドラム1002の表面に残ったトナーが除去された後、今回のサイクル用に帯電器1012によって、コロナ放電等により感光ドラム1002の表面が帯電される。続いて、上述した実施形態のプリンタヘッド1によるデータ信号に応じた露光によって、感光ドラム1002の表面にデータ信号に応じた静電潜像が形成される。続いて、Y(イエロー)、M(マゼンタ)、C(シアン)及びK(黒)のうち、各ユニットに対応する色のトナーを用いることで、現像器1021による現像が行われ、感光ドラム1002の表面には、トナー付着による可視像たるトナー画像の形成が行われる。他方、転写ベルト1020は、ローラ1021、1022等により回動されている。そして、各感光ドラム1002に対向する転写位置にて、転写ローラ1014で裏側から押された形で、感光ドラム1002上のトナー画像が転写ベルト1020上に転写される。この転写されたトナー画像は、搬送装置1030により搬送されるコピー用紙等の用紙上に更に転写される。そして、不図示の定着装置等を介して、排出トレー上に画像形成済みの用紙が排出される。
以上説明したように本実施形態のプリンタ1000は、上述したプリンタヘッド1を備えるので、感光ドラム1002を高速且つ高解像度で露光可能である。しかも、プリンタヘッド1を小型化することで、プリンタにおける小型化を図れる。特に図9において、感光ドラム1002の回転軸方向には、プリンタヘッド1は、その長手方向として所望の長さに形成することが容易にして可能であり、しかも、感光ドラム1002の周方向に沿った方向についてのプリンタヘッド1の長さは、その短長方向の長さに他ならず、非常に短くすることができる。よって、図9の如き感光ドラム1002の周囲を囲んで各種装置を配置する構成を有するプリンタに対して、本実施形態の如きプリンタヘッド1を適用することは、大変有利である。
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨、あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴うプリンタヘッド及びこれを備えたプリンタもまた、本発明の技術的範囲に含まれるものである。
1 プリンタヘッド、11 発光部、17 ライン走査回路、20 クロック制御部、21 クロック制御回路、30 クロック信号供給線、40 クロック生成部、41 クロック再生回路、SR シフトレジスタ回路、80 画素回路部、201 画素回路、1000 プリンタ
Claims (8)
- ライン状に配列されており、感光体を露光するための電流駆動型の発光素子を夫々含むと共に、順次供給されるライン走査信号に応じて前記発光素子に流れる駆動電流を規定するデータ信号が書き込まれるように構成されている複数の画素回路と、
該複数の画素回路が配列されたライン方向に沿って延びる部分を含むクロック信号線を介して供給される単相のクロック信号から、正相のクロック信号及び逆相のクロック信号を生成するクロック波形生成手段と、
該生成された正相及び逆相のクロック信号に基づいて転送信号を順次出力し、前記ライン走査信号として前記複数の画素回路に対して順次出力するシフトレジスタ回路と
を備えたことを特徴とするプリンタヘッド。 - 前記クロック波形生成手段は、前記ライン方向に沿って配列されており且つ前記正相のクロック信号及び前記逆相のクロック信号を夫々出力する複数の第1単位回路を含むこと
を特徴とする請求項1に記載のプリンタヘッド。 - 前記クロック信号線と前記クロック波形生成手段との間に介在しており、前記複数の第1単位回路のうち前記正相のクロック信号及び前記逆相のクロック信号を非生成中のものに対して少なくとも所定期間だけ前記単相のクロック信号を供給しないように、前記複数の第1単位回路のうち前記正相のクロック信号及び前記逆相のクロック信号を生成中のものに対して前記単相のクロック信号を選択的に供給するクロック制御手段を更に備えたこと
を特徴とする請求項2に記載のプリンタヘッド。 - 前記クロック制御手段は、前記ライン方向に沿って前記複数の第1単位回路に対応して配列されており且つ前記単相のクロック信号を選択的に夫々供給する複数の第2単位回路を含むこと
を特徴とする請求項3に記載のプリンタヘッド。 - 前記複数の第1単位回路は、前記複数の画素回路のうち前記ライン方向に配列された所定数の画素回路を含む画素回路群毎に設けられており、
前記シフトレジスタ回路は、その各段から前記ライン走査信号を前記画素回路群毎に順番に供給すること
を特徴とする請求項2から4のいずれか一項に記載のプリンタヘッド。 - 前記シフトレジスタ回路は、その各段から前記転送信号を前記ライン方向に沿った片方向に順次出力するように構成されていること
を特徴とする請求項1から5のいずれか一項に記載のプリンタヘッド。 - ライン状に配列されており、感光体を露光するための電流駆動型の発光素子を夫々含むと共に、順次供給されるライン走査信号に応じて前記発光素子に流れる駆動電流を規定するデータ信号が書き込まれるように構成されている複数の画素回路を備えたプリンタヘッドを駆動するためのプリンタヘッド用駆動回路であって、
前記複数の画素回路が配列されたライン方向に沿って延びる部分を含むクロック信号線を介して供給される単相のクロック信号から、正相のクロック信号及び逆相のクロック信号を生成するクロック波形生成手段と、
該生成された正相及び逆相のクロック信号に基づいて転送信号を順次出力し、前記ライン走査信号として前記複数の画素回路に対して順次出力するシフトレジスタ回路と
を備えたことを特徴とするプリンタヘッド用駆動回路。 - 請求項1から6のいずれか一項に記載のプリンタヘッドと、
前記感光体と、
前記プリンタヘッドによる露光によって前記感光体に形成された静電潜像を現像することで可視像を形成する現像手段と、
前記形成された可視像を記録媒体上に転写する転写手段とを備えたこと
を特徴とする画像形成装置。
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