JP2008053914A - 遅延回路、試験装置、プログラム、半導体チップ、イニシャライズ方法、および、イニシャライズ回路 - Google Patents
遅延回路、試験装置、プログラム、半導体チップ、イニシャライズ方法、および、イニシャライズ回路 Download PDFInfo
- Publication number
- JP2008053914A JP2008053914A JP2006226478A JP2006226478A JP2008053914A JP 2008053914 A JP2008053914 A JP 2008053914A JP 2006226478 A JP2006226478 A JP 2006226478A JP 2006226478 A JP2006226478 A JP 2006226478A JP 2008053914 A JP2008053914 A JP 2008053914A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- delay element
- amount
- delay amount
- setting value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims description 53
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000011423 initialization method Methods 0.000 title 1
- 238000005259 measurement Methods 0.000 claims abstract description 135
- 230000005540 biological transmission Effects 0.000 claims description 46
- 230000001934 delay Effects 0.000 claims description 21
- 238000007493 shaping process Methods 0.000 claims description 15
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000691 measurement method Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3016—Delay or race condition test, e.g. race hazard test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】第1の遅延素子と、第2の遅延素子と、第1の遅延素子がそれぞれの遅延設定値に対して生じる遅延量を測定し、第1の遅延素子のイニシャライズを行うイニシャライズ部とを有し、イニシャライズ部は、第1の遅延素子の出力信号を第1の遅延素子に入力する第1のループ経路と、第2の遅延素子の出力信号を第2の遅延素子に入力する第2のループ経路と、第1の遅延素子に、異なる遅延設定値を順次設定し、第1の遅延素子の遅延量を順次測定する第1の測定部と、第2の遅延素子における遅延量を、第2の遅延素子の遅延設定値を変化させずに第1の測定部と同期して測定する第2の測定部と、第1の測定部が測定した遅延量を、第2の測定部が当該遅延量と同期して測定した遅延量を用いて補正する遅延量算出部とを有する遅延回路を提供する。
【選択図】図1
Description
M1=Toff[1]
M2=Toff[1]+Tdly
M3=M4=Toff[2]
D=(M2−M1)−(M4−M3)
D=(M2−M1)−(M4−M3)
=(Toff[1]×99.9%+Tdly×99.9%−Toff[1])−(Toff[2]×99.9%−Toff[2])
=(Toff[2]−Toff[1])×0.1%+Tdly×99.9% ・・・式(1)
Claims (14)
- 入力信号を遅延させて出力する遅延回路であって、
設定される遅延設定値に応じた遅延量で前記入力信号を遅延させる第1の遅延素子と、
設定される遅延設定値に応じた遅延量で前記入力信号を遅延させる第2の遅延素子と、
前記第1の遅延素子が、それぞれの前記遅延設定値に対して生じる遅延量を測定し、前記第1の遅延素子のイニシャライズを行うイニシャライズ部と
を有し、
前記イニシャライズ部は、
前記第1の遅延素子の出力信号を前記第1の遅延素子に入力する第1のループ経路と、
前記第2の遅延素子の出力信号を前記第2の遅延素子に入力する第2のループ経路と、
前記第1の遅延素子に、異なる前記遅延設定値を順次設定し、前記第1のループ経路を伝送する信号に基づいて、前記第1の遅延素子におけるそれぞれの遅延量を順次測定する第1の測定部と、
前記第2のループ経路を伝送する信号に基づいて、前記第2の遅延素子における遅延量を、前記第2の遅延素子の前記遅延設定値を変化させずに前記第1の測定部と同期して測定する第2の測定部と、
前記第1の測定部が測定したそれぞれの遅延量を、前記第2の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、前記第1の遅延素子のそれぞれの遅延設定値に対する遅延量を算出する遅延量算出部と
を有する遅延回路。 - 前記第2の遅延素子は、前記第1の遅延素子と共通の電源から電源電圧を受け取り、
前記遅延量算出部は、前記第1の遅延素子の電源電圧の変動により生じる、前記第1の測定部の測定結果における測定誤差を、前記第2の測定部の測定結果を用いて補正する
請求項1に記載の遅延回路。 - 前記遅延量算出部は、第1の前記遅延設定値に対して前記第1の測定部が測定した第1の遅延量から、第1の前記遅延設定値に対して前記第1の測定部が測定した第2の遅延量を減算した第1の算出結果を生成し、前記第1の遅延量の測定に同期して前記第2の測定部が測定した遅延量から、前記第2の遅延量の測定に同期して前記第2の測定部が測定した遅延量を減算した第2の算出結果を生成し、前記第1の算出結果から前記第2の算出結果を減算することにより、遅延設定値を前記第2の遅延設定値から前記第1の遅延設定値に変更した場合の、前記第1の遅延素子における遅延量の変動量を算出する
請求項2に記載の遅延回路。 - 前記第1の測定部は、前記第1の遅延素子に最小の遅延量を生じさせる前記遅延設定値を、前記第1の遅延設定値として前記第1の遅延素子に設定し、
前記第2の測定部は、前記第2の遅延素子に最小の遅延量を生じさせる前記遅延設定値を、前記第2の遅延素子に設定する
請求項2に記載の遅延回路。 - 前記電源電圧の変動量に対する前記第2の遅延素子の遅延量の変動量の比が、前記電源電圧の変動量に対する前記第1の遅延素子の遅延量の変動量の比と略等しい
請求項4に記載の遅延回路。 - 前記第1のループ経路に設けられる第1の伝送回路、及び前記第2のループ経路に設けられる第2の伝送回路は、前記第1の遅延素子と共通の電源から電源電圧を受け取る
請求項2に記載の遅延回路。 - 前記電源電圧の変動量に対する前記第2の伝送回路の遅延量の変動量の比が、前記電源電圧の変動量に対する前記第1の伝送回路の遅延量の変動量の比と略等しい
請求項6に記載の遅延回路。 - 前記第1の遅延素子に最小の遅延量を生じさせた場合における、前記第1の遅延素子及び前記第1のループ経路における遅延量と、前記第2の遅延素子に最小の遅延量を生じさせた場合における、前記第2の遅延素子及び前記第2のループ経路における遅延量との差が、前記第2の遅延設定値に対応する前記第1の遅延素子における遅延量と略等しい
請求項7に記載の遅延回路。 - 前記第2の測定部は、前記第1のループ経路におけるループ周期に対する前記第2のループ経路におけるループ周期が、前記第1のループ経路を伝送する信号と、前記第2のループ経路を伝送する信号とが相互干渉しないことを条件として定めた周期差を有するように、前記第2の遅延素子の遅延量を設定する
請求項8に記載の遅延回路。 - 前記第2の測定部は、前記第2の遅延素子に、異なる遅延設定値を順次設定し、前記第2のループ経路を伝送する信号に基づいて、前記第2の遅延素子におけるそれぞれの遅延量を更に測定し、
前記第1の測定部は、前記第1のループ経路を伝送する信号に基づいて、前記第1の遅延素子における遅延量を、前記遅延設定値を変化させずに前記第2の測定部と同期して更に測定し、
前記遅延量算出部は、前記第2の測定部が測定したそれぞれの遅延量を、前記第1の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、前記第2の遅延素子のそれぞれの遅延設定値に対する遅延量を更に算出する
請求項1に記載の遅延回路。 - 前記第2の遅延素子は、前記第1の遅延素子の近傍に設けられ、
前記遅延量算出部は、前記第1の遅延素子の温度の変動により生じる、前記第1の測定部の測定結果における測定誤差を、前記第2の測定部の測定結果を用いて補正する
請求項1に記載の遅延回路。 - 被試験デバイスを試験する試験装置であって、
前記被試験デバイスを試験する試験パターンを生成するパターン発生部と、
与えられるタイミング信号に応じて前記試験パターンに示されるレベルを示す試験信号を生成する、前記被試験デバイスのそれぞれの被試験ピンに対応して設けられた複数の波形成形部と、
前記タイミング信号を生成するタイミング発生部と、
それぞれの前記波形成形部に対して、前記タイミング信号をそれぞれ遅延して供給する遅延回路と、
前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良否を判定する判定部と
を備え、
前記遅延回路は、
設定される遅延設定値に応じた遅延量で前記タイミング信号を遅延し、第1の前記波形成形部に供給する第1の遅延素子と、
設定される遅延設定値に応じた遅延量で前記タイミング信号を遅延し、第2の前記波形成形部に供給する第2の遅延素子と、
前記第1の遅延素子及び前記第2の遅延素子が、それぞれの前記遅延設定値に対して生じる遅延量を測定し、前記第1の遅延素子及び前記第2の遅延素子のイニシャライズを行うイニシャライズ部と
を有し、
前記イニシャライズ部は、
前記第1の遅延素子の出力信号を前記第1の遅延素子に入力する第1のループ経路と、
前記第2の遅延素子の出力信号を前記第2の遅延素子に入力する第2のループ経路と、
前記第1の遅延素子に、異なる遅延設定値を順次設定し、前記第1のループ経路を伝送する信号に基づいて、前記第1の遅延素子におけるそれぞれの遅延量を順次測定する第1の測定部と、
前記第2のループ経路を伝送する信号に基づいて、前記第2の遅延素子における遅延量を、前記第1の測定部と同期して測定する第2の測定部と、
前記第1の測定部が測定したそれぞれの遅延量を、前記第2の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、前記第1の遅延素子のそれぞれの遅延設定値に対する遅延量を算出する遅延量算出部と
を含む試験装置。 - 設定される遅延設定値に応じた遅延量で入力信号を遅延させる第1の遅延素子と、設定される遅延設定値に応じた遅延量で前記入力信号を遅延させる第2の遅延素子と、前記第1の遅延素子の出力信号を前記第1の遅延素子に入力する第1のループ経路と、前記第2の遅延素子の出力信号を前記第2の遅延素子に入力する第2のループ経路とを備える遅延回路のイニシャライズを行うイニシャライズ部を機能させるプログラムであって、
前記イニシャライズ部を、
前記第1の遅延素子に、異なる前記遅延設定値を順次設定し、前記第1のループ経路を伝送する信号に基づいて、前記第1の遅延素子におけるそれぞれの遅延量を順次測定する第1の測定部と、
前記第2のループ経路を伝送する信号に基づいて、前記第2の遅延素子における遅延量を、前記第2の遅延素子の前記遅延設定値を変化させずに前記第1の測定部と同期して測定する第2の測定部と、
前記第1の測定部が測定したそれぞれの遅延量を、前記第2の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、前記第1の遅延素子のそれぞれの遅延設定値に対する遅延量を算出する遅延量算出部と
して機能させるプログラム。 - 動作回路と、
前記動作回路に入力される信号、又は前記動作回路が出力する信号を遅延させる遅延回路と
を備え、
前記遅延回路は、
設定される遅延設定値に応じた遅延量で入力信号を遅延させる第1の遅延素子と、
設定される遅延設定値に応じた遅延量で前記入力信号を遅延させる第2の遅延素子と、
前記第1の遅延素子が、それぞれの前記遅延設定値に対して生じる遅延量を測定し、前記第1の遅延素子のイニシャライズを行うイニシャライズ部と
を有し、
前記イニシャライズ部は、
前記第1の遅延素子の出力信号を前記第1の遅延素子に入力する第1のループ経路と、
前記第2の遅延素子の出力信号を前記第2の遅延素子に入力する第2のループ経路と、
前記第1の遅延素子に、異なる前記遅延設定値を順次設定し、前記第1のループ経路を伝送する信号に基づいて、前記第1の遅延素子におけるそれぞれの遅延量を順次測定する第1の測定部と、
前記第2のループ経路を伝送する信号に基づいて、前記第2の遅延素子における遅延量を、前記第2の遅延素子の前記遅延設定値を変化させずに前記第1の測定部と同期して測定する第2の測定部と、
前記第1の測定部が測定したそれぞれの遅延量を、前記第2の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、前記第1の遅延素子のそれぞれの遅延設定値に対する遅延量を算出する遅延量算出部と
を含む半導体チップ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006226478A JP4849996B2 (ja) | 2006-08-23 | 2006-08-23 | 遅延回路、試験装置、プログラム、半導体チップ、イニシャライズ方法、および、イニシャライズ回路 |
US11/763,448 US7987062B2 (en) | 2006-08-23 | 2007-06-15 | Delay circuit, test apparatus, storage medium semiconductor chip, initializing circuit and initializing method |
DE102007040168A DE102007040168A1 (de) | 2006-08-23 | 2007-08-21 | Verzögerungsschaltkreis, Testgerät, Speichermedium, Halbleiterchip, Initialisierungsschaltkreis und Initialisierungsverfahren |
KR1020070084553A KR20080019180A (ko) | 2006-08-23 | 2007-08-22 | 지연 회로, 시험 장치, 기록매체, 반도체 칩, 초기화 회로,및 초기화 방법 |
CN200710143083XA CN101145770B (zh) | 2006-08-23 | 2007-08-22 | 延迟电路、测试装置、半导体芯片、初始化电路及初始化方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006226478A JP4849996B2 (ja) | 2006-08-23 | 2006-08-23 | 遅延回路、試験装置、プログラム、半導体チップ、イニシャライズ方法、および、イニシャライズ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008053914A true JP2008053914A (ja) | 2008-03-06 |
JP4849996B2 JP4849996B2 (ja) | 2012-01-11 |
Family
ID=38973472
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006226478A Expired - Fee Related JP4849996B2 (ja) | 2006-08-23 | 2006-08-23 | 遅延回路、試験装置、プログラム、半導体チップ、イニシャライズ方法、および、イニシャライズ回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7987062B2 (ja) |
JP (1) | JP4849996B2 (ja) |
KR (1) | KR20080019180A (ja) |
CN (1) | CN101145770B (ja) |
DE (1) | DE102007040168A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9872376B2 (en) * | 2011-09-30 | 2018-01-16 | Varian Medical Systems, Inc. | Medical linear accelerator signal analyzer and display device |
US8786474B1 (en) * | 2013-03-15 | 2014-07-22 | Kabushiki Kaisha Toshiba | Apparatus for programmable metastable ring oscillator period for multiple-hit delay-chain based time-to-digital circuits |
US11131706B2 (en) * | 2015-12-08 | 2021-09-28 | International Business Machines Corporation | Degradation monitoring of semiconductor chips |
CN110716120B (zh) * | 2018-07-12 | 2021-07-23 | 澜起科技股份有限公司 | 芯片自动测试设备的通道延时偏差的校准方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02198375A (ja) * | 1989-01-27 | 1990-08-06 | Advantest Corp | Ic試験装置 |
JPH0323707Y2 (ja) * | 1986-05-22 | 1991-05-23 | ||
JPH08226957A (ja) * | 1995-02-21 | 1996-09-03 | Advantest Corp | 半導体試験装置のタイミング補正装置 |
JPH0961503A (ja) * | 1995-08-21 | 1997-03-07 | Advantest Corp | 半導体試験装置における試験信号のタイミング校正装置 |
JP2001215261A (ja) * | 2000-02-03 | 2001-08-10 | Advantest Corp | 半導体デバイス試験装置のタイミング校正装置 |
JP2002139556A (ja) * | 2000-11-02 | 2002-05-17 | Advantest Corp | 半導体試験装置 |
JP2002359289A (ja) * | 2001-03-29 | 2002-12-13 | Mitsubishi Electric Corp | プロセスモニタ回路を備えた半導体装置、その試験方法、並びにその製造方法 |
JP2004219097A (ja) * | 2003-01-09 | 2004-08-05 | Hitachi Ltd | 半導体試験装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH021620A (ja) * | 1987-11-30 | 1990-01-05 | Toshiba Corp | 電圧制御発振回路 |
US5491673A (en) * | 1994-06-02 | 1996-02-13 | Advantest Corporation | Timing signal generation circuit |
JP3410269B2 (ja) * | 1995-12-21 | 2003-05-26 | 株式会社アドバンテスト | 遅延時間測定方法 |
JP4346225B2 (ja) * | 2000-08-31 | 2009-10-21 | 株式会社アドバンテスト | 半導体試験装置及び遅延時間測定方法 |
US7034518B2 (en) * | 2001-07-27 | 2006-04-25 | Advantest Corp. | Timing generator and semiconductor test apparatus |
DE10231419B4 (de) * | 2002-07-11 | 2015-01-29 | Qimonda Ag | Vorrichtung und Verfahren zur Kalibrierung von Signalen |
US6727740B2 (en) * | 2002-08-29 | 2004-04-27 | Micron Technology, Inc. | Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals |
-
2006
- 2006-08-23 JP JP2006226478A patent/JP4849996B2/ja not_active Expired - Fee Related
-
2007
- 2007-06-15 US US11/763,448 patent/US7987062B2/en not_active Expired - Fee Related
- 2007-08-21 DE DE102007040168A patent/DE102007040168A1/de not_active Withdrawn
- 2007-08-22 CN CN200710143083XA patent/CN101145770B/zh not_active Expired - Fee Related
- 2007-08-22 KR KR1020070084553A patent/KR20080019180A/ko not_active Application Discontinuation
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0323707Y2 (ja) * | 1986-05-22 | 1991-05-23 | ||
JPH02198375A (ja) * | 1989-01-27 | 1990-08-06 | Advantest Corp | Ic試験装置 |
JPH08226957A (ja) * | 1995-02-21 | 1996-09-03 | Advantest Corp | 半導体試験装置のタイミング補正装置 |
JPH0961503A (ja) * | 1995-08-21 | 1997-03-07 | Advantest Corp | 半導体試験装置における試験信号のタイミング校正装置 |
JP2001215261A (ja) * | 2000-02-03 | 2001-08-10 | Advantest Corp | 半導体デバイス試験装置のタイミング校正装置 |
JP2002139556A (ja) * | 2000-11-02 | 2002-05-17 | Advantest Corp | 半導体試験装置 |
JP2002359289A (ja) * | 2001-03-29 | 2002-12-13 | Mitsubishi Electric Corp | プロセスモニタ回路を備えた半導体装置、その試験方法、並びにその製造方法 |
JP2004219097A (ja) * | 2003-01-09 | 2004-08-05 | Hitachi Ltd | 半導体試験装置 |
Also Published As
Publication number | Publication date |
---|---|
DE102007040168A1 (de) | 2008-02-28 |
KR20080019180A (ko) | 2008-03-03 |
US7987062B2 (en) | 2011-07-26 |
JP4849996B2 (ja) | 2012-01-11 |
US20080048750A1 (en) | 2008-02-28 |
CN101145770A (zh) | 2008-03-19 |
CN101145770B (zh) | 2012-07-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5175728B2 (ja) | 試験装置、調整方法および調整プログラム | |
US7834615B2 (en) | Bist DDR memory interface circuit and method for self-testing the same using phase relationship between a data signal and a data strobe signal | |
US8271824B2 (en) | Memory interface and operating method of memory interface | |
US7036055B2 (en) | Arrangements for self-measurement of I/O specifications | |
US7355387B2 (en) | System and method for testing integrated circuit timing margins | |
US7480360B2 (en) | Regulating a timing between a strobe signal and a data signal | |
KR100868995B1 (ko) | 시험 장치, 조정 장치, 조정 방법, 및 조정 프로그램을기록한 기록 매체 | |
US20090013228A1 (en) | Bist ddr memory interface circuit and method for testing the same | |
JP4948421B2 (ja) | 試験装置、調整装置、調整方法、および、調整プログラム | |
KR100736675B1 (ko) | 반도체 소자 테스트 장치 | |
JP4849996B2 (ja) | 遅延回路、試験装置、プログラム、半導体チップ、イニシャライズ方法、および、イニシャライズ回路 | |
JPWO2005076021A1 (ja) | 測定装置、測定方法、及び試験装置 | |
JP4792340B2 (ja) | 試験装置および試験方法 | |
JP2006300894A (ja) | 試験装置、及びプログラム | |
JP6090447B2 (ja) | 演算処理装置及び演算処理装置の制御方法 | |
KR100864633B1 (ko) | 반도체 메모리 테스트 장치 및 반도체 메모리 테스트 방법 | |
JP2007024524A (ja) | 試験装置、制御方法、および制御プログラム | |
JP2006054731A (ja) | タイミング発生器、試験装置、及びスキュー調整方法 | |
US20090265597A1 (en) | Signal output device, signal detection device, tester, electron device, and program | |
JP2006226791A (ja) | 試験装置、タイミング発生器、及びプログラム | |
JP2012058997A (ja) | 半導体集積回路 | |
JP5274648B2 (ja) | 試験装置、キャリブレーション方法、および、プログラム | |
JP2003279629A (ja) | パルス発生回路およびパルス発生回路を用いた半導体試験装置、および半導体試験方法および半導体装置の製造方法 | |
JP4412775B2 (ja) | 遅延信号生成装置およびその遅延量を調整する方法 | |
JP2005156328A (ja) | 試験装置及び試験方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090629 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110901 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111011 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111018 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141028 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141028 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |