JP2011103054A - 回路基板の等価回路作成装置、等価回路作成方法、及びそのプログラム - Google Patents

Abstract

【課題】区画分けして回路基板の等価回路を計算する場合、オペレータの裁量で回路配置を区画分けすると、回路基板の配線密度やビア密度が高い場合、区画分け作業に時間を要するという不都合があった。
【解決手段】回路基板を構成する回路配線、ビア、ベタ、及びスリットを含む回路配置にかかる回路配置情報に基づいて当該回路基板の等価回路を作成する等価回路作成手段１４を備えた等価回路作成装置において、前記等価回路作成手段１４を、前記回路配置情報の内のビア密度の低い領域を検出するビア低密度検出部２１と、この検出したビア密度の低い領域で前記回路配置を複数に区分する区画分け処理部２３と、この複数に区分された各回路配置の等価回路を作成する部分等価回路作成処理部１６と、この作成された複数の部分等価回路を前記区分した箇所で接続し合成する等価回路合成処理部１７とにより構成したことを特徴とする。
【選択図】図１

Description

本発明は、回路基板の等価回路作成装置等に係り、特に、複雑な回路基板に対しては当該回路基板を区画分けして部分等価回路を作成すると共に、作成された部分等価回路を合成して全体の合成等価回路を作成する回路基板の等価回路作成装置、等価回路作成方法、及びそのプログラムに関する。

近年、回路における動作の高速化に伴い、配線部分の寄生インダクタンスが回路の全体動作に与える影響が大きくなってきている。配線部分の寄生インダクタンスは、容量と関連して共振を引き起こし、その共振電流が信号電流に影響する。その共振電流が、雑音の原因となる。回路の動作周波数が、より十分に小さい場合には、回路動作中の回路は共振を起こさない。しかし、回路動作が高周波化してくると、回路動作が共振周波数に近づき共振を起こす。そのため、パッケージのリード配線やBGA等をパッケージ全体にわたって、インダクタンスとコンデンサと抵抗との値を抽出し、等価回路を作成し、これに基づいて回路動作のシミュレーション特に信号伝達特性の算定をする必要がある。

一方、近年のBGA（ボールグリッドアレイ）パッケージは、配線密度が高く、パッケージ全体の電磁界シミュレーションを行うことは、計算機のメモリ等の関係から困難な場合が多い。その場合は、回路を複数に区画しそれぞれの区画で電磁界シミュレーションを行い、その後、それぞれの電磁界シミュレーションの結果を合成してパッケージ全体の等価回路を作成する必要が生じている。

回路配置を区画に分けて計算する方法としては、PEEC（Ｐａｒｔｉａｌ Ｅｌｅｍｅｎｔａｌ Ｅｑｕｉｖａｌｅｎｔ Ｃｉｒｃｕｉｔ: 部分要素等価回路）法が知られている。このPEEC法による計算結果は正確である反面、計算が複雑である。このため、計算のための計算機の使用コストが高い。PEEC法以外の計算方法では、PEEC法を併用することも可能である。その場合でも、PEEC法を利用する必要があるため、計算は複雑でやはりコストが高くなる。

又、PEEC法以外の計算方法では、回路配置を区画に分ける明確な指針が無く、オペレータの裁量で区画に分けて計算を行っていた。他にもこれに似た計算方法があるが、それぞれ長所と短所が存在し、また、多くは回路配置の区画に際しての明確な指針が無く、このためオペレータの裁量で回路配置を区画して計算を行っていた。

この種の等価回路を作成する関連技術として、特許文献１乃至特許文献４が知られている。特許文献１と特許文献２には、回路配置を区画すると共に、その各々の区画毎に回路配置の等価回路を作成し、その結果を合成する手法が開示されている。又、特許文献３には、電磁界解析を行う際に、ビアの少ない部分に有限要素法のメッシュを少なくすることのできる技術が開示されている。さらに、特許文献４には、電子部品モデルの電磁界解析を行うために、そのモデルを区画すると共に区画分けされた回路毎にそれぞれのモデルを解析し、それぞれの解析結果を合成することが開示されている。

WO２００５／０１５４４９ 特開２００４−０５４６４２ 特開２００６−２０９５９０ 特開２００８−４７００５

配線密度やビア密度が高い回路基板は、配線本数と配線層数とビアの個数が大きく、パッケージ全体の電磁界シミュレーションを行うには、演算速度の速い計算機や大容量の主記憶メモリを必要とする。このためには、大型コンピュータやスーパーコンピュータで計算する必要も生じる。これは生産性が悪いので工業的には、経済的かつ容易に開発現場で計算を行う必要がある。

この場合、開発現場で例えばパソコンで計算するには、時間的に困難な場合が多かった。それは、計算機の演算能力やメモリ容量が少ないので、計算に時間が掛かるためである。そのため、昨今においては、回路配置を区画し、その各々の区画毎に回路配置の等価回路を作成するという前述した手法が採用されている。
回路配置を区画し計算する場合、近年のＢＧＡでは配線密度やビア密度が高いため、オペレータの裁量での区画作業には多くの時間を要するという課題があった。

更に、回路配置を区画に分ける場合は、区画された回路配置同士の相互作用がなるべく少なくなる状態で区画に分けることが望ましい。回路配置同士の相互作用があると、区画された回路配置の等価回路を計算する場合にそれぞれの回路は独立した回路として計算されるため、区画分けされた回路基板の等価回路を合成した等価回路と区画分けしないで計算した回路全体の等価回路の計算結果に誤差が出るからである。オペレータの裁量で回路配置を区画に分けるには、この点を考慮する必要がある。
そのため、回路配置の区画に際しては、時間が掛かかり、また熟練技術が必要であった。回路の内容を熟知して適切な区画配置を定めるため多くの時間と労力を要するという不都合があった。

また、前述した特許文献１乃至特許文献４に開示された技術では、迅速かつ正確に回路配置を区画分けするに際しての指針を示しておらず上記の課題は解決されていない。
［発明の目的］

本発明は、配線密度が高い回路基板の等価回路を、迅速かつ正確に作成すると共に特に熟練を要することなく常に同一品質の等価回路の作成を可能とした回路基板の等価回路作成装置、等価回路作成方法、及びそのプログラムを提供することを、その目的とする。

上記目的を達成するため、本発明の等価回路作成装置は、回路基板を構成する回路配線、ビア、ベタ、及びスリットを含む回路配置にかかる情報を入力する情報入力手段と、この入力された前記回路配置情報を記憶する回路情報記憶手段と、この回路情報記憶手段に記憶された回路配置情報に基づいて当該回路基板の等価回路を作成する等価回路作成手段とを備えた等価回路作成装置において、前記等価回路作成手段を、前記回路配置情報の内のビア密度の低い領域を検出するビア低密度検出部と、この検出したビア密度の低い領域で前記回路配置を複数に区分する区画分け処理部と、この複数に区分された各回路配置の等価回路を作成する部分等価回路作成処理部と、この作成された複数の部分等価回路を前記区分した箇所で接続し合成する等価回路合成処理部とにより構成したことを特徴とする。

上記目的を達成するため、本発明の等価回路作成方法は、回路基板を構成する回路配線、ビア、ベタ、及びスリットを含む回路配置にかかる情報を情報入力手段が入力し、この入力された前記回路配置情報を回路情報記憶手段が記憶し、この記憶された前記回路配置情報に基づいて前記回路基板の等価回路を等価回路作成手段が作成する等価回路作成方法において、前記等価回路の作成に際しては、最初に、前記回路配置情報の内のビア密度の低い領域をビア低密度検出部が検出し、この検出したビア密度の低い領域で前記回路配置を複数に区画分け処理部が区分し、この複数に区画された各回路配置の等価回路を部分等価回路作成処理部が作成し、この作成された複数の部分等価回路を前記区分箇所で等価回路合成処理部が接続し合成する構成としたことを特徴とする。

また、上記目的を達成するため、本発明の等価回路作成プログラムは、回路基板を構成する回路配線、ビア、ベタ、及びスリットを含む回路配置にかかる情報が入力された場合に、これを回路情報記憶手段に記憶する機能、およびこの記憶された回路配置情報に基づいて当該回路基板の等価回路を作成する等価回路作成機能をプログラム化しコンピュータに実現させるようにした等価回路作成プログラムにおいて、前記回路配置情報の内のビア密度の低い領域を検出する機能、この検出したビア密度の低い領域で前記回路配置を複数に区分する機能、この複数に区画された各回路配置の部分等価回路を作成する機能、及びこの作成された複数の部分等価回路を前記区分箇所で接続し合成する機能を、前記コンピュータに実現させることを特徴とする。

本発明は、上述したように構成し、ビア密度が低い場所で回路基板に係る回路配置を区画分けするという区画分け指針を明確にしたので、区画分け作業に時間を要せず、効率的に低コストで簡易に等価回路を作成することができ、同一手法で区画分けするようにしたので、配線密度の異なった回路基板に対して結果のばらつきを抑え統一的な計算結果を得ることができるという優れた効果を有する回路基板の等価回路作成装置、等価回路作成用法、及びそのプログラムを提供することができる。

本発明の回路基板の等価回路作成装置の本実施形態を示すブロック図である。 図１に開示した本実施形態における等価回路作成装置の動作を示すフローチャートである。 図２において回路基板の回路配置の区画分けに際して用いられる回路基板のビア密度分布の例を示す説明図である。 図２における回路基板の回路配置の区画分け手順を示す説明図である。 図１に開示した本実施形態における等価回路作成装置による等価回路作成の対象である回路基板全体の例を示す斜視図である。 図５における区画分けされた回路基板に係る回路配置パート ５２と回路配置パート５３を示す斜視図である。 図５で区画分けされた回路配置パート ５２の詳細を示す斜視図である。 図７でI−I線に沿った部分断面図である。 図５で区画分けされた回路配置パート ５３の詳細を示す斜視図である。 図６における回路基板の回路配置を区画分けせずに作成した場合の等価回路の特性の例を示す線図である。 図７および図９で回路配置パート ５２と回路配置パート５３に区画分けされた各回路配置の各等価回路を合成して得た等価回路の特性の例を示す線図である。

本発明は、配線密度やビア密度が高い回路基板の等価回路の作成に際し、当該回路基板の回路基板に係る回路配置を区画に分けてそれぞれの等価回路を作成し、その等価回路を合成することにより全体の合成等価回路を作成するようにしたもので、特にビア密度が低い領域で前記回路基板に係る回路配置を区画に分けることを特徴としている。
[実施形態]
以下、本発明にかかる等価回路作成装置の一実施形態を、図１乃至図１１に基づいて説明する。

（全体の構成）
図１において、等価回路作成装置は、等価回路を作成する対象である回路基板の回路配置に係る情報及びその他必要な指示・情報を入力するための情報入力手段１１と、この入力された前記回路配置情報を記憶する回路情報記憶手段１２と、この回路情報記憶手段１２の前記回路配置情報を管理する中央管理手段１３と、前記回路配置に基づいて等価回路を作成する等価回路作成手段１４と、この作成された等価回路を補正する等価回路補正手段１８と、この作成された等価回路を出力する出力手段１９とにより構成されている。

情報入力手段１１は、等価回路を作成する対象である回路基板に係る回路配置及びオペレータからの指示を入力する。この情報入力手段１１は、オペレータが直接操作するキーボードやマウスと入力状況を表示する液晶ディスプレイ、及び大規模のデータを記録している光ディスク装置や磁気記録ディスク装置及び他のコンピュータと接続できる装置により構成されている。

前述した回路配置の内、寸法形状のデータは、通常はＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ、コンピュータによる回路配置支援）システムにより作成されたＣＡＤデータである。回路基板のＣＡＤデータは、各々別々のシート（レイヤー）に記載される回路基板の各配線層の配線パターンや各配線層を繋ぐビアパターンを備えている。又、回路基板における各レイヤー相互間の配線とビアの接続の状態も設定されている。

ＣＡＤデータには、配線やビアの位置、大きさのパラメータが記録されている。ここで、ＣＡＤデータには平面形状のデータしか記録されていない。このため、配線やビアの高さ、抵抗率、層間絶縁膜の高さ、誘電率などの情報は、を別途入力される。

又、回路情報記憶手段１２には、中央管理手段１３に付勢されて作動し情報入力手段１１から入力された回路配置情報を記憶する。そして、等価回路作成手段１４により、前記等価回路を作成するために必要な前記回路配置情報の要求があった場合、中央管理手段１３の指令で、前記回路配置情報を供給する。そのため、回路配置記憶部１２は、ハードディスクや半導体メモリで構成されている。

中央管理手段１３は、前述したように、前記回路配置情報を記憶する回路配置記憶部１２を管理する。また、この中央管理手段１３は、等価回路作成手段１４から前記等価回路を作成するために必要な前記回路配置情報の要求があった場合、回路配置記憶部１２から前記回路配置情報を取り出して等価回路作成手段１４へ供給する。

等価回路作成手段１４は、前記回路基板に係る回路配置を区画分けする区画分け処理部１５と、その区画分けされた前記回路配置の等価回路を作成する部分等価回路作成処理部１６と、それぞれの前記等価回路を合成することにより合成等価回路を作成する等価回路合成処理部１７とで構成されている。

この内、区画分け処理部１５は、中央管理手段１３から受信した前記回路配置に基づいてビア密度が低い領域を探索し検出するビア低密度検出部２１と、そのビア密度の等高線を作成するビア等高線生成部２２と、前記ビア低密度と前記等高線の情報により前記回路配置情報を区画分けする回路区分け部２３と、区画が適切に分けられているかをチェックする区画分けチェック部２４と、区分線を曲線と直線で構成させる区分線特定部２８により構成されている。

ここで、区画分けチェック部２４は、前記ビアの位置を確認するビア確認機能２５と、前記配線および前記スリットの位置を確認する配線／スリット確認機能２６と、前記配線および前記スリットの位置を異なった位置に前記区画分けの領域を変更する区分箇所変更機能２７により構成されている。
ビア確認機能２５は、ビアの位置が前記区画分けの領域内に位置しているかを前記回路配置情報に基づいて確認する。位置している場合は、区分箇所変更機能２７が、異なった位置に前記区画分けの領域を変更する。
配線／スリット確認機能２６は、前記回路配置の前記区分位置が特定された場合に当該区分位置の区分線上に配線／スリットが存在するか否かを前記回路配置情報に基づいて確認する。当該配線又は当該スリットの存在が確認された場合には、前記区分線が当該配線及び当該スリットに対して交差するように区分箇所を区分箇所変更機能２７が設定する。

この内、回路区分け部２３は、前記区画分けされた回路基板の端面で分断された配線端部に、区画分け用端子を形成する。上述の区画分けした回路基板の端面には、分断された配線端部が存在する。等価回路を作成する際には、前記配線端部を外部入出力の端子として扱う必要があるので、区画分けした回路基板の端面で分断された配線端部に、区画分け用端子を形成する。区画分け用端子が設定された前記回路配置に係る情報は、部分等価回路作成処理部１６に送られる。

この部分等価回路作成処理部１６は、区画分け処理部１５で区画分けされた回路配置の前記部分等価回路を作成し、その結果を等価回路合成処理部１７へ送信する。

等価回路合成処理部１７は、部分等価回路作成処理部１６で作成されたそれぞれの前記等価回路を、前記接続端子を持って各部分等価回路を接続し合成する。これにより、前述した合成等価回路が作成される。

一方、等価回路補正手段１８は、前記部分等価回路を補正する手段である。この等価回路補正手段１８は、全体の前記回路配置の全体等価回路を一括で作成する全体等価回路作成処理部３１と、当該全体等価回路と前記合成等価回路を比較する合成等価回路比較処理部３２と、その比較結果に基づいて部分等価回路を補正する等価回路補正処理部３３とから構成されている。

この内、等価回路比較処理部３２は、前記合成等価回路と前記全体等価回路とを比較してその回路差情報を出力する。等価回路補正処理部３３は、この出力される回路差情報に基づいて前記区画分けされた各回路配置の前記等価回路を補正し、部分等価回路作成処理部１６に送付する。このようにして、合成等価回路の精度を定期的に検査することができる。

又、前述した出力手段１９は、作成された前記合成等価回路を画像表示し又は必要とする基板解析手段へ出力する。この出力手段１９は、出力データの迅速な確認できるディスプレイ表示器と、プリンタ、ハードディスク装置、磁気記録ディスク装置、光ディスク装置で構成されている。ハードディスク装置に蓄積されたデータを、オンラインで別コンピュータに転送する機能を有していてもよい。
（全体の動作）

次に、上記実施形態の全体的な動作を、図２、図３に基づいて説明する。ここで、図２は、図１に開示した第１実施形態における等価回路作成装置の動作を示すフローチャートである。
等価回路を作成する回路版の回路基板に係る回路配置情報とその他の必要なデータが情報入力手段１１から入力されると（ステップＳ１０１／回路配置情報入力工程）、これら回路配置情報とその他の必要なデータは、中央管理手段１３を通して回路情報記憶手段１２に記憶される。ビア低密度検出部２１は、この回路配置からビアの位置を抽出する（ステップＳ１０２／ビア位置抽出工程）。

前記回路配置情報には、回路基板の物理的な部品配置、配線配置、ビア配置が記載されている。又、前記回路配置は、多層構造であり多層の配線とその層と層の配線を縦に繋ぐビアから構成される。前記回路配置は、各配線層と各ビア層に分けられ各層毎のデータに記載されている。その為、後述するビアの位置データを取得するには、このビア層のデータからその位置が把握できる。

ビア低密度検出部２１は、このビアの位置データを中心にした領域内のビア密度を計算し、ビアの低密度領域を検出する。ビア等高線生成部２２は、このビア密度の等高線マップ（ビア密度マップ）を作成する（ステップＳ１０３／ビア密度マップ作成工程）。前述のビアの位置データを中心にした領域は、特定した面積を持つ。そして、この特定した面積はオペレータによって、例えば前記ビア面積の１００倍といった如くビア密度が適切に表現できる数値に設定する。

図３に前記ビア密度マップの例として、回路基板の長さ方向のビア密度マップを示す。例として１次元のマップを示したため、等高線は描かれていない。横軸が基板の長さ方向の位置データで、縦軸がビア密度を表している。前記特定した面積は、任意面積となっている。
このビア密度マップに基づき、区画分け部２３がビア密度の極小となる位置を抽出する（ステップＳ１０４／ビア密度極小位置抽出工程）。図３ではビア密度が谷になっている部分（ビア密度が極小となる位置）、区画分け位置３９が、ビア密度の極小となる位置にあたる。実際には、区画分け位置は線となるので、図３での密度の極小となる位置を連結して、ビア密度が極小となる線（谷線）が区画分け位置候補となる（ステップＳ１０５／区分け位置候補設定工程）。

次に、区分けチェック部２４のビア確認機能２５は、ビアが区画分け位置候補になってないか確認する（ステップＳ１０６／重なり情報検出工程）。ビアが区画分け位置候補になっていると、一つのビアが独立した二つのビアとして計算される。実際は、独立しておらず、お互いの作用が大きいので、二つに分けて計算されるとシミュレーションに誤差が生じる。そのため、区分箇所変更機能２７は、区画分け位置候補がビアを避けるように設定する（ステップＳ１０７／区分け位置回避工程）。

配線／スリット確認機能２６は、区画分け位置候補が、ベタの部分や配線やスリットが交差するように設定されているか検出する（ステップＳ１０８／交差検出工程）。ここで、ベタとは、配線が一枚板のように敷き詰められている箇所である。又、スリットとは、配線を小分けするために配線間に入れた隙間のことである。ビアの場合と同様に配線やスリットが縦方向に分断されているとシミュレーションに誤差が生じる。そのため、区分箇所変更機能２７は、区画分け位置候補をビアを配線やスリットが交差するように設定する（ステップＳ１０９／交差位置設定工程）。

オペレータは、等価回路を作成するに当たって、この出力された区画分け位置より、より適切な区分け位置に変更する指示を情報入力手段１１から回路区分け部２３に入力する（ステップＳ１１０／区画分け位置指示入力工程）。その入力結果に基づき、回路区分け部２３は区分け位置を修正する（ステップＳ１１１／区画分け位置修正工程）。指示された区画分け位置を区画分け位置として決定する（ステップＳ１１２／区画分け位置決定工程）。この回路区分け部２３では、この区画分け位置により、回路基板に係る回路配置を区画分けする（ステップＳ１１３／区画分け工程）。オペレータから入力される指令に基づいて、その処理内容が実行される。

上記ステップＳ１１３（区画分け工程）から下記のステップＳ１１６（等価回路合成工程）までの詳細についていは、回路基板の部分断面図を用いて説明を後述する。

上述の区画分けした回路基板の端面には、分断された配線端部が存在する。等価回路を作成する際には、前記配線端部を外部入出力の端子として扱う必要がある。このため、回路区分け部２３は、オペレータの指令に従って作動し区画分けした回路基板の端面の分断された配線端部に、区画分け用端子を形成する（ステップＳ１１４／端子形成工程）。部分等価回路作成処理部１６は、区画分けした回路配置をそれぞれ独立した回路配置とし、それぞれの回路基板の等価回路を作成する（ステップＳ１１５／等価回路作成工程）。更に、部分等価回路合成処理部１７は、作成された等価回路の区画分け用端子をそれぞれ結合し、区画分けした等価回路（信号伝達特性解析用）を合成する（ステップＳ１１６／等価回路合成工程）。これにより、全体の回路基板の合成等価回路が完成する。

図４に基づいて上述したステップＳ１１３（区画分け工程）からステップＳ１１６（等価回路合成工程）までを回路基板の部分断面図を用いて以下具体的に説明する。
図４（Ａ）は、等価回路を計算するための、区画分けされる前の回路基板の部分断面図の例を示す。この図４の回路基板は、２層構造である。この回路基板の下層には、グランド配線４１ａが、上層にはグランド配線４１ｂ，４１ｃが設置されている。グランド配線４１ａと４１ｂの間には両者をつなぐビア４２ａ，４２ｂが設置され、グランド配線４１ａと４１ｃ間には両者をつなぐビア４２ｃ，４２ｄが設置されている。各々のグランド配線は絶縁体４３により絶縁されている。
図４（Ｂ）での区画分け位置４４は、ステップ１０３（ビア密度マップ作成工程）からステップ１１２（区画分け位置決定工程）までの工程で決定される。

図４（Ｃ）では、ステップＳ１１３（区画分け工程）で回路区分け部２３が、区画分け位置４４により回路基板を区画分けする。
図４（Ｄ）では、回路区分け部２３は、オペレータの指令に従って作動し区画分けした回路基板の端面の分断された配線端部に、区画分け用端子を形成する（ステップＳ１１４／端子形成工程）。部分等価回路作成処理部１６は、区画分けした回路配置を区画分け位置４４で区画分けされたグランド配線４１aの端部に区画分け用端子４５ａ，４５ｂを設置する。区画分けされた基板は、それぞれ一つの基板として部分等価回路作成処理部１６がそれぞれの部分等価回路を作成する（ステップＳ１１５／等価回路作成工程）。続いて部分等価回路合成処理部１７が端子４５ａと端子４５ｂとを繋ぎ合わし、これにより、全体の回路基板の合成等価回路の作成が完了する（ステップＳ１１６／等価回路合成工程）。

次に、図５から図１１に基づいて、実際の回路基板を用いて合成等価回路を作成する場合の例を説明する。
図５に、回路基板全体の回路基板５１を示す。この回路基板５１は、複数のビア５４と電源やグランドの複数の配線５５とにより構成されている。配線層は、４層構造になっている。
最初に、回路基板５１のうち、パート５２の等価回路とパート５３の等価回路について、その作成の仕方を説明する。最後に、パート５２の等価回路とパート５３の等価回路を合成して得た合成等価回路とパート５２＋パート５３の回路基板を一括で計算した等価回路を比べて差が無い事を示し、本第一実施形態のビア密度が低い領域で回路配置を区画分けする手法の有効性を示す。

まず、オペレータの指令により区画分け処理部１５が作動し、図５の区画分け位置Ｂ−Ｂが特定され、この位置で、パート５２が全体の回路基板から区画分けされる。続いて、同様にして区画分け位置Ａ−Ａでパート５３が区画分けされる。ここでは、パート５２とパート５３との等価回路を作成するために、パート５２とパート５３とに区画分けして解析する。区画分け位置Ａ−Ａと区画分け位置Ｂ−Ｂは、ビアを含まず周辺では密度が少ない位置である。符号５４はビアを示し、符号５５は電源やグランドの配線を示す。これらの区画及び解析は回路区分け部２３で実行される。

図６に、パート５２とパート５３とを拡大して示す。B-Bの領域で、パート ５２とパート５３との２つのパーツに区画分けされる。回路基板は、ビア５４と、配線５５と、それぞれを絶縁する絶縁体５６とにより構成されている。グランドの入力部をG_IN６１、グランドの出力部をG_OUT６２、電源の入力部をV_IN６３、出力部をV_OUT６４とする。そして、本実施例では、それぞれの入力部から出力部までの伝導特性の等価回路を作成する。

図７に、パート５２を拡大して示す。パート５２の配線が区画分け位置B−Bで区画分けされるので、それぞれの区画分けされた配線の端部にポートとしてGconA６５とVconA６６とを設置した。これらのポート設定はオペレータの指令に基づいて回路区分け部２３で実行される。

図７におけるＩ−Ｉ線に沿った部分断面図を、図８に示す。図８の回路基板は、４層の構造である。この回路基板の最下層には、配線４１ｈが、下から２層目には配線４１ｉ，４１ｊが、３層目には配線４１ｋ，４１ｌが、最上層には、配線４１ｍ，４１ｎが、それぞれ設置されている。配線４１ｋ，４１ｍの間には、両者をつなぐビア４２ｈが存在する。それぞれの配線は、絶縁体４３により絶縁されている。

図９に、パート５３の図を示す。図７との場合と同様に配線がB−Bで区画分けされるので、パート５３側のポートとしてGconB６７とVconB６８とを設定した。これらは、いづれもオペレータからの指示に基づいて回路区分け部２３で実行される。

そして、パート５２とパート５３の部分等価回路が、部分等価回路作成処理部１６により作成される。部分等価回路合成処理部１７は、図７のVconA６６と図８のVconB６８を接続し、同様にGconA６５とGconB６７を接続し、全体の合成等価回路を作成する。

図１０に、パート５２とパート５３を一括して計算した場合の信号透過特性S_{VOUT, VIN}７１を示す。又、図１１に、パート５２とパート５３を区画分けして計算した等価回路を合成して得た信号透過特性S_{VOUT, VIN}７２を示す。一括して計算した場合と区画分けして計算した場合の結果は、ほぼ一致している。上記のように、合成等価回路と回路基板を一括で計算した等価回路とを比べて、信号透過特性の結果の差がないことから、本手法でのビア密度が低い領域で回路配置を区画分けする手法の有効性が証明された。

ここで、区画分け位置の修正方法を説明する。
まず、ビア低密度検出部２１が、全てのビアを検出し、ビア密度の低い部分を区画分け位置の候補とする。更にオペレータによるバラツキを低減するためには、ビア等高線生成部２２がビア密度等高線図を作成し、谷線を区画分け位置として計算してもよい。次に、区画分けチェック部２４が、ベタの部分や配線やスリットを縦に区画分けしない場所を確認すると共に、その場所を区画分け位置とする。区画分け位置は直線のほうが簡単だが、曲がっていても良い。区分線特定部２８が区分け位置の形状を特定する。

ビアを途中で区画分けしたり、配線やスリットを縦に区画分けしたりすると前述のように計算結果に誤差が生じるため、ビア確認機能２５がその部分では区画分けしないようチェックする。そして、回路区分け部２３が、区画分け位置により区画分けされた配線の切断面の両側にポートを設ける。部分等価回路作成処理部１６が、それぞれの回路基板の等価回路を作成する。この作成されたそれぞれの部分等価回路を部分等価回路構成処理部１７が合成し、合成等価回路を作成する。区画分けによる合成等価回路の誤差を小さくするために、他の要素と相互作用の少ないベタ部分で区分けすることを推奨する機能を箇所変更機能２７が備えていても良い。

前記合成等価回路の精度を定期的に検査するためには、下記のようにする。前述のように区画分けした回路基板（パート５２とパート５３）のそれぞれの部分等価回路を作成し合成等価回路を作成する。そして、全体等価回路作成処理部３１により、区画分けしていない回路基板（パート５２+パート５３）の全体等価回路を計算する。等価回路比較処理部３２により、パート５２とパート５３の前記合成等価回路と前記合成等価回路との回路差情報を作成する。等価回路補正処理部３３により、この回路差情報に基づいてパート５２の等価回路の計算結果を補正する。このようにして、合成等価回路の精度を定期的に検査することができる。

ここで、上記実施形態では等価回路補正手段１８を組み込んだ場合を例示したが、この等価回路補正手段１８はなくてもよい。

なお、本発明は、LCR等価回路の作成のみだけでなく、Sパラメータの計算等にも利用できる。Sパラメータとは、電気回路の入力および反射特性を表すパラメータであり、電気回路特性を表現する物理量として知られている。

ここで、上述した動作説明において各工程で実行される内容をプログラム化し、コンピュータに実行させるようにしてもよい。
（実施形態の効果）

本実施形態は、回路基板の区画分けされた回路配置の等価回路を作成するにあたり、ビア密度が低い場所で回路基板に係る回路配置の区画分けするという区画分けの指針を明確にすることにより、区画分け作業に時間を要せず、効率的に低コストで簡易に等価回路を作成することができる。更に、予め区画分けの指針を明確にすることにより、区画分けの手法を統一することができるので、オペレータ毎の結果のばらつきがなくなり統一的な計算結果を得ることができるという優れた効果を有する。
また、導体毎に区画分けするのでなく、長方形状の区画分け体になっているので、計算対象のサイズが大きくなっても容易に対応することができる。

このように、本実施形態は、回路基板の等価回路を作成する際に、回路基板の区画分け作業を容易に行うことができ、回路基板の等価回路を、低コストかつ効率的かつ簡易に計算することができ、オペレータ毎の結果のばらつきを抑え統一的な計算結果を得ることができるという優れた効果を有する。

１１ 情報入力手段
１２ 回路情報記憶手段
１３ 中央管理手段
１４ 等価回路作成手段
１５ 区画分け処理部
１６ 部分等価回路作成処理部
１７ 等価回路合成処理部
１８ 等価回路補正手段
１９ 出力手段
２１ ビア低密度検出部
２２ ビア等高線生成部
２３ 回路区分け部
２４ 区画分けチェック部
２５ ビア確認機能
２６ 配線／スリット確認機能
２７ 区分箇所変更機能
２８ 区分線特定部
３１ 全体等価回路作成部
３２ 等価回路比較処理部
３３ 等価回路補正処理部
４１ａ，ｂ、ｃ グランド配線
４２ａ，ｂ，ｃ，ｄ ビア
４３ 絶縁体
４４ 区画分け位置
４５ａ，４５ｂ 区画分け用端子

Claims (19)

1. 回路基板を構成する回路配線、ビア、ベタ、及びスリットを含む回路配置にかかる情報を入力する情報入力手段と、この入力された前記回路配置情報を記憶する回路情報記憶手段と、この回路情報記憶手段に記憶された回路配置情報に基づいて当該回路基板の等価回路を作成する等価回路作成手段とを備えた等価回路作成装置において、
   前記等価回路作成手段を、前記回路配置情報の内のビア密度の低い領域を検出するビア低密度検出部と、この検出したビア密度の低い領域で前記回路配置を複数に区分する区画分け処理部と、この複数に区分された各回路配置の等価回路を作成する部分等価回路作成処理部と、この作成された複数の部分等価回路を前記区分した箇所で接続し合成する等価回路合成処理部とにより構成したことを特徴とする等価回路作成装置。
2. 請求項１に記載の等価回路作成装置において、
   前記区画分け処理部は、前記回路配置情報に基づいて前記回路基板上に前記ビアの密度にかかる等高線を生成し保持するビア等高線生成部と、この生成されたビア密度の等高線情報に基づいてビア密度の低い領域を特定し該当箇所で前記回路配置を複数に区分けする回路区分け部とを、予め備えていることを特徴とした等価回路作成装置。
3. 請求項１又は２に記載の等価回路作成装置において、
   前記区画分け処理部は、前記回路配置の前記区分位置が特定された場合に当該区分位置の区分線上に前記ビアが存在するか否かを前記回路配置情報に基づいて確認するビア確認機能と、当該ビアの存在が確認された場合には当該確認領域とは異なった領域を区分箇所に設定する区分箇所変更機能とを備えていることを特徴とする等価回路作成装置。
4. 請求項１乃至３の何れか１項に記載の等価回路作成装置において、
   前記区画分け処理部は、前記回路配置の前記区分位置が特定された場合に当該区分位置の区分線上に配線又はスリットが存在するか否かを前記回路配置情報に基づいて確認する配線／スリット確認機能を備えると共に、
   当該配線又は当該スリットの存在が確認された場合には、前記区分線が当該配線及び当該スリットに対して交差するように区分箇所を設定する区分箇所変更機能とを備えていることを特徴とする等価回路作成装置。
5. 請求項１乃至４の何れか１項に記載の等価回路作成装置において、
   前記区画分け処理部は、前記回路配置の区分に際しては当該区分線を直線又は曲線のいずれか一方又はその組み合わせで区分する機能を備えていると共に、その区分線の特定に際しては、直線、曲線、その組み合わせ、の順にその優先順位を特定する区分線特定機能を備えていることを特徴とする等価回路作成装置。
6. 請求項１乃至５の何れか１項に記載の等価回路作成装置において、
   前記区画分け処理部は、区分された前記複数の回路配置の当該区分された面に位置する配線端子に接続端子を設けると共に、
   前記部分等価回路作成処理部は、この接続端子を基準として部分等価回路を作成する機能を有し、
   前記等価回路合成処理部は、前記作成された各部分等価回路の合成に際しては、前記接続端子を持って各部分等価回路を接続し合成する機能を有することを特徴とする等価回路作成装置。
7. 請求項１乃至６の何れか１項に記載の等価回路作成装置において、
   前記等価回路合成処理部に、前記回路情報記憶手段に記憶された回路配置情報に基づいて当該回路基板全体を対象とした全体等価回路を作成する全体等価回路作成処理部を併設すると共に、
   前記等価回路合成処理部が、当該等価回路合成処理部で合成された合成等価回路と前記全体等価回路作成処理部で作成された全体等価回路とを比較してその回路差情報を出力する等価回路比較部と、この出力される回路差情報に基づいて前記区画分けされた各回路配置の等価回路を補正する等価回路補正部とを備えていることを特徴とする等価回路作成装置。
8. 回路基板を構成する回路配線、ビア、ベタ、及びスリットを含む回路配置にかかる情報を情報入力手段が入力し、この入力された前記回路配置情報を回路情報記憶手段が記憶し、この記憶された前記回路配置情報に基づいて前記回路基板の等価回路を等価回路作成手段が作成する等価回路作成方法において、
   前記等価回路の作成に際しては、最初に、前記回路配置情報の内のビア密度の低い領域をビア低密度検出部が検出し、この検出したビア密度の低い領域で前記回路配置を複数に区画分け処理部が区分し、この複数に区画された各回路配置の等価回路を部分等価回路作成処理部が作成し、この作成された複数の部分等価回路を前記区分箇所で等価回路合成処理部が接続し合成する構成としたことを特徴とする等価回路作成方法。
9. 請求項８に記載の等価回路作成方法において、
   前記ビア密度の低い領域の検出に際しては、前記回路配置情報に基づいて前記区画分け処理部が前記回路基板上に前記ビアの密度にかかる等高線を生成すると共に保持し、
   しかる後、この生成されたビア密度の等高線情報に基づいてビア密度の低い領域を特定すると共に当該箇所で前記回路配置を複数に区分けすることを特徴とする等価回路作成方法。
10. 請求項８又は９に記載の等価回路作成方法において、
    前記回路配置を複数に区分けするに際しては、前記回路配置の前記区分位置が特定された場合に当該区分位置の区分線上に前記ビアが存在するか否かを前記回路配置情報に基づいて前記区画分け処理部が確認し、当該ビアの存在が確認された場合には当該確認領域とは異なった領域を区分箇所に設定することを特徴とする等価回路作成方法。
11. 請求項８乃至１０の何れか１項に記載の等価回路作成方法において、
    前記回路配置を複数に区分けするに際しては、前記区分線上に配線又はスリットが存在するか否かを前記回路配置情報に基づいて前記区画分け処理部が確認し、当該配線又は当該スリットの存在が確認された場合には、前記区分線が当該配線及び当該スリットに対して交差するように区分箇所を区分箇所変更機能が設定することを特徴とする等価回路作成方法。
12. 請求項８乃至１１の何れか１項に記載の等価回路作成方法において、
    前記回路配置を複数に区分けした後に際しては、区分された前記複数の回路配置の当該区分された面に位置する配線端子に接続端子を前記区画分け処理部が設け、この接続端子を基準として部分等価回路を前記部分等価回路作成処理部が作成し、前記作成された各部分等価回路の合成に際しては、前記接続端子を持って前記等価回路合成処理部が各部分等価回路を接続し合成することを特徴とする等価回路作成方法。
13. 回路基板を構成する回路配線、ビア、ベタ、及びスリットを含む回路配置にかかる情報が入力された場合に、これを回路情報記憶手段に記憶する機能、およびこの記憶された回路配置情報に基づいて当該回路基板の等価回路を作成する等価回路作成機能をプログラム化しコンピュータに実現させるようにした等価回路作成プログラムにおいて、
    前記回路配置情報の内のビア密度の低い領域を検出する機能、この検出したビア密度の低い領域で前記回路配置を複数に区分する機能、この複数に区画された各回路配置の部分等価回路を作成する機能、及びこの作成された複数の部分等価回路を前記区分箇所で接続し合成する機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。
14. 請求項１３に記載の等価回路作成プログラムにおいて、
    記回路配置情報に基づいて前記回路基板上に前記ビアの密度にかかる等高線を生成する機能、この生成されたビア密度の等高線情報に基づいてビア密度の低い領域を特定すると共に当該箇所で前記回路配置を複数に区分けする機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。
15. 請求項１３又は１４に記載の等価回路作成プログラムにおいて、
    前記回路配置の前記区分位置が特定された場合に当該区分位置の区分線上に前記ビアが存在するか否かを前記回路配置情報に基づいて確認する機能、当該ビアの存在が確認された場合には当該確認領域とは異なった領域を区分箇所に設定する機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。
16. 請求項１３乃至１５の何れか１項に記載の等価回路作成プログラムにおいて、
    前記区分線上に配線又はスリットが存在するか否かを前記回路配置情報に基づいて確認する機能、当該配線又は当該スリットの存在が確認された場合には前記区分線が当該配線及び当該スリットに対して交差するように区分箇所を設定する機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。
17. 請求項１３乃至１６の何れか１項に記載の等価回路作成プログラムにおいて、
    前記区分線を直線又は曲線のいずれか一方又はその組み合わせで区分する機能、その区分線の特定に際しては、直線、曲線、その組み合わせ、の順にその優先順位を特定する機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。
18. 請求項１３乃至１７の何れか１項に記載の等価回路作成プログラムにおいて、
    区分された前記複数の回路配置の当該区分された面に位置する配線端子に接続端子を設ける機能、この接続端子を基準として部分等価回路を作成する機能、これらの各部分等価回路の合成に際しては、前記接続端子を持って各部分等価回路を接続する機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。
19. 請求項１３乃至１８の何れか１項に記載の等価回路作成プログラムにおいて、
    前記回路配置情報に基づいて前記回路基板全体を対象とした全体等価回路を作成する機能、前記部分等価回路を前記区分箇所で接続し合成された合成等価回路と前記全体等価回路とを比較し、その回路差情報を出力する機能と、この出力される回路差情報に基づいて前記区画分けされた各回路配置の等価回路を補正する機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。

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