JP2011103054A - 回路基板の等価回路作成装置、等価回路作成方法、及びそのプログラム - Google Patents
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Abstract
【解決手段】回路基板を構成する回路配線、ビア、ベタ、及びスリットを含む回路配置にかかる回路配置情報に基づいて当該回路基板の等価回路を作成する等価回路作成手段14を備えた等価回路作成装置において、前記等価回路作成手段14を、前記回路配置情報の内のビア密度の低い領域を検出するビア低密度検出部21と、この検出したビア密度の低い領域で前記回路配置を複数に区分する区画分け処理部23と、この複数に区分された各回路配置の等価回路を作成する部分等価回路作成処理部16と、この作成された複数の部分等価回路を前記区分した箇所で接続し合成する等価回路合成処理部17とにより構成したことを特徴とする。
【選択図】図1
Description
回路配置を区画し計算する場合、近年のBGAでは配線密度やビア密度が高いため、オペレータの裁量での区画作業には多くの時間を要するという課題があった。
そのため、回路配置の区画に際しては、時間が掛かかり、また熟練技術が必要であった。回路の内容を熟知して適切な区画配置を定めるため多くの時間と労力を要するという不都合があった。
[発明の目的]
[実施形態]
以下、本発明にかかる等価回路作成装置の一実施形態を、図1乃至図11に基づいて説明する。
図1において、等価回路作成装置は、等価回路を作成する対象である回路基板の回路配置に係る情報及びその他必要な指示・情報を入力するための情報入力手段11と、この入力された前記回路配置情報を記憶する回路情報記憶手段12と、この回路情報記憶手段12の前記回路配置情報を管理する中央管理手段13と、前記回路配置に基づいて等価回路を作成する等価回路作成手段14と、この作成された等価回路を補正する等価回路補正手段18と、この作成された等価回路を出力する出力手段19とにより構成されている。
ビア確認機能25は、ビアの位置が前記区画分けの領域内に位置しているかを前記回路配置情報に基づいて確認する。位置している場合は、区分箇所変更機能27が、異なった位置に前記区画分けの領域を変更する。
配線/スリット確認機能26は、前記回路配置の前記区分位置が特定された場合に当該区分位置の区分線上に配線/スリットが存在するか否かを前記回路配置情報に基づいて確認する。当該配線又は当該スリットの存在が確認された場合には、前記区分線が当該配線及び当該スリットに対して交差するように区分箇所を区分箇所変更機能27が設定する。
(全体の動作)
等価回路を作成する回路版の回路基板に係る回路配置情報とその他の必要なデータが情報入力手段11から入力されると(ステップS101/回路配置情報入力工程)、これら回路配置情報とその他の必要なデータは、中央管理手段13を通して回路情報記憶手段12に記憶される。ビア低密度検出部21は、この回路配置からビアの位置を抽出する(ステップS102/ビア位置抽出工程)。
このビア密度マップに基づき、区画分け部23がビア密度の極小となる位置を抽出する(ステップS104/ビア密度極小位置抽出工程)。図3ではビア密度が谷になっている部分(ビア密度が極小となる位置)、区画分け位置39が、ビア密度の極小となる位置にあたる。実際には、区画分け位置は線となるので、図3での密度の極小となる位置を連結して、ビア密度が極小となる線(谷線)が区画分け位置候補となる(ステップS105/区分け位置候補設定工程)。
図4(A)は、等価回路を計算するための、区画分けされる前の回路基板の部分断面図の例を示す。この図4の回路基板は、2層構造である。この回路基板の下層には、グランド配線41aが、上層にはグランド配線41b,41cが設置されている。グランド配線41aと41bの間には両者をつなぐビア42a,42bが設置され、グランド配線41aと41c間には両者をつなぐビア42c,42dが設置されている。各々のグランド配線は絶縁体43により絶縁されている。
図4(B)での区画分け位置44は、ステップ103(ビア密度マップ作成工程)からステップ112(区画分け位置決定工程)までの工程で決定される。
図4(D)では、回路区分け部23は、オペレータの指令に従って作動し区画分けした回路基板の端面の分断された配線端部に、区画分け用端子を形成する(ステップS114/端子形成工程)。部分等価回路作成処理部16は、区画分けした回路配置を区画分け位置44で区画分けされたグランド配線41aの端部に区画分け用端子45a,45bを設置する。区画分けされた基板は、それぞれ一つの基板として部分等価回路作成処理部16がそれぞれの部分等価回路を作成する(ステップS115/等価回路作成工程)。続いて部分等価回路合成処理部17が端子45aと端子45bとを繋ぎ合わし、これにより、全体の回路基板の合成等価回路の作成が完了する(ステップS116/等価回路合成工程)。
図5に、回路基板全体の回路基板51を示す。この回路基板51は、複数のビア54と電源やグランドの複数の配線55とにより構成されている。配線層は、4層構造になっている。
最初に、回路基板51のうち、パート52の等価回路とパート53の等価回路について、その作成の仕方を説明する。最後に、パート52の等価回路とパート53の等価回路を合成して得た合成等価回路とパート52+パート53の回路基板を一括で計算した等価回路を比べて差が無い事を示し、本第一実施形態のビア密度が低い領域で回路配置を区画分けする手法の有効性を示す。
まず、ビア低密度検出部21が、全てのビアを検出し、ビア密度の低い部分を区画分け位置の候補とする。更にオペレータによるバラツキを低減するためには、ビア等高線生成部22がビア密度等高線図を作成し、谷線を区画分け位置として計算してもよい。次に、区画分けチェック部24が、ベタの部分や配線やスリットを縦に区画分けしない場所を確認すると共に、その場所を区画分け位置とする。区画分け位置は直線のほうが簡単だが、曲がっていても良い。区分線特定部28が区分け位置の形状を特定する。
(実施形態の効果)
また、導体毎に区画分けするのでなく、長方形状の区画分け体になっているので、計算対象のサイズが大きくなっても容易に対応することができる。
12 回路情報記憶手段
13 中央管理手段
14 等価回路作成手段
15 区画分け処理部
16 部分等価回路作成処理部
17 等価回路合成処理部
18 等価回路補正手段
19 出力手段
21 ビア低密度検出部
22 ビア等高線生成部
23 回路区分け部
24 区画分けチェック部
25 ビア確認機能
26 配線/スリット確認機能
27 区分箇所変更機能
28 区分線特定部
31 全体等価回路作成部
32 等価回路比較処理部
33 等価回路補正処理部
41a,b、c グランド配線
42a,b,c,d ビア
43 絶縁体
44 区画分け位置
45a,45b 区画分け用端子
Claims (19)
- 回路基板を構成する回路配線、ビア、ベタ、及びスリットを含む回路配置にかかる情報を入力する情報入力手段と、この入力された前記回路配置情報を記憶する回路情報記憶手段と、この回路情報記憶手段に記憶された回路配置情報に基づいて当該回路基板の等価回路を作成する等価回路作成手段とを備えた等価回路作成装置において、
前記等価回路作成手段を、前記回路配置情報の内のビア密度の低い領域を検出するビア低密度検出部と、この検出したビア密度の低い領域で前記回路配置を複数に区分する区画分け処理部と、この複数に区分された各回路配置の等価回路を作成する部分等価回路作成処理部と、この作成された複数の部分等価回路を前記区分した箇所で接続し合成する等価回路合成処理部とにより構成したことを特徴とする等価回路作成装置。 - 請求項1に記載の等価回路作成装置において、
前記区画分け処理部は、前記回路配置情報に基づいて前記回路基板上に前記ビアの密度にかかる等高線を生成し保持するビア等高線生成部と、この生成されたビア密度の等高線情報に基づいてビア密度の低い領域を特定し該当箇所で前記回路配置を複数に区分けする回路区分け部とを、予め備えていることを特徴とした等価回路作成装置。 - 請求項1又は2に記載の等価回路作成装置において、
前記区画分け処理部は、前記回路配置の前記区分位置が特定された場合に当該区分位置の区分線上に前記ビアが存在するか否かを前記回路配置情報に基づいて確認するビア確認機能と、当該ビアの存在が確認された場合には当該確認領域とは異なった領域を区分箇所に設定する区分箇所変更機能とを備えていることを特徴とする等価回路作成装置。 - 請求項1乃至3の何れか1項に記載の等価回路作成装置において、
前記区画分け処理部は、前記回路配置の前記区分位置が特定された場合に当該区分位置の区分線上に配線又はスリットが存在するか否かを前記回路配置情報に基づいて確認する配線/スリット確認機能を備えると共に、
当該配線又は当該スリットの存在が確認された場合には、前記区分線が当該配線及び当該スリットに対して交差するように区分箇所を設定する区分箇所変更機能とを備えていることを特徴とする等価回路作成装置。 - 請求項1乃至4の何れか1項に記載の等価回路作成装置において、
前記区画分け処理部は、前記回路配置の区分に際しては当該区分線を直線又は曲線のいずれか一方又はその組み合わせで区分する機能を備えていると共に、その区分線の特定に際しては、直線、曲線、その組み合わせ、の順にその優先順位を特定する区分線特定機能を備えていることを特徴とする等価回路作成装置。 - 請求項1乃至5の何れか1項に記載の等価回路作成装置において、
前記区画分け処理部は、区分された前記複数の回路配置の当該区分された面に位置する配線端子に接続端子を設けると共に、
前記部分等価回路作成処理部は、この接続端子を基準として部分等価回路を作成する機能を有し、
前記等価回路合成処理部は、前記作成された各部分等価回路の合成に際しては、前記接続端子を持って各部分等価回路を接続し合成する機能を有することを特徴とする等価回路作成装置。 - 請求項1乃至6の何れか1項に記載の等価回路作成装置において、
前記等価回路合成処理部に、前記回路情報記憶手段に記憶された回路配置情報に基づいて当該回路基板全体を対象とした全体等価回路を作成する全体等価回路作成処理部を併設すると共に、
前記等価回路合成処理部が、当該等価回路合成処理部で合成された合成等価回路と前記全体等価回路作成処理部で作成された全体等価回路とを比較してその回路差情報を出力する等価回路比較部と、この出力される回路差情報に基づいて前記区画分けされた各回路配置の等価回路を補正する等価回路補正部とを備えていることを特徴とする等価回路作成装置。 - 回路基板を構成する回路配線、ビア、ベタ、及びスリットを含む回路配置にかかる情報を情報入力手段が入力し、この入力された前記回路配置情報を回路情報記憶手段が記憶し、この記憶された前記回路配置情報に基づいて前記回路基板の等価回路を等価回路作成手段が作成する等価回路作成方法において、
前記等価回路の作成に際しては、最初に、前記回路配置情報の内のビア密度の低い領域をビア低密度検出部が検出し、この検出したビア密度の低い領域で前記回路配置を複数に区画分け処理部が区分し、この複数に区画された各回路配置の等価回路を部分等価回路作成処理部が作成し、この作成された複数の部分等価回路を前記区分箇所で等価回路合成処理部が接続し合成する構成としたことを特徴とする等価回路作成方法。 - 請求項8に記載の等価回路作成方法において、
前記ビア密度の低い領域の検出に際しては、前記回路配置情報に基づいて前記区画分け処理部が前記回路基板上に前記ビアの密度にかかる等高線を生成すると共に保持し、
しかる後、この生成されたビア密度の等高線情報に基づいてビア密度の低い領域を特定すると共に当該箇所で前記回路配置を複数に区分けすることを特徴とする等価回路作成方法。 - 請求項8又は9に記載の等価回路作成方法において、
前記回路配置を複数に区分けするに際しては、前記回路配置の前記区分位置が特定された場合に当該区分位置の区分線上に前記ビアが存在するか否かを前記回路配置情報に基づいて前記区画分け処理部が確認し、当該ビアの存在が確認された場合には当該確認領域とは異なった領域を区分箇所に設定することを特徴とする等価回路作成方法。 - 請求項8乃至10の何れか1項に記載の等価回路作成方法において、
前記回路配置を複数に区分けするに際しては、前記区分線上に配線又はスリットが存在するか否かを前記回路配置情報に基づいて前記区画分け処理部が確認し、当該配線又は当該スリットの存在が確認された場合には、前記区分線が当該配線及び当該スリットに対して交差するように区分箇所を区分箇所変更機能が設定することを特徴とする等価回路作成方法。 - 請求項8乃至11の何れか1項に記載の等価回路作成方法において、
前記回路配置を複数に区分けした後に際しては、区分された前記複数の回路配置の当該区分された面に位置する配線端子に接続端子を前記区画分け処理部が設け、この接続端子を基準として部分等価回路を前記部分等価回路作成処理部が作成し、前記作成された各部分等価回路の合成に際しては、前記接続端子を持って前記等価回路合成処理部が各部分等価回路を接続し合成することを特徴とする等価回路作成方法。 - 回路基板を構成する回路配線、ビア、ベタ、及びスリットを含む回路配置にかかる情報が入力された場合に、これを回路情報記憶手段に記憶する機能、およびこの記憶された回路配置情報に基づいて当該回路基板の等価回路を作成する等価回路作成機能をプログラム化しコンピュータに実現させるようにした等価回路作成プログラムにおいて、
前記回路配置情報の内のビア密度の低い領域を検出する機能、この検出したビア密度の低い領域で前記回路配置を複数に区分する機能、この複数に区画された各回路配置の部分等価回路を作成する機能、及びこの作成された複数の部分等価回路を前記区分箇所で接続し合成する機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。 - 請求項13に記載の等価回路作成プログラムにおいて、
記回路配置情報に基づいて前記回路基板上に前記ビアの密度にかかる等高線を生成する機能、この生成されたビア密度の等高線情報に基づいてビア密度の低い領域を特定すると共に当該箇所で前記回路配置を複数に区分けする機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。 - 請求項13又は14に記載の等価回路作成プログラムにおいて、
前記回路配置の前記区分位置が特定された場合に当該区分位置の区分線上に前記ビアが存在するか否かを前記回路配置情報に基づいて確認する機能、当該ビアの存在が確認された場合には当該確認領域とは異なった領域を区分箇所に設定する機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。 - 請求項13乃至15の何れか1項に記載の等価回路作成プログラムにおいて、
前記区分線上に配線又はスリットが存在するか否かを前記回路配置情報に基づいて確認する機能、当該配線又は当該スリットの存在が確認された場合には前記区分線が当該配線及び当該スリットに対して交差するように区分箇所を設定する機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。 - 請求項13乃至16の何れか1項に記載の等価回路作成プログラムにおいて、
前記区分線を直線又は曲線のいずれか一方又はその組み合わせで区分する機能、その区分線の特定に際しては、直線、曲線、その組み合わせ、の順にその優先順位を特定する機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。 - 請求項13乃至17の何れか1項に記載の等価回路作成プログラムにおいて、
区分された前記複数の回路配置の当該区分された面に位置する配線端子に接続端子を設ける機能、この接続端子を基準として部分等価回路を作成する機能、これらの各部分等価回路の合成に際しては、前記接続端子を持って各部分等価回路を接続する機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。 - 請求項13乃至18の何れか1項に記載の等価回路作成プログラムにおいて、
前記回路配置情報に基づいて前記回路基板全体を対象とした全体等価回路を作成する機能、前記部分等価回路を前記区分箇所で接続し合成された合成等価回路と前記全体等価回路とを比較し、その回路差情報を出力する機能と、この出力される回路差情報に基づいて前記区画分けされた各回路配置の等価回路を補正する機能を、前記コンピュータに実現させることを特徴とする等価回路作成プログラム。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11600646B2 (en) | 2018-07-24 | 2023-03-07 | Sony Semiconductor Solutions Corporation | Semiconductor element and method of manufacturing semiconductor element |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002368116A (ja) * | 2001-06-12 | 2002-12-20 | Atsushi Iwata | 集積回路基板の電位の解析方法及び装置 |
JP2005031850A (ja) * | 2003-07-09 | 2005-02-03 | Fujitsu Ltd | 電源ノイズ解析方法 |
WO2005015449A1 (ja) * | 2003-08-07 | 2005-02-17 | Matsushita Electric Industrial Co., Ltd. | 回路基板の電磁界解析方法および装置ならびに回路基板およびその設計方法 |
JP2006031510A (ja) * | 2004-07-20 | 2006-02-02 | Nec Electronics Corp | ジッタ解析方法、ジッタ解析装置及びジッタ解析プログラム |
JP2006253187A (ja) * | 2005-03-08 | 2006-09-21 | Nec Electronics Corp | 電源解析方法および電源解析を実行するプログラム |
US20090007032A1 (en) * | 2007-06-27 | 2009-01-01 | Vinod Kariat | Method and apparatus for substrate noise analysis using substrate tile model and tile grid |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002368116A (ja) * | 2001-06-12 | 2002-12-20 | Atsushi Iwata | 集積回路基板の電位の解析方法及び装置 |
JP2005031850A (ja) * | 2003-07-09 | 2005-02-03 | Fujitsu Ltd | 電源ノイズ解析方法 |
WO2005015449A1 (ja) * | 2003-08-07 | 2005-02-17 | Matsushita Electric Industrial Co., Ltd. | 回路基板の電磁界解析方法および装置ならびに回路基板およびその設計方法 |
JP2006031510A (ja) * | 2004-07-20 | 2006-02-02 | Nec Electronics Corp | ジッタ解析方法、ジッタ解析装置及びジッタ解析プログラム |
JP2006253187A (ja) * | 2005-03-08 | 2006-09-21 | Nec Electronics Corp | 電源解析方法および電源解析を実行するプログラム |
US20090007032A1 (en) * | 2007-06-27 | 2009-01-01 | Vinod Kariat | Method and apparatus for substrate noise analysis using substrate tile model and tile grid |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11600646B2 (en) | 2018-07-24 | 2023-03-07 | Sony Semiconductor Solutions Corporation | Semiconductor element and method of manufacturing semiconductor element |
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