JP4335862B2 - 半導体集積回路の特性抽出方法及び特性抽出装置 - Google Patents
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Description
近年、LSIの微細化が進むにつれて、回路素子のレイアウトパターンや配置、製造工程でのばらつきが回路の性能に大きく影響するようになっている。現在のLSI設計環境では、システマティックなばらつき(設計データから要因識別が可能なばらつき)と、ランダムなばらつき(設計データから要因識別が不可能なばらつき)とを区別することはできない。従って、すべてのばらつきを考慮した最悪条件をもクリアするようなマージンを付加したワースト設計が行われている。しかし、消費電力の低減を目的とした低電圧化及び高速化が進んでいる近年のLSIでは、マージンを確保した設計では低消費電力化及び高速化を図ることが困難であり、マージンを十分確保することも困難となっている。そこで、マージンを縮小した設計を可能とするために、半導体集積回路のばらつき特性の分布を効率的に抽出することが必要となっている。
ステップ3のシミュレーションは、上記ワーストポイント及びベストポイント等に対しそれぞれ行われ、ステップ4ではワーストポイント及びベストポイント等での特性が得られる。
従って、現実にはワーストポイント及びベストポイントのみの特性を抽出し、その特性に基づいて十分なマージンを確保した設計を行わざるを得ない。しかし、消費電力の低減を目的とした低電圧化及び高速化が進んでいる近年のLSIでは、マージンを確保した設計では低消費電力化、高速化を図ることができないという問題点がある。
特許文献2に記載された製造プロセスの監視システムでは、モンテカルロシミュレーションを用いた解析手法が開示されているが、特許文献1と同様にシミュレーション回数が膨大となるという問題点がある。
図1は、この発明を具体化した特性抽出装置の第一の実施の形態を示す。電気的回路抽出部11は、あらかじめ設計データ12,13として保持されている半導体集積回路のレイアウトデータ及びネットリストに基づいて電気的回路を抽出して等価回路生成部14に出力する。
セル特性抽出部15は、前記設計データ12,13のレイアウトデータ、ネットリストからセルの性能情報を抽出し、その性能情報と、ライブラリ16にあらかじめ格納されていて該性能情報に該当するプロセス感度パラメータとに基づいて、等価回路生成部14の近似多項式のセル特性を表す各パラメータのランダムなばらつきを抽出する。
(1)半導体集積回路の特性分布を、プロセス感度パラメータに基づいて一般的な数学的解析解法により容易に得ることができる。
(2)半導体集積回路の設計コストを低減することができる。
(第二の実施の形態)
図2は、第二の実施の形態を示す。第一の実施の形態と同一構成部分は同一符号を付して説明する。この実施の形態は、プロセス特性変更等により、第一の実施の形態で使用したプロセス感度パラメータを変更して、新たなプロセス感度パラメータに基づいて、半導体集積回路の特性分布を得るものである。
その後、数学的解析部18で第一の実施の形態と同様の処理を行うことにより、半導体集積回路の特性分布を得ることができる。
(1)プロセス感度パラメータを変更しても、セル特性を表わす各パラメータのばらつきを多項式により容易に得ることができる。従って、プロセスパラメータのチューニングを容易に行うことができる。
(第三の実施の形態)
図3は、第三の実施の形態を示す。第一の実施の形態と同一構成部分は、同一符号を付して説明する。この実施の形態は、レイアウトパターンに依存したプロセスパラメータのシステマティックなばらつきを考慮した半導体集積回路の特性分布を得るものである。
また、解析装置20で解析したプロセスパラメータのシステマティックなばらつきを、上記(1)式の乱数モデルξnに反映させるようにしても、システマティックなばらつきを反映させた半導体集積回路の特性分布が得られる。
ライブラリ22には、多種類のプロセス感度パラメータが格納され、ライブラリ23には多種類のアセンブリ感度パラメータが格納されている。
図5は、ライブラリ22に格納されるテーブルの一例を示し、ゲート配線の疎密すなわちゲート配線の間隔に依存したゲート長のばらつきのテーブルを示す。同図に示すように、複数の露光条件において、ゲート配線の間隔に依存したゲート長のばらつきが実験及びシミュレーションにより測定され、その測定値がそれぞれテーブルとしてライブラリ22に格納されている。
図6は、設計データ21に格納されているレイアウトパターンの一例を示し、チップ上に多数のトランジスタがレイアウトされている。このレイアウトパターンに基づいてレイアウトに依存したゲート配線の物理パラメータ分布を得ようとするとき、解析装置20はレイアウトパターンを解析し、例えばゲート配線G1〜G4のパターン形状、ゲート配線の疎密、位置等を解析する。
図7(a)〜(d)は、ゲート配線G1〜G4に該当するテーブルを示す。すなわち、ゲート配線G1に対応するテーブルとしてtable1が選択され、ゲート配線G2に対応するテーブルとしてtable2が選択され、ゲート配線G3に対応するテーブルとしてtable3が選択され、ゲート配線G4に対応するテーブルとしてtable4が選択される。
(1)プロセス感度パラメータのランダムなばらつきと、レイアウトに依存したシステマティックなばらつきとを考慮した半導体集積回路の特性分布を得ることができる。
12,13 設計データ
16,17,19 ライブラリ
14 等価回路生成部
15 セル特性抽出部
18 数学的解析部
20 解析装置
Claims (7)
- 特性抽出装置によって実行される半導体集積回路の特性抽出方法であって、
前記特性抽出装置は、
前記半導体集積回路に含まれるセルの性能情報に対応するプロセス感度パラメータのばらつき分布に基づいて、前記半導体集積回路の電気的等価回路の近似多項式に含まれるセルのセル特性を表わす各パラメータのばらつき分布を、前記プロセス感度パラメータに対応する項を有する第一の多項式で求め、
前記第一の多項式により求めた前記セル特性を表わす各パラメータのばらつき分布と前記半導体集積回路の電気的等価回路の近似多項式とに基づいて、前記近似多項式に対応するセルのセル特性を表わす各パラメータを項として有する第二の多項式を求め、
前記近似多項式に対応する前記セルのセル特性を表わす各パラメータの乱数を前記第二の多項式の項に挿入して前記半導体集積回路の特性分布を抽出することを特徴とする半導体集積回路の特性抽出方法。 - 前記近似多項式に含まれるセルのセル特性を表わす各パラメータのばらつき分布は、前記セル特性を表わす各パラメータ毎に生成した多数の第一の多項式に基づいて求めることを特徴とする請求項1記載の半導体集積回路の特性抽出方法。
- 前記多数の第一の多項式に基づいて、前記近似多項式に対応する前記セルのセル特性を表わす各パラメータに対する特性分布をセル毎に取得することを特徴とする請求項1又は2記載の半導体集積回路の特性抽出方法。
- 異なるプロセスによるプロセス感度パラメータの乱数を、前記第一の多項式に代入して前記セル特性を表わす各パラメータのばらつき分布を生成することを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路の特性抽出方法。
- プロセス感度パラメータのランダムなばらつきと、システマティックなばらつきを確率統計の加法定理で合成し、その合成値に基づく乱数を前記第一の多項式に挿入することを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路の特性抽出方法。
- プロセス感度パラメータのランダムなばらつきと、システマティックなばらつきを確率統計の加法定理で合成し、その合成値に基づく乱数を前記第二の多項式に挿入することを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路の特性抽出方法。
- 半導体集積回路に含まれるセルの性能情報に対応するプロセス感度パラメータのばらつき分布に基づいて、前記半導体集積回路の電気的等価回路の近似多項式に含まれるセルのセル特性を表わす各パラメータのばらつき分布を、前記プロセス感度パラメータに対応する項を有する第一の多項式で算出するセル特性抽出部と、
前記第一の多項式により求めた前記セル特性を表わす各パラメータのばらつき分布と前記半導体集積回路の電気的等価回路の近似多項式とに基づいて、前記近似多項式に対応するセルのセル特性を表わす各パラメータを項として有する第二の多項式を求める数学的解析部と、を備え、
前記数学的解析部は、前記近似多項式に対応する前記セルのセル特性を表わす各パラメータの乱数を前記第二の多項式の項に挿入して前記半導体集積回路の特性分布を抽出することを特徴とする半導体集積回路の特性抽出装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005323806A JP4335862B2 (ja) | 2005-11-08 | 2005-11-08 | 半導体集積回路の特性抽出方法及び特性抽出装置 |
US11/389,009 US7835888B2 (en) | 2005-11-08 | 2006-03-27 | Method and apparatus for extracting characteristic of semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005323806A JP4335862B2 (ja) | 2005-11-08 | 2005-11-08 | 半導体集積回路の特性抽出方法及び特性抽出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007133497A JP2007133497A (ja) | 2007-05-31 |
JP4335862B2 true JP4335862B2 (ja) | 2009-09-30 |
Family
ID=38005226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005323806A Expired - Fee Related JP4335862B2 (ja) | 2005-11-08 | 2005-11-08 | 半導体集積回路の特性抽出方法及び特性抽出装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7835888B2 (ja) |
JP (1) | JP4335862B2 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8024675B1 (en) * | 2006-08-04 | 2011-09-20 | Tela Innovations, Inc. | Method and system for wafer topography-aware integrated circuit design analysis and optimization |
JP4728203B2 (ja) * | 2006-11-06 | 2011-07-20 | 富士通セミコンダクター株式会社 | 半導体回路のレイアウト方法、プログラム、設計支援システム |
US8935146B2 (en) * | 2007-03-05 | 2015-01-13 | Fujitsu Semiconductor Limited | Computer aided design apparatus, computer aided design program, computer aided design method for a semiconductor device and method of manufacturing a semiconductor circuit based on characteristic value and simulation parameter |
JP2009021378A (ja) * | 2007-07-11 | 2009-01-29 | Nec Electronics Corp | 半導体集積回路の生産方法、設計方法及び設計システム |
JP4946703B2 (ja) * | 2007-08-02 | 2012-06-06 | 富士通セミコンダクター株式会社 | シミュレーション方法及びプログラム |
US7926018B2 (en) * | 2007-09-25 | 2011-04-12 | Synopsys, Inc. | Method and apparatus for generating a layout for a transistor |
JP5034834B2 (ja) | 2007-09-28 | 2012-09-26 | 富士通セミコンダクター株式会社 | 半導体装置、および半導体装置における制御方法 |
JP5056478B2 (ja) * | 2008-02-28 | 2012-10-24 | 富士通株式会社 | リーク電流解析プログラム、該プログラムを記録した記録媒体、リーク電流解析装置、およびリーク電流解析方法 |
US8176444B2 (en) * | 2009-04-20 | 2012-05-08 | International Business Machines Corporation | Analyzing multiple induced systematic and statistical layout dependent effects on circuit performance |
JP5267327B2 (ja) | 2009-05-25 | 2013-08-21 | 富士通セミコンダクター株式会社 | 設計支援プログラム、設計支援装置、および設計支援方法 |
US8239794B2 (en) * | 2009-09-29 | 2012-08-07 | International Business Machines Corporation | System and method for estimating leakage current of an electronic circuit |
US8543958B2 (en) * | 2009-12-11 | 2013-09-24 | Synopsys, Inc. | Optical proximity correction aware integrated circuit design optimization |
US20110185326A1 (en) * | 2010-01-22 | 2011-07-28 | Ricoh Company, Ltd. | Net list generation method and circuit simulation method |
US8359558B2 (en) * | 2010-03-16 | 2013-01-22 | Synopsys, Inc. | Modeling of cell delay change for electronic design automation |
JP5370256B2 (ja) * | 2010-05-06 | 2013-12-18 | 富士通株式会社 | 解析支援プログラム、解析支援装置および解析支援方法 |
JP2012174090A (ja) * | 2011-02-23 | 2012-09-10 | Renesas Electronics Corp | 半導体集積回路のタイミング解析システム、タイミング解析方法及びプログラム |
JP5726574B2 (ja) * | 2011-03-01 | 2015-06-03 | みずほ情報総研株式会社 | 素子解析システム、素子解析方法及び素子解析プログラム |
US8516424B2 (en) * | 2011-09-27 | 2013-08-20 | Lsi Corporation | Timing signoff system and method that takes static and dynamic voltage drop into account |
JP2013222248A (ja) | 2012-04-13 | 2013-10-28 | Renesas Electronics Corp | タイミング解析プログラム、タイミング解析装置及びタイミング解析方法 |
US8806405B2 (en) * | 2012-10-31 | 2014-08-12 | Cadence Design Systems, Inc. | Producing a net topology pattern as a constraint upon routing of signal paths in an integrated circuit design |
US10754319B1 (en) * | 2019-08-26 | 2020-08-25 | Globalfoundries Inc. | Across-wafer profile control in semiconductor processes |
JP7345447B2 (ja) * | 2020-09-08 | 2023-09-15 | 富士フイルム株式会社 | 超音波検査システム |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5719796A (en) | 1995-12-04 | 1998-02-17 | Advanced Micro Devices, Inc. | System for monitoring and analyzing manufacturing processes using statistical simulation with single step feedback |
JPH09171522A (ja) | 1995-12-20 | 1997-06-30 | Sony Corp | 半導体のシミュレーション方法及び装置 |
US6625785B2 (en) * | 2000-04-19 | 2003-09-23 | Georgia Tech Research Corporation | Method for diagnosing process parameter variations from measurements in analog circuits |
JP2003196341A (ja) | 2001-12-25 | 2003-07-11 | Nec Electronics Corp | 半導体装置の設計方法 |
JP3926296B2 (ja) | 2003-06-24 | 2007-06-06 | 株式会社ルネサステクノロジ | 半導体集積回路の性能分散系算出装置及びその算出方法 |
JP4418254B2 (ja) * | 2004-02-24 | 2010-02-17 | 株式会社ルネサステクノロジ | 半導体集積回路 |
WO2006063359A2 (en) * | 2004-12-10 | 2006-06-15 | Anova Solutions, Inc. | Stochastic analysis process optimization for integrated circuit design and manufacture |
-
2005
- 2005-11-08 JP JP2005323806A patent/JP4335862B2/ja not_active Expired - Fee Related
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2006
- 2006-03-27 US US11/389,009 patent/US7835888B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20070106966A1 (en) | 2007-05-10 |
US7835888B2 (en) | 2010-11-16 |
JP2007133497A (ja) | 2007-05-31 |
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Legal Events
Date | Code | Title | Description |
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A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090217 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090224 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090427 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090623 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090625 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
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S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130703 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |