JP7151913B2 - デジタル／アナログ合成積分器とそれを用いたδς変調器 - Google Patents

Description

本明細書が開示する技術は、デジタル／アナログ合成積分器とそれを用いたΔΣ変調器に関する。

ΔΣ型Ａ／Ｄ変換器（Delta-Sigma Analog-to-Digital Converter、ΔΣＡＤＣ）は、高分解能（例えば分解能１４ビット以上）を実現できるＡ／Ｄ変換方式として広く知られており、実用化されている。ΔΣ型Ａ／Ｄ変換器は、前段のΔΣ変調器と後段のデジタルフィルタで構成される。ΔΣ変調器は、アナログ入力をサンプリングし、１ビットまたは数ビット（例えば２～６ビット）の比較的少ないビット数で粗く量子化されたデジタル値（デジタル信号列）に変換し出力する。このΔΣ変調器出力のデジタル信号列に対して、後段デジタルフィルタで高周波側に偏った（ノイズシェイプされた）量子化雑音成分を除去すると、最終的に高分解能なＡ／Ｄ変換されたデジタル出力を得る。

ΔΣ変調器内には、アナログ入力値とデジタル出力値との差（正確には、アナログ入力値と、デジタル出力値をフィードバックデジタル／アナログ（Ｄ／Ａ）変換器（フィードバックＤＡＣ）でアナログ量に変換した値との差）を、積分する「積分器」を有している。Ａ／Ｄ変換器の入力がアナログ電圧であることに対応して、ΔΣ変調器の積分器は、一般的にはアナログ回路演算によって積分処理を実現する「アナログ積分器」である。一方で、ΔΣ変調器出力がデジタル値であることから、これをアナログ値に変換するＤＡＣが必要である。一般にアナログ積分器を回路共用して、アナログ入力サンプリング値とフィードバックＤＡＣ出力値の差を積分演算する。

キャパシタ素子は、本来において電圧を電荷として蓄える積分素子であるため、アナログ積分器に一般に用いられる。例えば、非特許文献１に、オペアンプを用いた積分器が２種類、入力サンプリング素子に抵抗を用いた連続時間積分器（Continuous-time integrator）、入力サンプリング素子にキャパシタを用いた離散時間積分器（Discrete-time integrator）の記述がある。基準電圧Ｖｒｅｆ＋、Ｖｒｅｆ－を、デジタル入力値に対応して切り替えれば１ビットＤＡＣとして動作するため、非特許文献１のp441のFigure12.56のＶｉｎとしてＶｒｅｆ＋またはＶｒｅｆ－を切り替えて入力し積分演算を行えば、１ビットＤＡＣと積分器が実現できる。Ｃ１として複数のキャパシタを用いれば、マルチビットＤＡＣと積分器となる。

一方、ΔΣ変調器に用いられる積分器は、オペアンプを使った積分器（アクティブ積分器、Active Integrator）だけでなく、オペアンプを使用しない積分器（パッシブ積分器、Passive Integrator）を用いることがある。例えば特許文献１には、このようなΔΣ変調器が開示されている。１ビットデジタル出力のΔΣ変調器は、フィードバックＤＡＣの入力が１ビットであり、１素子（差動回路の場合は１ペア）のスイッチ切り替えで実現でき、回路規模が小さく、かつ素子マッチングの影響がなく線形なＤ／Ａ変換特性が得られるため、しばしば用いられてきた。

一方で、マルチビット（２ビット以上）出力のΔΣ変調器では、マルチビットデジタル入力のフィードバックＤＡＣが必要で、一般に回路がやや複雑となるが、１ビットΔΣ変調器にない利点を数多く持っており、これもしばしば設計選択される（非特許文献２のChapter 6参照）。特に、特許文献１に開示されるように、積分器としてパッシブ積分器を用いた場合、マルチビット化により積分器出力振幅が小さくなるため、後段量子化器の入力振幅が小さくなりリニアリティが向上する、積分器リークが小さくなる、などの利点があり、Ａ／Ｄ変換器の特性を向上できる。

特開２０１６－１００８７１号公報

Behzad Razavi著, 「Design of Analog CMOS Integrated Circuits」, McGraw-Hill Education, 2016 Richard Schreier and Gabor C. Temes著, 「Understanding Delta-Sigma Data Converters」, Wiley IEEE Press, 2005 Rex T. Baird and Terri S. Fiez, 「Linearity Enhancement of Multibit ΔΣ A/D and D/A Converters Using Data Weighted Averaging」, IEEE Transactions on Circuits and Systems II, Vol. 42, No. 12, pp. 753-762, December 1995 Akira Yasuda, Hiroshi Tanimoto and Tetsuya Iida, 「A 100kHz 9.6mW Multi-bit ΔΣ DAC and ADC using Noise Shaping Dynamic Elements Matching with Tree Structure」, ISSCC Digest of Technical Papers, February 1998

上記の通り、マルチビット出力のΔΣ変調器は、マルチビットＤＡＣを必要とする。実際の集積回路では、マルチビットＤＡＣには、これを構成する素子群（例えばキャパシタ列）のミスマッチによる誤差がある。ＤＡＣ出力の後段に積分器がある場合、ミスマッチ誤差が積分器に定常的に積分され、線形性が悪化する、という欠点がある。

これを改善する方法として、ダイナミックエレメントマッチング（Dynamic Element Matching：ＤＥＭ）技術が知られている。これは、素子ミスマッチによる誤差が偏って積分されないよう、選択する素子を順次切り替えて平均化するというものである。その一つが、非特許文献３に記載されている「データ重みづけ平均化」（Data-Weighted Averaging：DWA）または「素子循環法」（Element rotation）と呼ばれる技術である。

ＤＷＡについて簡単に説明する。デジタルバイナリコードをまず温度計コード（Thermometer code）に変換し、ＤＡＣを構成する複数のユニット素子を温度計コードの各ビットに対応させる。そして、素子を順次切り替えるための内部ポインタ（デジタル値）を持っており、素子が偏らないよう循環的に選択させることでミスマッチを平均化する、ポインタが一周すれば素子ミスマッチはキャンセルされる。このほか、ＤＡＣの素子ミスマッチをキャンセルする方法としてはいくつかの方法が提案されており、例えば非特許文献４には他の例が記載されている。

ところが、従来のＤＥＭ技術において、ビット数が増すと、ＤＡＣを構成するＭＯＳスイッチとキャパシタの素子数が指数関数的に増加し、それぞれの素子をＤＥＭで個々にスイッチング制御するためには、回路が複雑で設計が困難、かつチップ面積が増大し高コストとなる。例えばデジタル入力が６ビット００００００～１０００００（１０進数で０～３２）のＤＡＣでは、３２個のユニットキャパシタ（差動回路構成の場合は３２対のユニットキャパシタペア）と、対応するアナログスイッチ（ＭＯＳスイッチ）が必要である。ＤＡＣのビット数が増すにつれて、アナログ回路規模が大きくなって配線レイアウトは複雑となり、配線やスイッチの寄生容量による誤差が発生し、非線形性や意図せぬオフセット電圧発生の原因となりやすい。一般にアナログ集積回路では、デジタル回路と異なりレイアウトの自動生成は困難で、設計者が目と手でレイアウト設計しチェックせざるを得ない。このため、多ビットのＤＡＣで高いリニアリティ特性を得るには、設計、評価、そして設計修正を繰り返すことがしばしば発生し、開発は相当の困難を伴う、あるいは開発労力（人件費）、期間、試作費用などから開発不成立となることがある。

上記の実情を鑑み、本明細書が開示する技術は、デジタル値Ｄｉｎを入力として、このデジタル値列（Ｄｉｎ（１），Ｄｉｎ（２），．．．）を時間軸または時系列で積分した値（ΣＤｉｎ）をアナログ値（一般的にはアナログ電圧Ｖｏ）に変換して出力する、デジタル／アナログ合成積分器に具現化される。

このデジタル／アナログ合成積分器は、デジタル入力Ｄｉｎの上位ビット分をＤｉｎＨ、下位ビット分をＤｉｎＬとして（Ｄｉｎ＝ＤｉｎＨ＋ＤｉｎＬ）、下位ビット分ＤｉｎＬについて、これをデジタル演算で積分する（ΣＤｉｎＬ）下位ビットデジタル積分器を持つ。この下位ビットデジタル積分器では、下位ビット分ＤｉｎＬのデジタル積分の結果、オーバーフローが発生する場合は、桁上げ分（Ｃａｒｒｙ）を上位ビットＤｉｎＨへ出力してデジタル演算で加算する（ＤｉｎＨ＋Ｃａｒｒｙ）桁上げ処理を行い、それと同時に下位ビットデジタル積分器からは同じ桁上げ分を減算する（Σ（ＤｉｎＬ－Ｃａｒｒｙ））。つまり下位ビット分ＤｉｎＬのデジタル積分の結果から上位ビットへの桁上げ処理を行った後、下位ビットデジタル積分器は桁上げ分を無視したものを自己の出力とする。そして、デジタル／アナログ合成積分器は、下位ビットデジタル積分器の出力（Σ（ＤｉｎＬ－Ｃａｒｒｙ））をアナログ値に変換する下位ビットＤ／Ａ変換器（ＤＡＣ－Ｌ）をさらに持つ。

デジタル／アナログ合成積分器は、上位ビット分ＤｉｎＨについては、先の桁上げ分を加算した上位ビット分デジタル値（ＤｉｎＨ＋Ｃａｒｒｙ）をアナログ値に変換する上位ビットＤ／Ａ変換器（ＤＡＣ－Ｈ）と、上位ビットＤ／Ａ変換器による変換後のアナログ値をアナログ演算により積分する（Σ（ＤｉｎＨ＋Ｃａｒｒｙ））上位ビットアナログ積分器を持つ。

そして、本技術に係るデジタル／アナログ合成積分器は、上位ビットアナログ積分器の出力と下位ビットＤ／Ａ変換器（ＤＡＣ－Ｌ）のアナログ出力をアナログ回路で加算演算し、最終積分器出力Ｖｏを得ることを特徴とする。

上記の構成では、下位ビットＤＡＣ－Ｌのミスマッチによる誤差は積分されないため、積分器出力に現れる平均誤差は、時間軸上で分散される。例えば、オーバサンプリングシステムでは、出力に現れる信号帯域の誤差が大幅に低減される。このため高分解能マルチビットＤＡＣで通常必要とされるミスマッチキャンセルＤＥＭは、上位ビットＤＡＣ－Ｈのみの少ビットのＤＥＭで十分なリニアリティを確保できるようになり、大規模な多ビットＤＥＭ回路が不必要となって回路規模を格段に小さくできる。その結果、回路、レイアウト設計が容易となり、かつチップ面積が小さくなって低コスト化できる。

本技術の一実施形態では、上位ビットＤ／Ａ変換器は、上位ビット分ＤｉｎＨのビット数に応じた一又は複数の上位キャパシタを備えてもよい。上位キャパシタが複数の場合には、複数の上位キャパシタは互いに等しい容量を有してもよい。さらに、下位ビットＤ／Ａ変換器は、下位ビット分ＤｉｎＬのビット数に応じた一又は複数の下位キャパシタを備えてもよい。下位キャパシタが複数の場合には、複数の下位キャパシタは、それぞれ対応するビットの位置に応じて互いに異なる容量を有してもよい。さらに、上位キャパシタのそれぞれは、同一の容量を有する複数のキャパシタが並列に接続されることによって構成されるとともに、下位キャパシタのそれぞれは、上記の同一の容量を有する複数のキャパシタが並列に接続されることによって構成されてもよい。このような構成によると、複数のキャパシタのミスマッチ誤差を低減することができる。

本技術の一実施形態では、下位ビット分ＤｉｎＬのビット数は、４ビット以下であってもよい。下位ビット分ＤｉｎＬのビット数を大きくすると、ビットに対応した容量を有するキャパシタを実現する際に、より多くの所定の容量を有するキャパシタを並列に接続させる必要がある。即ち、所定の容量を有するキャパシタの数が多くなるため、回路、レイアウト設計が困難になる。この点に関して、上記の構成によると、ビットに対応した容量を有するキャパシタを実現する際に、所定の容量を有するキャパシタの数が過度に増えることを抑制し得る。従って、回路、レイアウト設計が容易となる。

上記の構成に加えて、又は代えて、上位ビット分ＤｉｎＨが２ビット以上である場合に、上位ビットＤ／Ａ変換器は、線形性補償アルゴリズムに基づいて制御されてもよい。ここでいう線形性補償アルゴリズムは、上位ビットＤ／Ａ変換器の線形性を補償し得る任意のアルゴリズムを意図しており、特に限定されないが、例えばダイナミックエレメントマッチング（Dynamic Element Matching：ＤＥＭ）を含んでもよい。この場合、上位ビット分ＤｉｎＨのビット数は、５ビット以下であってもよい。このような構成によると、ＤＥＭ回路が比較的簡単となり、回路規模を小さくできる。その結果、回路、レイアウト設計が容易となり、かつチップ面積が小さくなって低コスト化できる。

入力されたアナログ値に対してデジタル値を出力するΔΣ変調器であって、上記のデジタル／アナログ合成積分器を備えるフィードバック回路を有するΔΣ変調器も新規で有用である。

本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。

実施例のデジタル／アナログ合成積分器のブロック図である。 デジタル積分器及びデジタル加算器の論理回路図である。 アナログ加算器、アナログ積分器、及び、下位ビット及び上位ビットデジタル／アナログ変換器の回路図である。 クロックの一例のタイミングチャートである。 実施例のデジタル／アナログ合成積分器備えるΔΣ変調器の回路図である。

図面を参照して実施例のデジタル／アナログ合成積分器（以下では「Ｄ／Ａ合成積分器」と記載する）１００を説明する。Ｄ／Ａ合成積分器１００は、デジタル入力Ｄｉｎを入力として、このデジタル値列（Ｄｉｎ（１），Ｄｉｎ（２），・・・）を時間軸または時系列で積分した値（ΣＤｉｎ）をアナログ値（一般的にはアナログ電圧Ｖｏ）に変換して出力する。図１に示すように、Ｄ／Ａ合成積分器１００は、デジタル入力Ｄｉｎの上位ビット分をＤｉｎＨ、下位ビット分をＤｉｎＬとする（Ｄｉｎ＝ＤｉｎＨ＋ＤｉｎＬ）。以下、本実施例ではデジタル入力Ｄｉｎは６ビット（００００００～１０００００、１０進数で０～３２）であり、上位ビット分ＤｉｎＨは３ビット（０００～１００）、下位ビット分ＤｉｎＬは３ビット（０００～１１１）の場合について説明する。しかしながら、デジタル入力Ｄｉｎ、下位ビット分ＤｉｎＬ、及び上位ビット分ＤｉｎＨのビット数は上記のビット数に限定されない。

Ｄ／Ａ合成積分器１００は、下位ビット分ＤｉｎＬについて、これをデジタル演算で積分する（ΣＤｉｎＬ）下位ビットデジタル積分器１２を持つ。この下位ビットデジタル積分器１２では、下位ビット分ＤｉｎＬのデジタル積分の結果、オーバーフローが発生する場合は、桁上げ分（Ｃａｒｒｙ）を上位ビットＤｉｎＨへ出力してデジタル演算で加算する（ＤｉｎＨ＋Ｃａｒｒｙ）桁上げ処理を行い、それと同時に下位ビット積分器１２からは同じ桁上げ分を減算する（Σ（ＤｉｎＬ－Ｃａｒｒｙ））。つまり、下位ビット分ＤｉｎＬのデジタル積分の結果から上位ビットへの桁上げ処理を行った後、下位ビットデジタル積分器１２は桁上げ分を無視したものを自己の出力とする。そして、Ｄ／Ａ合成積分器１００は、下位ビットデジタル積分器１２の出力（Σ（ＤｉｎＬ－Ｃａｒｒｙ））をアナログ値に変換する下位ビットＤ／Ａ変換器（以下では「ＤＡＣ－Ｌ」と記載する）１４を持つ。

Ｄ／Ａ合成積分器１００は、上位ビット分ＤｉｎＨについて、先の桁上げ分を加算した値（ＤｉｎＨ＋Ｃａｒｒｙ）を出力するデジタル加算器２２と、デジタル加算器２２が出力する上位ビット分デジタル値（ＤｉｎＨ＋Ｃａｒｒｙ）をアナログ値に変換する上位ビットＤ／Ａ変換器（以下では「ＤＡＣ－Ｈ」と記載する）２４と、ＤＡＣ－Ｈ２４による変換後のアナログ値をアナログ演算により積分する（Σ（ＤｉｎＨ＋Ｃａｒｒｙ））上位ビットアナログ積分器２６を持つ。

そして、Ｄ／Ａ合成積分器１００は、上位ビットアナログ積分器２６の出力とＤＡＣ－Ｌ１４のアナログ出力をアナログ回路（アナログ加算器３０）で加算演算し、最終積分器出力Ｖｏを得る。

図２は、デジタル入力Ｄｉｎを全６ビット（００００００～１０００００、１０進数で０～３２）として、上位ビット部分ＤｉｎＨを３ビット（０００～１００）、下位ビット部分ＤｉｎＬを３ビット（０００～１１１）とした場合の回路設計例である。最上位ビット（ＭＳＢ）ｂ５加算器のＣ（Ｃａｒｒｙ）出力は使用しなくてもよいため、点線で表示した。図２に示すデジタル積分器１２及びデジタル加算器２２の回路構成については当業者によく知られているため、その詳細な説明を省略する。

上位ビット分ＤｉｎＨがマルチビット（２ビット以上）の場合、ＤＡＣ－Ｈ２４においてダイナミックエレメントマッチング（Dynamic Element Matching：ＤＥＭ）技術などの素子ミスマッチキャンセル技術を用いてもよい。図２はこの場合の回路例である。下位３ビットＤｉｎＬは下位ビットデジタル積分器１２を用いて積分され、３ビット（０００～１１１）バイナリコードで出力する。下位ビットデジタル積分器１２の桁上げＣａｒｒｙはデジタル加算器２２において上位３ビットＤｉｎＨに加算され、これを温度計コード（Thermometer code）化し、さらにＤＥＭコントロールロジックで、ＤＡＣ－Ｈ２４を構成する各キャパシタの接続を制御するＤＥＭ制御信号として出力する。ＤＥＭ制御の内部ロジックについては当業者によく知られているため、その詳細な説明を省略する。

ＤＡＣ－Ｈ２４と上位ビットアナログ積分器（Analog Integrator）２６、ＤＡＣ－Ｌ１４とアナログ加算器（Analog Adder）３０は、積分キャパシタＣＩを共用し、合体した回路構成とすることができる。図３は、上位ビットアナログ積分器２６として、オペアンプを使わずにキャパシタとスイッチで構成した積分器（パッシブ積分器）、加算器としてはキャパシタ分圧回路を用いて、全差動回路構成で実現した回路例である。このような回路では、オペアンプのスルーレートや発振安定性の制約がないため、上位ビットアナログ積分器２６を高い動作周波数で動作させることができる。従って、Ｄ／Ａ合成積分器１００を高い動作周波数で動作させることができる。

図２のデジタル回路に対応して、デジタル入力Ｄｉｎは全６ビット（００００００～１０００００）で、上位３ビットをＤＥＭ制御信号としてＤＡＣ－Ｈ２４を制御、下位３ビットはバイナリコードでＤＡＣ－Ｌ１４を制御する。ＤＡＣ－Ｈ２４は差動回路構成のキャパシタペアＣｒｅｆｐ１～４とＣｒｅｆｎ１～４で構成され、ＤＡＣ－Ｌ１４はＣａｄｄｐ０～２とＣａｄｄｎ０～２で構成される。Ｖｒｅｆ＋、Ｖｒｅｆ－は基準電位で、この間の電位差Ｖｒｅｆ＝（Ｖｒｅｆ＋）－（Ｖｒｅｆ－）がＤ／Ａ変換の基準電圧となる。

ＤＡＣ－Ｈ２４を構成するキャパシタペアＣｒｅｆｐ１～４、Ｃｒｅｆｎ１～４は、全て同一容量値のキャパシタとする。ＤＡＣ－Ｌ１４のキャパシタペアについては、Ｃａｄｄｐ２＝Ｃａｄｄｎ２をＤＡＣ－Ｈ２４キャパシタＣｒｅｆ１～４の１／２、Ｃａｄｄｐ１＝Ｃａｄｄｎ１を１／４、Ｃａｄｄｐ０＝Ｃａｄｄｎ０を１／８の容量値にそれぞれ設計する。

ＤＡＣ－Ｈ２４とＤＡＣ－Ｌ１４をマッチング良く設計するためには、同一容量値、同一レイアウト形状のユニットキャパシタＣ０を基本素子として用いて、各キャパシタをこの並列接続とすることが望ましい。例えば、Ｃｒｅｆｐ１～４＝Ｃｒｅｆｎ１～４＝８×Ｃ０、Ｃａｄｄｐ２＝Ｃａｄｄｎ２＝４×Ｃ０、Ｃａｄｄｐ１＝Ｃａｄｄｎ１＝２×Ｃ０、Ｃａｄｄｐ０＝Ｃａｄｄｎ０＝Ｃ０のように設計するとよい。

また、図３で例に挙げた積分器回路は、オペアンプを使わないパッシブ積分器である。この場合は、積分器リークを十分小さく抑えるために、積分キャパシタＣＩの静電容量値を、ＤＡＣ用キャパシタの容量値よりも十分大きく設計することが望ましい。すなわち、ＣＩ＞＞Ｃｒｅｆｐ１～４、Ｃｒｅｆｎ１～４と設計することが望ましい。

図４に、クロックの一例について、そのタイミングチャートを示す。このクロックは、スイッチトキャパシタ回路技術で一般的に知られている「ノンオーバーラップクロック」である。ここでは、フェーズφ１をゼロサンプリングフェーズ、φ２を積分フェーズとして、φ２最終タイミングで積分器出力が確定される。

図３において、回路コモンモード電位Ｖｉｃｍ側スイッチのフェーズφ１Ａ、φ２Ａは、それぞれφ１、φ２よりもわずかに早いタイミングでＯＮ／ＯＦＦ動作させることを表す。ここで、回路動作開始時に、積分キャパシタＣＩの出力Ｖｏ＋とＶｏ－の初期電位は回路コモンモード電位Ｖｉｃｍであるとする。一般的には回路動作前（電源投入直後など）この電位は定まっていないが、以下に述べるゼロサンプリングと積分動作を繰り返すうちに、Ｖｏ＋とＶｏ－の中点電位は徐々に回路コモンモード電位Ｖｉｃｍに近づいていく。

まず、ＤＡＣ－Ｈ２４を構成するキャパシタペアＣｒｅｆｐ１～４、Ｃｒｅｆｎ１～４の接続と積分器の動作について説明する。フェーズφ１で、Ｃｒｅｆｐ１～４、Ｃｒｅｆｎ１～４の右側電極はコモンモード電位Ｖｉｃｍに接続、左側（Ｖｒｅｆ側）電極は基準電位（Ｖｒｅｆ＋、Ｖｒｅｆ－）の中点Ｖｒｅｆ０（図３には表示されていない）に接続する。この状態で、ＤＡＣ－Ｈ２４の全てのキャパシタはゼロサンプリング状態となる。

なお、基準電位中点Ｖｒｅｆ０は、フェーズφ１でＤＡＣ－Ｈ２４を構成する各キャパシタをゼロサンプリング状態にするために説明上で用いたが、実際の設計ではこの電位を発生させなくても、ゼロサンプリングと等価の中点サンプリング動作を実現できる。例えば、フェーズφ１でＣｒｅｆ１～４の複数のキャパシタペアを一回おき（交互）に基準電位Ｖｒｅｆ＋とＶｒｅｆ－に接続、または「データ重みづけ平均化」（Data-Weighted
Averaging：ＤＷＡ）の要領でＶｒｅｆ＋とＶｒｅｆ－に素子循環させて接続し平均化させれば、基準電位中点Ｖｒｅｆ０をサンプリングするのと等価となる。

次のフェーズφ２で、Ｃｒｅｆｐ１～４、Ｃｒｅｆｎ１～４の右側電極を積分キャパシタＣＩに接続し、左側（Ｖｒｅｆ側）電極を、ＤＡＣ－Ｈ２４デジタル入力（High-order bits）に従って基準電位Ｖｒｅｆ＋またはＶｒｅｆ－のいずれかにスイッチ接続すると、ＤＡＣ－Ｈ２４出力がＣｒｅｆｐ１～４、Ｃｒｅｆｎ１～４を介してＣＩに電荷転送され、積分動作が行われる。

なお、図３の回路例のようなパッシブ積分器では、電荷が全て積分キャパシタＣＩに転送されずに、一部がキャパシタＣｒｅｆ側に残って、これが積分器リークとなる。オペアンプを使ったアクティブ積分器を使えば、ＤＡＣ－Ｈ２４出力はほぼ理想的に積分器に電荷転送される。オペアンプを使ったアクティブ積分器の動作は広く知られており当業者には明らかであるため、回路図と動作説明を省略する。

次に、ＤＡＣ－Ｌ１４を構成するキャパシタペアＣａｄｄｐ０～２、Ｃａｄｄｎ０～２の接続と加算器の動作について説明する。Ｃａｄｄｐ０～２、Ｃａｄｄｎ０～２の左側電極は、図３の回路図のように常時積分キャパシタＣＩに接続されている。Ｃａｄｄの右側（Ｖｒｅｆ側）電極は、最初のフェーズφ１ではＤＡＣ－Ｌ１４入力「０００」に相当する接続状態（ゼロサンプリング状態、例えばＣａｄｄｐ０～２をＶｒｅｆ－、Ｃａｄｄｎ０～２をＶｒｅｆ＋に接続）とする。次にフェーズφ２で、Ｃａｄｄｐ０～２、Ｃａｄｄｎ０～２の右側（Ｖｒｅｆ側）電極を、ＤＡＣ－Ｌ１４デジタル入力（Low-order bits）に従ってＶｒｅｆ＋またはＶｒｅｆ－に接続すれば、ＤＡＣ－Ｌ１４出力がＣａｄｄｐ０～２、Ｃａｄｄｎ０～２を介してキャパシタ分圧によりＣＩ端子間電圧へ加算され、出力電圧Ｖｏ（＝（Ｖｏ＋）－（Ｖｏ－））に加算される。

ＤＡＣ－Ｌ１４では、キャパシタＣａｄｄ左側電極は積分キャパシタＣＩに常時接続されているため、フェーズφ２でＣａｄｄを介して出力ＶｏにＤＡＣ出力を加算しても、次のフェーズφ１で再びＣａｄｄのＶｒｅｆ側電極をゼロサンプリング状態に戻せば、加算された電圧は元に戻り、ＣＩに積分されない。つまり、ＤＡＣ－Ｌ１４とキャパシタＣＩとは、アナログ加算器として動作する。

このＤＡＣ－Ｌ１４とアナログ加算器３０の特性は、ＤＡＣ－Ｌ１４に誤差がある場合に有益に作用する。ＤＡＣ－Ｌ１４出力にはキャパシタＣａｄｄｐ０～２、Ｃａｄｄｎ０～２の容量ミスマッチによる誤差があり、ＤＡＣ－Ｌ１４出力の加算に伴いこのミスマッチによる誤差も積分器出力に加算される。しかし、この誤差は一時的に積分器出力に加算されても、積分キャパシタＣＩに積分はされない。ＤＡＣ－Ｌ１４入力が元の値に戻りＣａｄｄのＶｒｅｆ側接続状態が元に戻れば、一時加算された誤差は減算されゼロとなる。下位ビットデジタル積分器１２とＤＡＣ－Ｌ１４とアナログ加算器３０による下位ビット積分器が持つこの効果により、ＤＡＣ－Ｌ１４が発生する誤差の積分器出力への影響は、上位ビットＤＡＣ－Ｈ２４が発生する誤差の積分器出力への影響と比較して格段に低減される。これについては、後の「本技術に係る構成でＤＡＣ出力誤差が全体積分器出力Ｖｏへ与える影響」で詳述する。

ここで、積分器出力Ｖｏはフェーズφ２最終タイミングで確定すればよいため、この後のフェーズφ１ではＤＡＣ－Ｌ１４のキャパシタＣａｄｄのＶｒｅｆ側電極をゼロサンプリング状態に戻さなくても（あるいはＶｒｅｆ側電極電位が不定であっても）、フェーズφ２の時点でＣａｄｄのＶｒｅｆ側接続を確定してＤＡＣ－Ｌ１４出力が確定されていれば、加算動作は正常に行われ積分器出力Ｖｏは確定される。

以上、今回の設計例では、デジタル入力Ｄｉｎを全６ビット（００００００～１０００００）として、上位ビットＤｉｎＨを３ビット（０００～１００）、下位ビットＤｉｎＬを３ビット（０００～１１１）として説明した。各ビット数については、この例に限定されるものではなく、設計変更可能であることは言うまでもない。

また、ＣｒｅｆｐおよびＣｒｅｆｎのＶｒｅｆ側電極を、ＤＡＣ－Ｈ２４入力デジタル値によって、それぞれＶｒｅｆ＋／Ｖｒｅｆ－あるいはその逆に接続する様に記述しているが、この限りでない。例えば入力デジタル値によってＣｒｅｆｐ及びＣｒｅｆｎのＶｒｅｆ側電極をＶｒｅｆ＋とＶｒｅｆ－の中間電位に接続する、あるいはＶｒｅｆ側電極間を単に短絡する（電位固定しない）ものであってもよい。

ＤＡＣ－Ｈ２４とＤＡＣ－Ｌ１４のマッチング向上のため、各キャパシタのレイアウトは、同一容量値、同一レイアウト形状のユニットキャパシタＣ０の並列接続とするのが望ましいことを既に述べた。一方でＤＡＣ－Ｌ１４のビット数が大きくなると、ＤＡＣ－Ｈ２４の基本キャパシタＣｒｅｆ１～４と、ＤＡＣ－Ｌ１４最下位ビット用のキャパシタＣａｄｄ０のサイズ比が大きくなり、ユニットキャパシタＣ０が小さくなる、あるいはＣｒｅｆ１～４の並列素子数が増して、ＤＡＣ－Ｈ２４とＤＡＣ－Ｌ１４の間のマッチングを確保するのが難しくなる。もし、ＤＡＣ－Ｌ１４の基準電圧Ｖｒｅｆ（＝（Ｖｒｅｆ＋）－（Ｖｒｅｆ－））をＤＡＣ－Ｈ２４の半分（１／２）Ｖｒｅｆにできれば、この素子サイズ比が半分に小さくなる。例えばＤＡＣ－Ｌ１４入力（即ち下位ビット分）が３ビットの場合、素子サイズ比は８：１→４：１となる。これにより、ＤＡＣ－Ｈ２４とＤＡＣ－Ｌ１４のマッチングを取りやすくなり、ミスマッチによる誤差を小さくできる、または設計が容易となる。

しかし、この方法では、ＤＡＣ－Ｌ１４用基準電圧（１／２）Ｖｒｅｆを発生する回路が別に必要となる。そこで他の方法として、ＤＡＣ－Ｌ１４のキャパシタ接続を、入力デジタルビット値の０／１に対応して－Ｖｒｅｆ／＋Ｖｒｅｆと切り替えるのではなく、一方を０（電圧ゼロ）にして－Ｖｒｅｆ／０と切り替えることで、同じ容量値で設計しても加算電圧が半分になり、基準電圧を半分にするのと同様の効果となる。加算０（ゼロ）の演算は、差動回路を構成するキャパシタペア（Ｃａｄｄｐ０～２とＣａｄｄｎ０～２）のＶｒｅｆ側端子間を電圧ゼロ、つまりスイッチでショートすれば実現できる（Ｖｒｅｆ０や他の基準電位に接続して電位固定する必要はない）。

具体的には、ＤＡＣ－Ｈ２４とＤＡＣ－Ｌ１４とで、デジタル入力に対して各キャパシタを以下の様に接続する。即ち、ＤＡＣ－Ｈ２４では、デジタル入力の各ビットの値が０の時、対応するＣｒｅｆｐ１～４をＶｒｅｆ－に接続、Ｃｒｅｆｎ１～４をＶｒｅｆ＋に接続する。また、デジタル入力の各ビットの値が１の時、対応するＣｒｅｆｐ１～４をＶｒｅｆ＋に接続、Ｃｒｅｆｎ１～４をＶｒｅｆ－に接続する。一方、ＤＡＣ－Ｌ１４では、デジタル入力の各ビットの値が０の時、対応するＣａｄｄｐ０～２をＶｒｅｆ－に接続、Ｃａｄｄｎ０～２をＶｒｅｆ＋に接続する（即ちＤＡＣ－Ｈ２４と同様）。また、デジタル入力の各ビットの値が１の時、対応するＣａｄｄｐ０～２とＣａｄｄｎ０～２のＶｒｅｆ側電極間をスイッチでショートする。

上記のようなスイッチ接続に設計すれば、ＤＡＣ－Ｌ１４入力が３ビットでも、ＤＡＣ－Ｈ２４とＤＡＣ－Ｌ１４間の基本キャパシタの比は４：１となり、８：１の場合に比べて設計が容易となり、マッチングの向上が期待できる。例えば、各キャパシタの容量値は、ユニットキャパシタＣ０を基本素子として、Ｃｒｅｆｐ１～４＝Ｃｒｅｆｎ１～４＝４×Ｃ０、Ｃａｄｄｐ２＝Ｃａｄｄｎ２＝４×Ｃ０、Ｃａｄｄｐ１＝Ｃａｄｄｎ１＝２×Ｃ０、Ｃａｄｄｐ０＝Ｃａｄｄｎ０＝Ｃ０のように設計できる。

次に、本技術に係る構成でＤＡＣ出力誤差が全体積分器出力Ｖｏへ与える影響について説明する。ＤＡＣ出力の誤差は、ＤＡＣを構成するキャパシタ素子のミスマッチにより発生する。ここで上位ビット分については、ＤＡＣ－Ｈ２４において従来と同様のＤＥＭ技術を用いることができ、これにより素子ミスマッチによる誤差の影響は十分に小さく抑えられるため、回路全体の誤差の主要因とはならないと考えられる。次に、下位ビット分の回路は、下位ビットデジタル積分器１２、ＤＡＣ－Ｌ１４、アナログ加算器３０により構成されるが、このうち下位ビットデジタル積分器１２は、デジタル演算であり誤差は発生しない。従って、本構成で全体積分器出力Ｖｏに現れる誤差は、（ＤＡＣ－Ｈ２４に対する相対誤差としての）ＤＡＣ－Ｌ１４のキャパシタミスマッチによる誤差が主要因と考えられる。この誤差は、ＤＡＣ－Ｌ１４デジタル入力の各ビット０／１が反転し、対応するキャパシタのＶｒｅｆ側接続が切り替わり、ＤＡＣ－Ｌ１４出力が変化するのに伴って発生する。

以下、ＤＡＣ－Ｈ２４出力に対するＤＡＣ－Ｌ１４出力の誤差が積分器出力Ｖｏへ及ぼす影響について考察する。ＤＡＣ－Ｌ１４を構成するキャパシタＣａｄｄｐ０～２、Ｃａｄｄｎ０～２には容量ミスマッチがあり、ＤＡＣ－Ｌ１４出力の積分器出力Ｖｏへの加算に伴い、このミスマッチによる誤差も出力に加算される。しかし、図３に示すように、Ｃａｄｄｐ０～２、Ｃａｄｄｎ０～２の左側電極は積分キャパシタＣＩに常時接続されたままであるため、この誤差は一時的に積分器出力Ｖｏに加算されても、積分キャパシタＣＩに積分はされない。ＤＡＣ－Ｌ１４入力デジタル値が元の値に戻りＣａｄｄのＶｒｅｆ側接続状態が元に戻れば、一時加算された誤差は減算されキャンセルされる。つまりＤＡＣ－Ｌ１４による誤差は、デジタル積分器出力値が変化（遷移）した時に、一時的に積分器出力Ｖｏに現れると考えられる。従って、下位ビットデジタル積分器１２出力がカウントアップ／ダウンを繰り返しながら緩やかに値が遷移している場合は、積分器出力Ｖｏに現れる１サンプル当たりの平均誤差振幅は、下位ビットデジタル積分器１２出力がその値の遷移に要した時間（またはサンプル数）で割ったものとなる。つまりＤＡＣ－Ｌ１４の誤差は時間軸上で分散されて小さくなる。

デジタル入力Ｄｉｎの下位ビット分ＤｉｎＬが比較的大きい値の場合は、下位ビットデジタル積分器１２が積分によるカウントアップ／ダウンと桁上げを繰り返すが、下位ビットデジタル積分器１２出力値（＝ＤＡＣ－Ｌ１４デジタル入力値）が周回してＤＡＣ－Ｌ１４の素子接続状態が元に戻れば、一時的に積分器出力Ｖｏに加算されたＤＡＣ－Ｌ１４ミスマッチ分による誤差は減算されキャンセルされるため、その平均値はゼロである。下位ビットデジタル積分器１２が積分による周回と桁上げを繰り返すと、出力誤差は一定の範囲内で増加と減少を繰り返し、ＤＡＣ－Ｌ１４誤差が出力に周期的に現れる周期雑音となる。

ここで、オーバサンプリングシステムに応用した場合（信号帯域ｆｓｉｇｎａｌ、サンプリング周波数ｆｓとして、ｆｓｉｇｎａｌ＜＜ｆｓ／２の場合）、周期雑音の成分がシステムで取り扱う信号帯域外であれば、後段フィルタ処理により除去することが可能である。例えば本回路をΔΣ型Ａ／Ｄ変換器の積分器に応用した場合は、一般にΔΣ変調器の後段にデジタルＬＰＦ（ローパスフィルタ）があり、信号帯域を超える高周波雑音成分はこのデジタルＬＰＦにより除去されるため、これより後のデジタル出力には現れない。一方、この周期雑音の成分が信号帯域内にあると、アイドルトーン（Idle Tone）として出力に現れることがある。

しかしオーバサンプリングシステムでは、出力に現れる雑音成分はサンプリング周波数ｆｓよりも十分周波数の低い、つまり周期の長いものに限られるため、これは先に述べたＤＡＣ－Ｌ１４誤差の時間軸上分散効果により、１サンプル当たりに換算すると誤差振幅は小さく抑えられたものとなる。

本構成の、下位ビットデジタル積分器１２とＤＡＣ－Ｌ１４とアナログ加算器３０が持つこの効果により、下位ビットＤＡＣ－Ｌ１４が発生する誤差の全体積分器出力Ｖｏへの影響は、上位ビットＤＡＣ－Ｈ２４の誤差によるものと比較して格段に低減される。

以上の構成によると、ＤＡＣ－Ｌ１４のミスマッチによる誤差は積分されないため、積分器出力に現れる平均誤差は時間軸上で分散され、オーバサンプリングシステムでは、出力に現れる信号帯域の誤差が大幅に低減される。このため高分解能マルチビットＤＡＣで通常必要とされるミスマッチキャンセルＤＥＭは、ＤＡＣ－Ｈ２４のみの少ビットＤＥＭで十分なリニアリティを確保できるようになり、大規模な多ビットＤＥＭ回路が不必要となって回路規模を格段に小さくできる。その結果、回路、レイアウト設計が容易となり、かつチップ面積が小さくなって低コスト化できる。

本構成によれば、マルチビットデジタル入力のうちＤＥＭを用いるのはＤＡＣ－Ｈ２４だけであり、下位ビット分を差し引いた少ビット数（例えば、全６ビットで、下位ビットを３ビットとした場合、上位は６－３＝３ビット）のＤＥＭで済むため、格段に小規模な回路構成で実現できる。例えば先に挙げた例では、デジタル入力が６ビット００００００～１０００００の差動回路構成ＤＡＣでＤＥＭを用いると、３２対のユニットキャパシタペアと、これをＶｒｅｆ接続制御するＭＯＳスイッチが必要である。本技術に係る構成を用いて、上位ビット分ＤｉｎＨを３ビット０００～１００、下位ビット分ＤｉｎＬを３ビット０００～１１１と設計すれば、必要なキャパシタペアは、ＤＥＭを用いる上位ビット分（ＤＡＣ－Ｈ２４）４対、下位ビット分（ＤＡＣ－Ｌ１４）３対で、合計７対のキャパシタペアと対応するＭＯＳスイッチで済む。また、上位ビット分ＤｉｎＨを１ビットに設計することも可能で、この場合は上位ビット分ＤｉｎＨについてＤＥＭを用いる必要がない。本技術に係るＤ／Ａ合成積分器１００は、マルチビット出力のΔΣ変調器へ広く応用できる。

また、以上の構成によると、テスト容易性の効果を得ることができる。既に説明したように、本構成でＤＡＣ－Ｈ２４に対するＤＡＣ－Ｌ１４のミスマッチが大きいと、ＤＡＣ－Ｌ１４各ビットが０／１反転する時に誤差が発生し、デジタル積分器１２の周回に同期した周期雑音が出力に現れることがある。この周期雑音が問題になる場合は、ＩＣ出荷テストで良品／不良品選別、あるいは特性ランク分けを実施することは容易である。

具体的には、積分器へのデジタル入力から、出力に現れる周期雑音のパターンと周期は設計予測できるため、ＤＡＣ－Ｌ１４の各ビットが周期的に０／１反転するようなデジタル値を入力し、出力に現れる周期変動分を測定することで、各ビットに対応する素子のミスマッチを個別に測定できる。出力の後段にバンドパスフィルタを置けば、ＤＡＣ－Ｌ１４各ビットが反転する時に発生する特定の周期の誤差成分だけを取り出すことも可能であり、各キャパシタのミスマッチを個別に計測して容量値のトリミング調整を行うこともできる。

ΔΣ型Ａ／Ｄ変換器に当技術を適用した場合も、同様の出荷テストは容易である。ＡＤＣデジタル出力をモニタし、所定の周期雑音が現れるようにアナログ入力を調整し、デジタル出力に現れる周期雑音を測定すればよい。

図５は、上記のＤ／Ａ合成積分器１００を「Passive-DigitalΔΣ変調器」に適用した回路例である。「Passive-DigitalΔΣ変調器」については、特許文献１を参照されたい。ΔΣ変調器４０のデジタル出力（Digital Out）をＤ／Ａ合成積分器１００に入力Ｖｉｎと逆極性となるよう入力して、フィードバックＤＡＣと積分器として使用している。Ｖｉｎ＋及びＶｉｎ－は、ΔΣ変調器のアナログ入力で、差動電圧Ｖｉｎ（＝（Ｖｉｎ＋）－（Ｖｉｎ－））として入力する。入力サンプリングキャパシタとして、ＣｓｐとＣｓｎとを追加している。

ΔΣ変調器４０のデジタル出力を上位ビット分と下位ビット分に分け、下位ビット分はデジタル積分器で積分してこの出力でＤＡＣ－Ｌ１４を制御する。デジタル積分器１２の桁上げ（Ｃａｒｒｙ）と上位ビット分を加算し、この加算値でＤＡＣ－Ｈ２４を制御する。これらの合成でフィードバックＤＡＣと積分器を構成し、アナログ入力ＶｉｎとΔΣ変調器４０デジタル出力のＤ／Ａ変換値との差を積分する。図５では、ΔΣ変調器４０の入力Ｖｉｎの極性を基準に表示しているため、図３とは積分器出力Ｖｏ＋とＶｏ－の表示が逆となっている。ΔΣ変調器４０の積分器は、入力ＶｉｎとフィードバックＤＡＣ出力の差を積分するため、入力Ｖｉｎの極性で考えると極性が逆になるからである。

パッシブ積分器を使ったPassive-DigitalΔΣ変調器に本技術を適用すれば、フィードバックＤＡＣのビット数、つまり分解能が増して積分器出力振幅をより小さく抑えられるため、後段の量子化器の入力範囲がより小さく抑えられ、量子化器の線形性が向上する、また積分器リークを小さくできる。その結果、Ａ／Ｄ変換器の特性を向上できる、または全回路規模を簡単化し低コスト化できる。

実施例で説明した技術に関する留意点を述べる。今回、積分器回路として、代表的応用である全差動回路構成によるパッシブ積分器を例として説明したが、オペアンプを使った積分器（アクティブ積分器）やシングルエンド回路の積分器であっても、同様の思想の回路を設計することは容易である。アクティブ積分器のほうが、積分器リークのない高精度なものが容易に設計実現できる。

Ｄ／Ａ変換器について、キャパシタ列により構成したもので説明したが、ＤＡＣ－Ｈ２４、ＤＡＣ－Ｌ１４の一方もしくは両方に抵抗その他の素子を用いたものでもよい。

デジタル積分器とそれに対応するアナログ加算器で加減算できる範囲には、素子数で決まる有限値限界がある。一定の入力の積分を続けると、デジタル積分器とアナログ加算器がいつかこの限界に達して（演算オーバーフローして）、これ以上積分できなくなる。一方、アナログ積分器の場合はこのようなオーバーフローを生じない。このため、デジタル積分器を下位ビット分に用いて、これがオーバーフローした場合は桁上げ（Ｃａｒｒｙ）を出して上位ビット分に加算してオーバーフローを吸収し、Ｃａｒｒｙ分は上位ビット側アナログ積分器で積分することで、積分器全体としては演算オーバーフローを発生することなく、積分動作を続けることができる。以上の理由により、Ｃａｒｒｙ分の１ビット以上を、アナログ積分器で積分する上位ビット分として確保しておく必要がある（換言すると、デジタル積分器がオーバーフローした時のＣａｒｒｙ分を演算処理する別の方法が必要である）。従って、全ビットをデジタル積分器で積分する構成は好ましくない。同様に、上位ビット分をデジタル積分器、下位ビット分をアナログ積分器でそれぞれ積分する構成も好ましくない。

ＤＡＣ－Ｈ２４については、（マルチビットの場合は）各キャパシタのミスマッチキャンセルのためにＤＥＭが必要である。上位ビット分ＤｉｎＨのビット数が増すと、ユニットキャパシタの数が２の累乗で増加し、さらにＤＥＭロジックも複雑となるため、回路が複雑で設計が困難となる。従って、上位ビット分ＤｉｎＨは、例えば５ビット以下としておくのが適切である。

一方、下位ビット分ＤｉｎＬについては、ＤＡＣ－Ｌ１４のキャパシタミスマッチによる誤差は周期雑音の原因となり、特にＤＡＣ－Ｈ２４とのミスマッチがあると、桁上げを生じるときにこの誤差の影響が大きく現れてしまう。既に述べたように、ＤＡＣ－Ｈ２４とＤＡＣ－Ｌ１４の構成素子は、どちらも同一素子形状のユニット素子を使ってレイアウトマッチングのとれる回路とすべきである。ＤＡＣ－Ｌ１４のビット数を大きくすると、このユニット素子サイズが小さいものとなって、かえってレイアウト上のマッチングが取りづらくなる。ＤＡＣ－Ｈ２４とＤＡＣ－Ｌ１４間のマッチングを考慮すると、下位ビット分ＤｉｎＬとしては、例えば４ビット以下が適切ではないかと思われる。実際には、ＩＣプロセスで決まるキャパシタの最小サイズとマッチングデータ、またシステムで求められるＯＳＲ（Oversampling Ratio）とリニアリティ仕様を考慮して、システムシミュレーションをして、最適なビット数は決定される。

キャパシタＣｒｅｆ、キャパシタＣａｄｄ、ユニットキャパシタＣ０が、それぞれ、「上位キャパシタ」、「下位キャパシタ」、「同一の容量を有するキャパシタ」の一例に相当する。

以上、本明細書が開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独で、あるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１２：下位ビットデジタル積分器
１４：ＤＡＣ－Ｌ
２２：デジタル加算器
２４：ＤＡＣ－Ｈ
２６：上位ビットアナログ積分器
３０：アナログ加算器
４０：ΔΣ変調器
１００：Ｄ／Ａ合成積分器

Claims (13)

1. デジタル値Ｄｉｎを入力として、このデジタル値列（Ｄｉｎ（１），Ｄｉｎ（２），・・・）を時間軸または時系列で積分した値（ΣＤｉｎ）をアナログ値に変換して出力する、デジタル入力／アナログ出力のデジタル／アナログ合成積分器であって、
   前記デジタル入力Ｄｉｎの上位ビット分をＤｉｎＨ、下位ビット分をＤｉｎＬとして（Ｄｉｎ＝ＤｉｎＨ＋ＤｉｎＬ）、前記下位ビット分ＤｉｎＬについて、これをデジタル演算で積分する（ΣＤｉｎＬ）下位ビットデジタル積分器を持つ、
   前記下位ビット分ＤｉｎＬのデジタル積分の結果、オーバーフローが発生する場合は、桁上げ分（Ｃａｒｒｙ）を前記上位ビットＤｉｎＨへ出力してデジタル演算で加算する（ＤｉｎＨ＋Ｃａｒｒｙ）桁上げ処理を行い、それと同時に前記下位ビットデジタル積分器からは同じ桁上げ分を減算する（Σ（ＤｉｎＬ－Ｃａｒｒｙ））、つまり前記下位ビットＤｉｎＬの前記デジタル積分の結果から前記上位ビットへの前記桁上げ処理を行った後、前記下位ビットデジタル積分器は前記桁上げ分を無視したものを自己の出力とする、
   そして前記下位ビットデジタル積分器の前記出力（Σ（ＤｉｎＬ－Ｃａｒｒｙ））をアナログ値に変換する下位ビットＤ／Ａ変換器（ＤＡＣ－Ｌ）を持つ、
   前記上位ビット分ＤｉｎＨについては、前記桁上げ分を加算した上位ビット分デジタル値（ＤｉｎＨ＋Ｃａｒｒｙ）をアナログ値に変換する上位ビットＤ／Ａ変換器（ＤＡＣ－Ｈ）と、前記上位ビットＤ／Ａ変換器による変換後の前記アナログ値をアナログ演算により積分する（Σ（ＤｉｎＨ＋Ｃａｒｒｙ））上位ビットアナログ積分器を持つ、
   そして、前記上位ビットアナログ積分器の出力と前記下位ビットＤ／Ａ変換器（ＤＡＣ－Ｌ）のアナログ出力をアナログ回路で加算演算し、最終積分器出力Ｖｏを得ることを特徴とする、
   デジタル／アナログ合成積分器。
2. 前記上位ビットＤ／Ａ変換器は、前記上位ビット分ＤｉｎＨのビット数に応じた一又は複数の上位キャパシタを備える、請求項１に記載のデジタル／アナログ合成積分器。
3. 前記上位ビットＤ／Ａ変換器は、前記上位ビット分ＤｉｎＨのビット数に応じた複数の上位キャパシタを備え、
   前記複数の上位キャパシタは、互いに等しい容量を有する、請求項１に記載のデジタル／アナログ合成積分器。
4. 前記上位キャパシタのそれぞれは、同一の容量を有する複数のキャパシタが並列に接続されることによって構成される、請求項２又は３に記載のデジタル／アナログ合成積分器。
5. 前記下位ビットＤ／Ａ変換器は、前記下位ビット分ＤｉｎＬのビット数に応じた一又は複数の下位キャパシタを備える、請求項１～４のいずれか一項に記載のデジタル／アナログ合成積分器。
6. 前記下位ビットＤ／Ａ変換器は、前記下位ビット分ＤｉｎＬのビット数に応じた複数の下位キャパシタを備え、
   前記複数の下位キャパシタは、それぞれ対応するビットの位置に応じて互いに異なる容量を有する、請求項１～４のいずれか一項に記載のデジタル／アナログ合成積分器。
7. 前記下位キャパシタのそれぞれは、同一の容量を有する複数のキャパシタが並列に接続されることによって構成される、請求項５又は６に記載のデジタル／アナログ合成積分器。
8. 前記上位ビットＤ／Ａ変換器は、前記上位ビット分ＤｉｎＨのビット数に応じた複数の上位キャパシタを備え、
   前記複数の上位キャパシタは、互いに等しい容量を有し、
   前記下位ビットＤ／Ａ変換器は、前記下位ビット分ＤｉｎＬのビット数に応じた複数の下位キャパシタを備え、
   前記複数の下位キャパシタは、それぞれ対応するビットの位置に応じて互いに異なる容量を有し、
   前記上位キャパシタのそれぞれは、同一の容量を有する複数のキャパシタが並列に接続されることによって構成されるとともに、前記下位キャパシタのそれぞれは、前記同一の容量を有する複数のキャパシタが並列に接続されることによって構成される、請求項１に記載のデジタル／アナログ合成積分器。
9. 前記下位ビット分ＤｉｎＬの前記ビット数は４ビット以下である、請求項８に記載のデジタル／アナログ合成積分器。
10. 前記上位ビット分ＤｉｎＨが２ビット以上である場合に、前記上位ビットＤ／Ａ変換器は、線形性補償アルゴリズムに基づいて制御される、請求項１～９のいずれか一項に記載のデジタル／アナログ合成積分器。
11. 前記線形性補償アルゴリズムは、ダイナミックエレメントマッチング（Dynamic Element Matching：ＤＥＭ）を含む、請求項１０に記載のデジタル／アナログ合成積分器。
12. 前記上位ビット分ＤｉｎＨのビット数は５ビット以下である、請求項１１に記載のデジタル／アナログ合成積分器。
13. 入力されたアナログ値に対してデジタル値を出力するΔΣ変調器であって、
    前記アナログ値と前記デジタル値との差を演算するフィードバック回路を備え、
    前記フィードバック回路は、請求項１～１２のいずれか一項に記載のデジタル／アナログ合成積分器を備える、ΔΣ変調器。

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