JP2005353905A - 半導体装置およびそのレイアウト設計方法 - Google Patents

半導体装置およびそのレイアウト設計方法 Download PDF

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Abstract

【課題】
トランジスタのゲート電極の形状ばらつき改善のため、ダミーゲートを配置する半導体装置のレイアウト設計において、レイアウト面積と設計工数を削減する半導体装置とそのレイアウト設計方法を提供する。
【解決手段】
トランジスタを配置する工程と、トランジスタの活性領域上のゲート長方向の両端に配置されたゲート電極からゲート電極、あるいはゲート電極とその活性領域からの突き出し部分を含めた形状と同一形状であるダミーゲートを平行かつ一定間隔離れた箇所に生成し、トランジスタが複数のゲート幅の異なるゲート電極を持つ場合、必要なだけ活性領域外への突き出し部分を延長するダミーゲート生成工程と、トランジスタのゲート電極へゲートパターンやコンタクト領域を接続する際に、ダミーゲートとの位置関係によって、ゲート電極とダミーゲートを接続するゲート接続工程と、メタル層を配線する配線工程からなり、従来よりも面積的に小さい半導体装置を、より少ない設計工数で設計することが可能となる。
【選択図】 図１

Description

本発明は半導体装置およびそのレイアウト設計方法に係り、特にトランジスタのゲート電極の形状ばらつきを抑制するためにダミーゲートを配置する半導体装置およびそのレイアウト設計方法に関する
トランジスタのゲート電極の形状ばらつきを抑制するため、ゲートパターンが等間隔に並ぶようにトランジスタのゲート電極から一定間隔離れた箇所にダミーゲートを配置するレイアウト設計方法が知られている。ダミーゲートは、隣接するトランジスタのゲート電極と同一プロセスで形成され、同一組成と形状からなり、電位的にフローティングあるいは電源電位に接続、あるいは接地されることが下記特許文献１および２に記載されている。
また下記文献３には最大の長い活性領域を持つゲート電極にあわせて、全てのゲートパターンを形成することが記載されている。
特開２０００−２００８８２号公報（第一図） 特開２０００−２２３６６３号公報（第一図） 特開２００２−２６１２５号公報（第一図）
しかしながら、ゲートパターンが等間隔で並ぶようトランジスタ間にダミーゲートを配置したレイアウト設計を行う場合、ダミーゲートを配置しない場合に比べ、ダミーゲートを配置するための工数や、ダミーゲートの配置により考慮すべきデザインルールが増加するため、レイアウト設計工数や面積増加が考えられる。
例えば、一つのレイアウト設計方法としてあらかじめゲートパターンが等間隔で並ぶようトランジスタとダミーゲートを配置し、その後配線工程を行う設計方法が考えられるが、このようなレイアウト設計を行った場合、特にメモリのように決められたピッチ幅内にレイアウト設計しなければならない半導体装置や、例えばコンタクトの2個配置など歩留まりを考慮したレイアウト設計を行うためには、ゲートパターン間のデザインルールの制約から、所定ピッチ幅に収めるためピッチ幅の垂直方向に面積を増加させたり、最悪の場合、トランジスタ、ダミーゲートを再配置して設計をやり直さざるを得ない場合がある。
具体的に図33に示すラッチ回路のレイアウト設計を例にとり、課題点を説明する。
ここでは課題点を端的に説明するため、点線で囲まれた範囲33(A)に限ってレイアウト構成を示し、説明を行う。
図34は図33中の33(A)で囲まれた範囲内のトランジスタがソース・ドレイン領域をできるだけ共有させた状態で配置し、さらにトランジスタが持つゲート電極のうち最も大きなゲート幅に合わせて、ダミーゲートを配置したレイアウトである。
ここでpt1は設計制約上あらかじめ決められた図面x方向のピッチ幅であるとする。
NWはN-WELL領域を示し、その他はP-WELL領域であるとする。D−NW,D−PWはN-WELL,P-WELL上に配置され、基板内の各領域を電源電位あるいは接地電位に固定するための活性領域であり、DCはコンタクトである。
TR1〜4はトランジスタであり、GA1−1〜GA1−4,GA2−1〜GA2−2, GA3−1〜GA3−4,GA4−1〜GA4−2はトランジスタTR1-4上のゲート電極である。EXT−GDはゲート電極の活性領域外への突き出し部分の長さである。
ダミーゲートDG30,31は、TR1〜4上のゲート電極と平行（図面y方向）に、全てのゲート電極のゲート幅方向（図面y方向）の突き出し部分を含めた領域にわたって配置されるように形成されたゲートパターンを接続し、共通化している。ここでダミーゲートのゲートパターン間、及びゲート電極・ダミーゲート間のゲート長方向（図面x方向）の間隔は固定スペースSP−GA−Lであり、ゲートパターンの形状ばらつきが発生しないような所定の長さに設定されている。またダミーゲートの各ゲートパターンのゲート長方向（図面x方向）の幅はゲート電極の最小ゲート長LG−minである。
図34のように、トランジスタが異なるゲート幅からなる複数のゲート電極を有する場合は、ゲート電極のゲート幅方向の延長線上にダミーゲートが形成される。例えばゲート電極GA1−2はゲート電極GA1−1に比べゲート幅が小さく、ゲート電極GA1−1のゲート幅方向の両端にわたってゲートパターンを配置する必要があるため、(A1)で囲まれるようにゲート電極GA1−2からゲート幅方向（図面y方向）にゲートパターン間の最小スペーシングSP−GA−min離した箇所にダミーゲートを形成している。
図35は図34に対し、ゲート電極に接続するためのコンタクト領域を発生し、さらに1層メタルM1を使って配線した図である。CGMA20-28はゲート層とメタル層を接続するコンタクトを配置した領域で、以下ゲートコンタクト領域と呼ぶものとする。SP−M1−minは1層メタルの最小スペーシングルールである。
通常のレイアウト設計、特にメモリのレイアウト設計では、できるだけ1層メタルにより配線を行い、2層目より上層のメタル配線層は、電源配線やクロックなど長距離を伝播するグローバル配線に用いることが多い。本例ではできる限り1層メタルでの配線を行ったが、CGMA20,21間及びCGMA24,25間は1層メタルの配線制約上から2層メタルを使用しなければ接続させることができない。
また一点鎖線で囲まれた(A2)〜(A6)はゲートコンタクト領域CGMA20,23,24,26,28とダミーゲートDG30,31間、(A7)、(A8)ではゲートコンタクト領域CGMA22,23間、CGMA27と、CGMA28と接続するゲートパターン間が、ゲートパターン間のスペーシングルールSP−GA−minを、また(A9)、(A10)ではゲートコンタクト領域CGMA22とD−PW間、CGMA27とD−NW間がゲートパターンと活性領域間のスペーシングルールを守った配置が必要となるため、結果として図面ｙ方向にレイアウト面積が増加する。また歩留まり確保のため、メタル・ゲート間のコンタクトはできる限り２つ以上配置したいが、CGMA20,21,23以外のゲートコンタクト領域は全て周辺のメタル間、ゲートパターン間等のデザインルールや面積的な制約によりコンタクトを2つ配置することができない。
図36は図35に対し、CGMA20,21,24,25上に1層メタル、2層メタル間のコンタクトCMを配置し、2層メタルM2によりCGMA20,21間及びCGMA24,25間を接続したものである。このためこのようなレイアウト上にメタル2層によりグローバル配線を行う場合は、これらの配線により面積的に増加する可能性がある。
このように従来のレイアウト設計方法では、あらかじめ最もゲート幅の大きなゲート電極にあわせた長さを持つダミーゲートが、全てのトランジスタのゲート電極のゲート幅方向の両端にわたって配置されるように形成されるため、ゲート電極と接続するゲートパターンやゲートコンタクト領域の配置できる箇所が、ダミーゲートとの最小スペーシングルールにより制限され、コンタクト数の削減をせざるを得なかったりあるいは、レイアウト面積が増加したりすることになる。
またゲートコンタクト領域の配置は、ゲートコンタクト領域とダミーゲートとのデザインルールと、ゲートコンタクト領域と接続するメタル配線の考慮が必要なため、ダミーゲートのない従来の半導体装置と比べレイアウト設計が複雑化し設計工数が増大する。また多くの信号配線は、面積や信号間の影響を考慮する必要があり、これによる配線修正が発生した場合、本来のレイアウト設計に対しダミーゲートに対するデザインルールを考慮する必要があるため設計が複雑化し、さらに設計工数は増大する。
また所定のピッチ内でレイアウトを収めるために、初期段階でトランジスタやダミーゲートをピッチ内に収まるように配置し、それにあわせてコンタクト領域やメタル配線を行ってしまうと、一度デザインルールを満たせなくなった場合、最悪ほとんど全てのトランジスタ、ダミーゲート、コンタクト、配線を移動、修正しなければならないケースもあり、そのような場合は設計の後戻り工数が大きく発生する。このようなケースの回避策としては、配置するコンタクトを2個から1個に変更することも考えられるが、歩留まり向上の観点からはこのような回避方法はできるだけ取りたくない。
このように従来の半導体装置のレイアウト設計方法は、ダミーゲートを配置するにあたり、面積や設計工数の増大、あるいは歩留まり低下する要因を多く含んでいる。

本発明は前記実情に鑑みてなされたもので、チップ面積の増大や設計工数の増大を回避し、効率よく小型で信頼性の高い半導体装置を提供することを目的とする。
また本発明のレイアウト設計方法は、トランジスタのゲート電極の形状ばらつきを抑制するための付加ゲートパターンを配置する半導体装置において、レイアウト面積と設計工数を削減する半導体装置及びレイアウト設計方法を提供することを目的とする。
上記課題を解決するために、トランジスタ、トランジスタのゲート電極、トランジスタのゲート電極に接続するゲートパターンやゲートコンタクト領域、及びダミーゲート間の形状や位置関係から、自動的にダミーゲートの生成、ダミーゲートとゲート電極の接続、あるいはダミーゲートの形状変更を行うことで、ダミーゲートとゲートパターン間のデザインルールによる面積や設計工数の増大を回避できることを見出した。特にロジック系回路では、ゲート電極と同程度の面積を持つダミーゲートを接続しても回路特性上問題がなく、またゲート電極の形成にも問題ないことを確認し、この知見に基づいてなされたものである。なおここで本来パターン精度を向上するために設けられていたダミーゲートは、ゲート電極との電気的接続により、コンタクト領域として機能するなど本来のダミーゲートの役割を越えるものとなる。このため以下第1乃至第５の付加ゲートパターンとする。
本発明の半導体装置は、第１のトランジスタのゲート電極と平行かつ一定距離に、前記ゲート電極と同一プロセスで形成され、同一組成を持つ第１、第２の付加ゲートパターンを具備し、前記第１の付加ゲートパターンと第２の付加ゲートパターンは、前記ゲート電極に対して非対称となるように配置されることを特徴とする。
この構成により、第１および第２の付加ゲートパターンは必ずしもゲート電極と一定距離を隔ててかつ同じ長さでなく、形状変更を行なうことができるため、設計の自由度が増大し、設計工数の増大を防止することができる。
また、本発明の半導体装置は、前記第１の付加ゲートパターンが、前記ゲート電極と、第３の付加ゲートパターンにより電気的に接続されているものを含む。
この構成により、ゲート電極と第１の付加ゲートパターンとを第３の付加ゲートパターンによって接続することにより、第１の付加ゲートパターンとゲート電極及び第３の付加ゲートパターン間はゲートパターン間のデザインルールの制約を受けないため、マージンが不要となり面積を削減することができ、かつゲート電極の形状ばらつきを考慮したレイアウト設計が可能となる。
また、本発明の半導体装置は、前記第１の付加ゲートパターンが、前記ゲート電極と異なる位置ベクトル成分を含むことを特徴とする。
この構成により、第１の付加ゲートパターンは必ずしもゲート電極と一定距離を隔ててかつ同じ長さや幅でなく、形状変更を行なうことができるため、設計の自由度が増大する。
また、本発明の半導体装置は、前記第１の付加ゲートパターンが、前記ゲート電極のゲート長方向で幅が変化するように配置される。
この構成により、ダミーゲートである第１の付加ゲートパターンをゲートパターンに大きく影響を与える長さではなく、幅を制御することにより、ゲート電極のパターン精度を低下することなく比較的自由に設計変更を行なうことが可能となる。
また、本発明の半導体装置は、前記第１の付加ゲートパターンが、前記ゲート電極のゲート長方向で幅が段階的に変化するように配置される。
この構成により、幅が段階的に変化しているため、第1の付加ゲートパターンの面積を必要最小限に抑え、他のゲートパターンの配置可能領域を確保することで全体の面積を削減することができる。このようにしてゲート電極やゲート電極と接続する付加ゲートパターンに与える影響を最小限に抑えつつ、ゲート電極のパターン精度を低下することなく比較的自由に設計変更を行なうことが可能となる。
また、本発明の半導体装置は、前記第１の付加ゲートパターンが、電源電位および接地電位と異なる電位に接続されている。
すなわち設計トランジスタのゲート電極と、ゲート電極と平行かつ一定距離に配置されゲート電極と同一プロセスで形成され、同一組成である第１および第２の付加ゲートパターンを具備し、前記第１の付加ゲートパターンは、第３の付加ゲートパターンによりゲート電極と電気的に接続され、電位的にフローティングでなく、電源電位あるいは接地電位にも接続されないとしたものである。
この構成によると、ゲート電極へ接続するためのゲート電極のパターンの作成において、ゲート電極のパターンと第１の付加ゲートパターンとを接続することにより、付加ゲートパターン・ゲートパターン間のデザインルールの制約を受けないため、面積を削減することができ、かつゲート電極の形状ばらつきを考慮したレイアウト設計が可能となる。
また、本発明の半導体装置は、前記第２の付加ゲートパターンが、電気的に常にフローティングであるものを含む。
これにより、配線やコンタクト領域など電気的接続のための面積増加を抑えることで、レイアウト設計の自由度が増大するという効果を奏効する。
また、本発明の半導体装置は、前記第２の付加ゲートパターンが、電源電位または接地電位に接続されるものを含む。
これにより、付加ゲートパターンを単にゲート電極のばらつき抑制だけでなく、電源電位あるいは接地電位を固定するための容量デバイスとして用いることも可能である。
また、本発明の半導体装置は、前記第１の付加ゲートパターンは、前記第２の付加ゲートパターンと比較し、面積が小さいものを含む。
この構成により、面積的な制約によりゲート電極と付加ゲートパターンを接続する必要がある場合でも、より面積の小さい付加ゲートパターンと接続することで、ゲート電極の負荷を軽減することが可能となる。
また、本発明の半導体装置は、前記第１の付加ゲートパターンが、活性領域上に形成されたものを含む。
また、本発明の半導体装置は、前記第１の付加ゲートパターンは、活性領域上から非活性領域上にわたって形成されたものを含む。
また、本発明の半導体装置は、前記第１の付加ゲートパターンは、非活性領域上に形成されたものを含む。
また、本発明の半導体装置は、前記第１の付加ゲートパターン上に、メタル配線層と接続するためのコンタクトが配置されたものを含む。
この構成により、メタル配線の配線制約から、ゲート電極の突き出し部分にゲート・メタル層間を接続するコンタクト領域を配置できず、第１の付加ゲートパターン周辺に配置する必要がある場合でも、第１の付加ゲートパターン上にコンタクト領域を配置し、ゲート電極と接続することで、面積の増大を抑制することができる。
また、本発明の半導体装置は、前記コンタクトは前記第１のトランジスタのゲート電極と平行に一定間隔で少なくとも２つ以上配置されるものを含む。
この構成により、第１の付加ゲートパターン上にコンタクトを2つ以上配置するので、歩留まり低下を抑制することができる。またコンタクトをゲート電極と平行に配置し、トランジスタのソース・ドレイン領域と接続するメタル配線と配線ピッチを守ったレイアウト設計を行うことで、コンタクトを2つ配置することでのメタル層の面積増加によるレイアウト全体の面積増大を抑制することができる。
また、本発明の半導体装置は、前記第１の付加ゲートパターンは、前記第１のトランジスタのゲート電極、または前記ゲート電極とその活性領域外への突き出し部分を含めた形状と同一形状であるものを含む。
この構成により、第１の付加ゲートパターンは面積的な制約に応じ、トランジスタのゲート電極と突き出し部分の領域を包含することで、ゲート電極の形状ばらつきをより少なくすることができる。
本発明の半導体装置は、前記第１の付加ゲートパターンと、前記第１の付加ゲートパターンから前記第１のトランジスタのゲート幅方向に一定距離離間して配置された第４の付加ゲートパターンが、少なくとも前記第１のトランジスタのゲート電極の活性領域上のゲート幅方向の両端にわたって配置されるものを含む。
この構成により、トランジスタのゲート電極と接続する付加ゲートパターンのゲート幅方向の長さを短くすることで負荷を軽減し、また延長線上に別の付加ゲートパターンを配置することで、トランジスタのゲート電極の形状ばらつきを抑制することが可能である。
本発明の半導体装置は、前記第１の付加ゲートパターンと、前記第４の付加ゲートパターンとが、前記第１のトランジスタのゲート電極の活性領域上のゲート幅方向の両端と、前記第４の付加ゲートパターンからゲート電極が一定間隔で配置されている第２のトランジスタのゲート電極の活性領域上のゲート幅方向の両端にわたって配置されるものを含む
この構成により、2つの離れたトランジスタのゲート電極を2つの付加ゲートパターンにより構成することで、トランジスタのゲート電極の形状ばらつきを抑制し、一方の付加ゲートパターンの長さを短くすることで、負荷を削減することも可能となる。
本発明の半導体装置は、前記第１のトランジスタが複数のゲート電極を有し、前記第１の付加ゲートパターンと、前記第２の付加ゲートパターンは、それぞれ第１のトランジスタの活性領域内でゲート長方向の両端に配置され、前記第１の付加ゲートパターン、及び前記第２の付加ゲートパターンと一定距離に配置された第１のゲート電極のゲート幅方向の両端、及び第２のゲート電極のゲート幅方向の両端にわたって配置されるものを含む。
この構成により、第１、第２の付加ゲートパターンが、トランジスタの第１、第２のゲート電極の形状ばらつきを抑えるために最小限必要なゲート幅方向の長さとすることで、ゲート電極の形状ばらつきを抑え、より面積制約が少ない設計を行うことができる。
本発明の半導体装置は、前記第１の付加ゲートパターンが、前記第１のトランジスタのゲート電極のゲート幅方向の両端と、前記第１の付加ゲートパターンからゲート電極が一定間隔で配置され、前記第１のトランジスタと平行に配置されている第２のトランジスタのゲート電極の活性領域上のゲート幅方向の両端にわたる領域に配置されているものを含む。
この構成により2つの第1の付加ゲートパターンで隣接する２つ以上のトランジスタのゲート電極と対向するようにしているため、第1のトランジスタと第2のトランジスタとで第1の負荷ゲートパターンを共用することにより、付加ゲートパターンの発生工数を低減することができる。
本発明の半導体装置は、前記第１の付加ゲートパターンと前記第２の付加ゲートパターンは一定距離離れた前記第１のトランジスタの活性領域のゲート幅方向の両端からの突き出し分の長さが異なる。
この構成により、トランジスタの形状や配置状況に応じて、必要な長さだけの付加ゲートパターンを配置することで、付加ゲートパターンを含めてゲートパターン間のルールが面積的に律速する領域に対して選択的に突き出し部分を削除することで、面積の増大を避けつつダミーゲートの効果を発揮させることができ、他のゲートパターンへの影響の少ない、レイアウト面積を削減したレイアウト設計を行うことが可能である。
本発明の半導体装置は、第１のトランジスタは複数のゲート電極を有し、前記第１のトランジスタのゲート長方向の両端に配置されたゲート電極から一定距離に同一プロセスで形成され、同一組成である前記第１、第２の付加ゲートパターンが前記ゲート電極と同一形状で配置され、かつ第１のトランジスタの活性領域上に配置された第１のゲート電極は、一定距離はなれて配置された第２のゲート電極の少なくとも活性領域上のゲート幅方向の両端にわたる領域まで、前記第１のゲート電極のゲート幅方向に前記第１のトランジスタの活性領域外に到達するように延長されているものを含む。
この構成により、トランジスタ上のゲート電極の配置位置に応じて、必要な領域だけの付加ゲートパターンを配置することで、均一にある長さの付加ゲートパターンを一律に配置するより、他のゲートパターンへの影響が少ないため、面積を削減したレイアウト設計を行うことが可能である。また、付加ゲートパターンを発生する工数をかけることなく、第１のゲート電極を延長することで、第２のゲート電極に対する付加ゲートパターンの役割を果たすことができる。
本発明の半導体装置は、前記第１のゲート電極の活性領域外に延長された箇所に、メタル配線層と接続するためのコンタクトが配置されたものを含む。
この構成によれば、余分な付加ゲートパターンを発生せずゲート電極を延長することで、メタル層の配線やゲートパターンの位置関係に応じて、どちらのゲート電極の突き出し部分にもコンタクト領域を接続することができるため、レイアウト制約に応じたレイアウト設計が可能となるため、結果としてレイアウト面積を削減することできる。
本発明の半導体装置は、前記第1のトランジスタに加えてさらに第２のトランジスタを備え、第１のトランジスタの活性領域上のゲート電極と第２のトランジスタの活性領域上のゲート電極に平行かつ一定距離に配置され、前記第１、第２のトランジスタのゲート電極と同一プロセスで形成され、同一組成である付加ゲートパターンは、前記第１のトランジスタのゲート電極の活性領域上のゲート幅方向の両端と前記第２のトランジスタのゲート電極の活性領域上のゲート幅方向の両端にわたる領域において、前記第１のゲート電極のゲート長方向の長さが段階的に異なるものを含む。
この構成により、第1の付加ゲートパターンの占有面積を必要最小限に抑え、他のゲートパターンが配置できる領域を確保することで、全体の面積の削減をはかることができる。
また２つの付加ゲートパターンがデザインルールを満たしていない場合、２つの付加ゲートパターンの形状を残しつつ接続を行うことで、付加ゲートパターンとしての効果と、単に長方形とするのに比べ、他のゲートパターンの配置領域を確保することができるため、レイアウト面積を削減することが可能である。
本発明の半導体装置では、第１および第２のトランジスタのゲート電極に対向する付加ゲートパターンを配置することで、付加ゲートパターン間のデザインルールを守るための工数や、それぞれのトランジスタのゲート電極に対応した形状を持つ付加ゲートパターンを発生する必要がないため、少ない設計工数でレイアウト設計を行うことが可能となる。
またこの構成によれば、必要に応じ付加ゲートパターンの突き出し部分の長さを変更するだけで、付加ゲートパターンとゲートパターン間のデザインルールの制約を回避することで、工数の低減をはかるとともに占有面積を削減し、レイアウト設計が可能である。またゲート電極部分の領域に付加ゲートパターンが形成されているため、形状ばらつきを抑制する効果があることはいうまでもない。
さらに本発明の半導体装置のレイアウト設計方法は、一つあるいは複数のゲート電極を持つトランジスタを配置するトランジスタ生成工程と、前記トランジスタの活性領域のゲート長方向の両端に配置されたゲート電極から平行かつ一定距離に、少なくともゲート電極のゲート幅方向にわたる長さで、付加ゲートパターンを発生する付加ゲートパターン発生工程からなるものとする。
このレイアウト設計方法によれば、配置したトランジスタに見合う付加ゲートパターンを自動的、かつ必要なだけ配置することができるので、設計効率のよく、面積が削減されたレイアウト設計が可能となる。
また本発明の半導体装置のレイアウト方法は、一つあるいは、複数のゲート電極を持つトランジスタを配置するトランジスタ生成工程と、前記トランジスタのゲート電極と平行かつ一定距離に、前記ゲート電極と同一プロセスで形成され、同一組成である第１、第２の付加ゲートパターンを生成する付加ゲート生成工程とを含み、前記第１および第２の付加ゲートパターンは、前記ゲート電極に対して非対称となるのを許容するように生成されることを特徴とする。
さらに前記第１、第２の付加ゲートパターンは前記トランジスタのゲート幅方向において、異なる領域にわたり生成され得るものとする。
このレイアウト設計方法によれば、トランジスタのゲート電極の配置状況に応じて、必要な領域に対して付加ゲートパターンを発生するので、トランジスタの両端に同一形状、同一領域に付加ゲートパターンを配置するレイアウト設計方法に対して、面積の削減に効果がある。
さらに前記レイアウト設計方法は前記トランジスタ生成工程、あるいは付加ゲートパターン生成工程は、前記トランジスタが持つ第１のゲート電極を活性領域外に、少なくとも前記トランジスタの同一活性領域上に配置された隣接する第２のゲート電極の活性領域上のゲート幅方向の両端にわたる領域まで、延長する工程を含むものとする。
このレイアウト設計方法によれば、ゲート電極が隣接するゲート電極のゲート幅部分を包含していない場合、付加ゲートパターンを配置する必要があるが、自動的にゲート電極を延長することで対応するため、レイアウト設計工数の短縮につながる。
さらに本発明のレイアウト設計方法の付加ゲートパターン生成工程は、前記トランジスタが第１のゲート電極と、第１のゲート電極から一定距離に配置された第２、第３のゲート電極を有し、前記第２のゲート電極と第３のゲート電極がゲート幅方向に、一定距離以上の間隔を置いて一直線上に並んで配置されている場合、前記第２のゲート電極と前記第３のゲート電極の活性領域外への突き出し部分を延長、あるいは前記第２のゲート電極と前記第３のゲート電極の間に付加ゲートパターンを生成する工程を含むものとする。
このレイアウト設計方法によれば、トランジスタ上のゲート電極のゲート長方向に対向するゲートパターンが同一トランジスタ上の複数のゲート電極では不足している場合でも、ゲート電極間の間隔により、自動的に付加ゲートパターンを生成するか、ゲート電極の突き出し部分を活性領域外に延長するかを判断し、付加ゲートパターンと等しい効果を出すことができるので、レイアウト設計工数を削減することが可能となる。
さらに本発明のレイアウト設計方法は、一つあるいは、複数のゲート電極を持つトランジスタを配置するトランジスタ生成工程と、前記トランジスタの活性領域のゲート長方向の両端に配置されたゲート電極から平行かつ一定距離に、付加ゲートパターンを配置する付加ゲートパターン生成工程と、前記トランジスタのゲート電極にゲートパターンを接続あるいはコンタクト領域を配置する接続工程からなり、前記接続工程はゲート電極に接続する前記ゲートパターンと前記コンタクト領域が前記第一の付加ゲートパターンから一定距離以内に配置された場合、前記第１の付加ゲートパターンと前記ゲート電極を接続するか、あるいは前記第１の付加ゲートパターンを、前記トランジスタのゲート電極の両端まで、ゲート幅方向に長さを変更する工程を包含することとする。
このレイアウト設計方法によれば、ゲート電極と接続するゲートパターンあるいはコンタクト領域が、付加ゲートパターンとデザインルールを満たさない場合、ゲートパターンやコンタクトの配置条件によって自動的に接続、あるいは突き出し部分を削除することにより、付加ゲートパターンとのデザインルールを考慮する必要がなくなるため、面積を削減したレイアウト設計を設計効率が良く行うことが可能となる。
また本発明のレイアウト設計方法は、前記接続工程が、前記トランジスタのゲート電極と接続した前記第１の付加ゲートパターンのゲート電極のゲート幅方向の長さが、一定の長さ以上であれば、第一の付加ゲートパターンを分割し、さらに第４の付加ゲートパターンを前記第一の付加ゲートパターンから一定距離に配置する工程を包含するものとする。
このレイアウト設計方法によれば、ゲート電極と接続する付加ゲートパターンがある長さ以上の場合自動的に分割され、それを補う付加ゲートパターンが配置されるので、ゲート電極のばらつきを抑えるとともに、付加ゲートパターンと接続した場合のゲート電極の負荷を抑えたレイアウト設計を自動で行うことが可能となる。
さらに本発明のレイアウト設計方法は、前記トランジスタ生成工程と、前記付加ゲートパターン生成工程で発生した前記トランジスタと前記付加ゲートパターンは両者の配置関係を保ったまま移動する移動工程を包含するものとする。
このレイアウト設計方法によれば、メタル層や周囲のゲートパターンの配置状況からトランジスタを移動させなればならない場合でも、付加ゲートパターンとトランジスタの位置関係を保ったまま移動することで、トランジスタの移動によるレイアウト変更工数を削減することができる。
さらに、本発明のレイアウト設計方法は前記付加ゲートパターン生成工程で発生した第１、第２の付加ゲートパターンが一定距離以内に配置された場合、前記第１、第２の付加ゲートパターンを接続する付加ゲートパターン修正工程を包含するものとする。
このレイアウト設計方法によれば、付加ゲートパターン同士がデザインルールを満たさない場合、周辺のトランジスタやゲートパターンを修正することなく、付加ゲートパターン間を接続することにより、他のデータパターンの移動などの設計工数をかけずに、付加ゲートパターン間のデザインルールを満たしたレイアウト設計を行うことができる。
さらに、本発明のレイアウト設計方法の前記付加ゲートパターン修正工程は、第１の付加ゲートパターンあるいは第２の付加ゲートパターンの形状を変更するか、第１、第２の付加ゲートパターン間に第５の付加ゲートパターンを発生するものとする。
このレイアウト設計方法によれば、付加ゲートパターン同士がデザインルールを満たさない場合、一部の付加ゲートパターンを修正や、設計データの階層構造上付加ゲートパターンの形状を修正できない場合は、新規に付加ゲートパターンを発生することで、設計データの変更を最小限に留めた付加ゲートパターンの修正を行うことが可能である。
さらに、本発明のレイアウト設計方法の前記付加ゲートパターン修正工程は、第１の付加ゲートパターンと第２の付加ゲートパターン間の一定距離内に配置された箇所のみ付加ゲートパターンで埋まるように形状を変更あるいは、付加ゲートパターンを発生するものとする。
このレイアウト設計によれば、付加ゲートパターン間のデザインルールを満たすために、面積的に最小となるような修正を行うことで、付加ゲートパターン修正工程が他のゲートパターンに影響を与えることなく、付加ゲートパターン間のデザインルールを修正することが可能となる。
以下、本発明の実施形態に係る半導体装置及びレイアウト設計方法について図面を参照しつつ詳細に説明する。
（第１の実施形態）
図1は本発明のレイアウト設計方法のフローを示したものであり、トランジスタ生成工程S100の後、ダミーゲートである付加ゲートパターンをトランジスタのゲート電極と平行、一定距離に生成する付加ゲートパターン生成工程S200を行い、さらに発生したトランジスタのゲート電極にゲートパターンやゲートコンタクト領域の接続、配置を行うゲートパターン接続工程S300と、メタル層を配線する配線工程S400を実行する。以下各工程を図33に示すラッチ回路の33(A)で囲まれた領域のレイアウト設計を例に説明する。
図2はトランジスタ生成工程S100によって、トランジスタTR1〜TR4を生成したレイアウト図である。トランジスタTR1及びTR3は異なる長さからなるゲート電極GA1−1〜GA1−4、及びGA3−1〜GA3−4を有し、トランジスタTR2,TR4は同じゲート幅をからなるゲート電極GA2−1,GA2−2及びGA4−1,GA4−2を有する。
図３は付加ゲートパターン生成工程S200により、第1および第2の付加ゲートパターンDG1〜6を生成したレイアウト図である。第1の付加ゲートパターンDG1、3及びDG4、6はトランジスタTR1,TR2及びTR3,TR4のゲート長方向すなわちｘ方向の両端のゲート電極GA1−1,GA1−4,GA2−1,GA2−2及びGA3−1,GA3−4,GA4−1,GA4−2から一定距離SP−GA−Lだけゲート長方向に離れた箇所に配置され、活性領域からの突き出し分の長さも含め、一点鎖線で示すように同じゲート幅方向の領域（図面ｙ方向）を占めるように発生される。なお、本例では、ゲート電極GA1−4に対向して発生された第1の付加ゲートパターンが、GA2−1に対向して発生した第1の付加ゲートパターンを包含しており、DG2として表示されている。DG5についても同様にGA3−4に対向する付加ゲートパターンが、GA4−1に対向して発生した付加ゲートパターンを包含している。図34との違いはゲート電極GA1−2,GA1−3及びGA3−2,GA3−3はゲート幅方向の延長線上にダミーゲートパターンが生成されない代わりに、ゲート電極GA1−2,GA1−3及びGA3−2,GA3−3がゲート幅方向（図面では-y方向）に延長され、隣接するゲート電極GA1−1,GA1−4及びGA3−1,GA3−4とその活性領域外への突き出し部分を包含するようにゲート幅方向にサイズを変更していることである。
図４は、ゲートパターン接続工程S300により図３におけるゲート電極GA1−１〜,GA1−４、GA２−１〜,GA２−２、GA３−１〜,GA３−４、GA４−１〜,GA４−２と、第1の付加ゲートパターンあるいはゲートコンタクト領域とを接続した図である。ゲートコンタクト領域CGMA1〜4,6は、それぞれ付加ゲートパターンDG1〜4,6と接続されている。これにより、付加ゲートパターンとゲート電極と接続するゲートパターンあるいはゲートコンタクト領域間のデザインルールによる制約がなくなったため、図35に比べ、ゲートパターン間のデザインルールによるレイアウトの面積的制約が軽減されている。またコンタクトCGMA2は、ゲート電極GA1−2,GA1−3の活性領域外に延長された箇所で接続している。
図6はゲートパターン接続工程S300の処理過程を示したものである。接続工程S300は、トランジスタのゲート電極にゲートパターンあるいは、ゲートコンタクト領域を配置・接続するゲート電極へ接続工程S301と、配置したゲートパターンやゲートコンタクト領域と付加ゲートパターン間の間隔LGDを認識し、実行処理の条件分岐を行う認識工程S302と、間隔LGDがある一定距離SP−GA−minよりも短い場合に付加ゲートパターンとゲート電極とを接続する付加ゲートパターン・ゲートパターン接続工程S303から構成される。
図7乃至１１でゲートパターン接続工程S300の処理過程を説明する。図７は図３からトランジスタTR2の箇所のみ抜粋したものである。
まずゲート電極GA2−2に接続するようにゲートコンタクト領域CGMA3を配置する(図8)。本例の場合、ゲート電極GA2−1と接続するゲートパターンGAP−21から一定距離(SP−GA−min)以上開けることと、かつ面積を増加させないために、ゲートコンタクト領域CGMA3を付加ゲートパターンDG3近辺に配置する。この瞬間、認識工程S302はゲートコンタクト領域CGMA3と付加ゲートパターンDG3間の間隔LDG3から、LDG3<SP−GA−minであると認識し、S302の認識工程での条件分岐からゲート電極GA2−2とゲートコンタクト領域CGMA3と付加ゲートパターンDG3とを接続する工程S303が実行される（図９）。
続いてゲートコンタクトCGMA2を付加ゲートパターンDG2から十分遠い箇所で、ゲートパターンGAP2−1を介してゲート電極GA2−1と接続させる(図１０)。この時点では、コンタクトCGMA2、ゲートパターンGAP2−1はそれぞれ付加ゲートパターンからSP−GA−min以上間隔が開いているので両者は接続されない。ここで面積削減のため、コンタクトCGMA2を図面y軸の＋方向に移動し、付加ゲートパターンDG2に近づける。付加ゲートパターンDG2とコンタクトCGMA2間の距離LDG2が、LDG2<SP−GA−minとなるような箇所に移動したとき、認識工程S302により処理が行われて、付加ゲートパターンとゲートパターンGAP−21とコンタクトCGMA2が接続される(図11)。このようにゲートパターン接続工程S300は、ゲート電極にゲートパターンやコンタクト領域を接続、あるいはゲート電極に接続するゲートパターンやコンタクト領域を移動させた際に、付加ゲートパターンとの距離が一定距離SP−GA−min以内に近づいた場合、付加ゲートパターンとの接続処理を自動的に実行するので、設計者は付加ゲートパターンとのデザインルールを意識することなく、レイアウト設計することが可能となる。さらに付加ゲートパターンとゲート電極を接続する付加ゲートパターン・ゲート電極接続工程S303には、マスク処理等の理由から、通常レイアウトデータとしてゲート電極と異なる定義がなされているダミーゲートとして配置された付加ゲートパターンを、一度ゲート電極と同一の定義に変換する工程を含んでおり、設計者は変換に要する工数をかけずに付加ゲートパターンとゲート電極を接続させることが可能となる。
図５は図４に対し、配線工程S400によりメタル一層で配線を行った図である。なお、電源間の配線は図示しないメタル2層で行うものとする。
ここでCGMA3が図９と配置位置が異なるのは、付加ゲートパターン上にコンタクトがゲート電極のゲート幅方向、この場合図面y方向にコンタクトが並ぶように配置したほうが、１層メタルのスペーシングルール等から、より小さい面積となるためである。
図５と図36を比較すると、付加ゲートパターン上にゲートコンタクト領域に配置したこと、付加ゲートパターンとゲート電極とスペーシングルールの制約がなくなったことにより、図面x及びy方向の長さが削減されていることがわかる。また、図36ではデザインルールの制約上からゲートコンタクト領域CGMA22,24〜28において、コンタクトが一つしか配置できなかったのに対して、図５ではゲート電極を活性領域外に延長したゲートパターンと、ゲートコンタクト領域CGMA2とを接続することや、ゲート電極と付加ゲートパターンとを接続することにより、図36に対して、面積を増加させることなくコンタクトの2個配置を行うことが可能となった。またメタル1層により信号線を接続することができるため、２層メタルでの信号配線に影響を与えないため、2層メタルでの配線制約による面積増加を避けることが可能となった。
このように本発明の第一の実施形態のレイアウト設計方法によると、トランジスタを配置し、トランジスタのゲート長方向の両端に配置されたゲート電極と同形状の付加ゲートパターンを自動的に生成、あるいは隣接するゲート電極をゲート幅方向に包含する形でゲート電極を活性領域外に自動的に延長し、さらに、ゲート電極と接続するゲートパターンやゲートコンタクト領域と付加ゲートパターン間配置位置に応じて、両者の接続を自動的に行うことで、付加ゲートパターンを配置した半導体装置のレイアウト設計工数を削減することが可能となる。さらに、ゲート電極と付加ゲートパターンを接続することで、面積を削減したレイアウト設計が可能となる。
本発明で示した付加ゲートパターン生成工程やゲートパターン接続工程は、論理演算を使ってトランジスタのゲート電極や、ゲート電極と接続するコンタクト領域やゲート電極のパターンと付加ゲートパターンの配置情報から条件分岐を行う機能や、あるいは生成したトランジスタの形状の一部として、付加ゲートパターンやゲートコンタクト領域を保持させ、その形状間の位置関係から接続の有無を条件分岐させる機能をプログラム開発することにより、実装可能である。
なお、本実施形態で付加ゲートパターン生成工程S200は同一トランジスタ上の隣接するゲート電極のゲート幅が異なる場合、ゲート電極の活性領域上の領域を包含するように隣接するゲート電極の突き出し部分を活性領域外に延長するとしたが、同じゲート幅であっても隣接するゲート電極の活性領域のゲート幅方向の両端が異なる場合も、同様の処理が実行されることは言うまでもない。
また本実施形態では付加ゲートパターン生成工程S200では同一トランジスタ上の隣接するゲート電極のゲート幅が異なる場合、ゲート電極の活性領域上の領域を包含するように隣接するゲート電極の突き出し部分を活性領域外に延長するとしたが、隣接するゲート電極の活性領域上の領域を包含するように新規に付加ゲートパターンを発生してもよい。この場合、レイアウト設計の自由度が損なわれるがゲート電極を延長しないため負荷を低減する効果がある。
（第２の実施形態）
図１２は本発明の第２の実施形態のレイアウト設計方法のフローを示したものであり，第１の実施形態で示したレイアウト設計方法に対し、付加ゲートパターン生成工程S200の後、トランジスタを移動するトランジスタ移動工程S250と、配線工程S400の後、ダミーゲートとして配置された付加ゲートパターンがデザインルールを満たすように形状の修正あるいは付加ゲートパターンの新規追加を行う付加ゲートパターン修正工程S500が追加されたことと、ゲートパターン接続工程S300´が第１の実施形態でのゲートパターン接続工程S300から一部修正されていることが異なる。以下第１の実施形態から変更した工程を中心に本実施形態のレイアウト設計方法について、図１３で示すデコーダ回路の13(A)で囲まれたバッファ部分のレイアウト設計を例に説明する。
図14はトランジスタ生成工程S100によって、トランジスタTR5-TR7を発生し、つづいて付加ゲートパターン生成工程S200により、ダミーゲートとしての付加ゲートパターンDG11〜16を生成したレイアウト図である。付加ゲートパターンDG11〜16は一点鎖線で示すようにトランジスタTR5〜7のゲート長方向の両端のゲート電極の活性領域上の領域と突き出し分の長さも含めた大きさで発生している。P−N1、P−N2は入力ピンである。
入力ピンの配置位置やメタルのスペーシングルールから、TR5,TR6を図面に示した方向に移動することが望ましいと考えられる。
図15はトランジスタ移動工程S250により、トランジスタTR5,TR6を移動した図である。トランジスタ移動工程S250は、トランジスタとトランジスタのゲート電極の一定距離に配置された付加ゲートパターンが位置関係を維持しつつ移動する工程であり、トランジスタTR5、TR6をそれぞれ図面-x,+x方向に移動しても、付加ゲートパターンDG11,12及びDG13,DG14とTR5,TR6との位置関係は保たれたままである。
またダミーゲートとして配置された1つの付加ゲートパターンが一定距離離れて配置されている2つのトランジスタのゲート電極をゲート幅方向に包含する形で配置されている場合には、トランジスタ移動工程S250はそれぞれのトランジスタのゲート電極に見合ったサイズの付加ゲートパターンとトランジスタとの位置関係を保ちながら、トランジスタを移動する。
図16は、ゲートパターン接続工程S300´によりゲート電極と付加ゲートパターン及びゲートコンタクト領域と接続した図である。入力ピンが画面左下、及び右下に配置されているため、これらと接続するゲート電極GA5−1、GA7−1及び、GA6−2、GA7−6とが、ゲートパターンGA−51,GA−62及び、さらにゲートコンタクト領域CGMA11,CGMA14により接続し、付加ゲートパターンDG11,DG14に近接した場所に配置されている。付加ゲートパターンDG11,DG14は、ゲートコンタクト領域との距離を認識し、自動的にトランジスタのゲート電極の活性領域からの突き出し部分に見合う箇所を削除している部分が第１の実施形態と異なる。
図19はゲートパターン接続工程S300´の処理過程を示したものである。第一の実施形態におけるゲートパターン接続工程S300との差異は、認識工程S302において、ゲートパターン間の間隔LGDがゲート電極の活性領域からの突き出し部分の長さEXT−GD及びゲートパターン間の最小間隔SP−GA−minとの関係が、SP−GA−min-EXT−GD<LGD<SP−GA−minの条件に合致する場合、ダミーゲートとして配置された付加ゲートパターンの突き出し部分を削除するサイズ変更工程S304と、認識工程S302の後、LGD < SP−GA−min-EXT−WDの場合に実行される付加ゲート・ゲートパターン接続工程S304の後、ゲート電極と接続したダミーゲートである付加ゲートパターンの形状から、付加ゲートパターンを分割できるか否かを判定する判定工程S305と、条件を満たした場合、この付加ゲートパターンを2分割する付加ゲートパターン分割工程S306が追加されたことである。
図20乃至図２６ではゲートパターン接続工程S300´の処理過程について、追加部分を中心に説明する。図20は図15からトランジスタTR6とTR7と付加ゲートパターンの一部を抜粋したものである。
まず、ゲート電極GA6−2とGA7−6をゲートパターンGAP−62により接続し、さらに入力ピンが図面左下にあり、出力ノードが画面右側になるため、ゲートコンタクト領域CGMA14を配置し、ダミーゲートである付加ゲートパターンをDG14周辺に移動させる。(図21)。
付加ゲートパターンDG14とゲートコンタクト領域CGMA14との距離LDG−14が、SP−GA−min-EXT−GD<LGD14<SP−GA−minである場合、S302の認識工程での条件分岐からダミーゲートサイズ変更工程S304が実行され、ゲート電極GA6−2の活性領域のｙ方向の上端まで、つまり活性領域からの突き出し部分を削除する形で、付加ゲートパターンDG14の長さを変更する（図22）。
図17は図16に対し、配線S400により1層メタルで配線を行った図である。なお、電源配線は図示しない2層メタルで行うものとする。この配線終了後、ダミーゲートして配置された付加ゲートパターン間でデザインルールを満たしておらず、かつ両者がともにフローティング、あるいは電源もしくは接地電位であれば、付加ゲートパターンの修正及び追加を行う付加ゲートパターン修正工程S500が実行される。図17では付加ゲートパターンDG12、DG13がスペーシングルールSP−GA−minを満たしていないため、付加ゲートパターン修正工程S500において、DG12,DG13間を埋めるような新規の付加ゲートパターンの発生もしくは付加ゲートパターンDG12,DG13のサイズ変更が実行される。
図18は図１7から付加ゲートパターン修正工程S500を実行した図である。付加ゲートパターンDG12,DG13間のスペーシングルール違反を回避するように、新たに付加ゲートパターンDG17が発生している。
ゲートパターン接続工程について補足するため、ゲートコンタクト領域CGMA14をさらに付加ゲートパターンDG14に近づけたケースについて説明する。ゲートコンタクト領域CGMA14と付加ゲートパターンDG14間の距離LDG14がLDG14<SP−GA−min-EXT−WDを満たす場合、認識工程S302の条件分岐から付加ゲート・ゲートパターン接続工程S304が実行され、ゲートコンタクト領域CGMA14と付加ゲートパターンDG14が接続される(図23)。次に判定工程S305にて、接続した付加ゲートパターンが分割可能か否かを判定する。判定条件は、例えば付加ゲートパターンが端部から幅LG−minで配置されている長さが、ゲートパターンの最小面積と最小幅から算出される最小のライン長WG−minとゲートパターン最小間隔SP−GA−minの和よりも長い場合とする。この条件を満たすとき、付加ゲートパターン分割工程S306が実行され、付加ゲートパターンDG14はゲート電極と接続する付加ゲートパターンDG18と、ゲート電極と接続せず電位的にフローティングになる付加ゲートパターンDG19に、スペーシングルールSP−GA−minを守った形で分割される(図24)。
このように本発明の第２の実施形態のレイアウト設計方法によると、ゲート電極と接続する付加ゲートパターンとゲートコンタクト領域とダミーゲートとして配置された付加ゲートパターン間の配置関係に応じて、付加ゲートパターンの長さを変更、あるいはゲート電極との接続・分割を行い、さらに付加ゲートパターン間がデザインルールを満たしていない場合、自動的にデザインルールを満たすように付加ゲートパターンの形状修正あるいは新規配置を実行することにより、設計者がダミーゲートとして配置された付加ゲートパターンに関するデザインルールを意識することなくレイアウト設計することができるので、半導体装置のレイアウト設計工数を削減することが可能となる。さらに、ゲート電極と接続した付加ゲートパターンを自動的に分割することで、特にゲート幅が大きいトランジスタに隣接した付加ゲートパターンと接続した場合に、より負荷を削減したレイアウト設計を少ない工数で行うことが可能となる。
なお、付加ゲートパターンと接続することによる負荷を削減したレイアウト設計を行うためには、トランジスタのゲート電極と一定距離に配置されている付加ゲートパターンのうち、より面積が小さいほうを選択することが望ましい。
また本実施形態では付加ゲートパターン修正工程によってゲート幅方向のサイズが付加ゲートパターンDG12,DG13と等しい付加ゲートパターンDG17を発生したが、デザインルールを違反する付加ゲートパターン同士の長さが異なる場合や、ゲート幅方向（図面y方向）の配置領域が異なる場合、付加ゲートパターン修正工程では、デザインルールを違反している箇所のみに対して、修正を行う。
図25はトランジスタ図14からTR5,6のみを抜粋したものである。図14と異なるのはTR5,TR6の配置関係を図面y方向にΔＹだけずらしている。
図26は図25に対して、付加ゲートパターン修正工程S500を実行したものである。この付加ゲートパターン修正工程では実際にデザインルールエラーとなる、(A11)で囲まれた範囲に対してのみ、デザインルールを回避するため、新規に付加ゲートパターンDG20が生成されている。このようにデザインルールを回避するため最小の変更のみ実施することにより、ゲート電極との接続等で用いられている他の付加ゲートパターンに影響することなく、本修正工程によりデザインルール違反を回避することができる。
なお本実施形態では、付加ゲートパターン修正工程S500において、新規に付加ゲートパターンを生成することでデザインルール違反を回避したが、デザインルールを満たすように付加ゲートパターンの形状を変更するような回避方法を用いてもよい。さらに本実施形態では単位セル作成後に付加ゲートパターン修正工程を実施したが、単位セルを複数個並べたさらに上位の設計階層で、単位セルに配置された付加ゲートパターン間のデザインルールを満たすために、付加ゲートパターン修正工程S500を実施してもよい。
また図24ではTR6の-x方向にトランジスタを図示していないが、TR6の-x方向にトランジスタTR6´が存在し、TR6´のダミーゲートである付加ゲートパターンがDG14と同一線上にある場合、またはその付加ゲートパターンとDG14がゲートパターン間のセパレーションルールを満たしておらず同一の付加ゲートパターンとして形成されている場合、負荷軽減のため切断した付加ゲートパターンDG19とゲート電極GA6−2と接続する付加ゲートパターンDG18はTR6、TR6´両方のゲート電極のゲート幅方向の両端にわたって配置されるように形成されることで、２つのゲートパターンが、２つのトランジスタのゲート電極に対し形状ばらつきを抑制する効果を有することはいうまでもない。
（第３の実施形態）
図27は本発明の第３の実施形態のレイアウト設計方法のフローを示したものであり，第２の実施形態で示したレイアウト設計方法に対し、付加ゲートパターン生成工程S200´が第２の実施形態での付加ゲートパターン生成工程S200´から一部修正されていることが異なる。以下変更した工程のみ本実施形態のレイアウト設計方法について説明する
図28はトランジスタ生成工程S100によって、トランジスタTR8を発生したレイアウト図である。トランジスタTR8上にゲート電極GA8−1〜3が配置されており、ゲート電極GA8−2,GA8−3が一直線上に配置され、ソース領域S8−1を共有している。
図30は付加ゲートパターン生成工程S200´のフロー図を示したもので、トランジスタのゲート長方向の両端のゲート電極から一定間隔にダミーゲートとしての付加ゲートパターンを配置する外部付加ゲートパターン生成工程S201と、トランジスタの全てのゲート電極について、対象となるゲート電極に隣接するゲート電極が対象となるゲート電極のゲート幅方向の両端にわたる領域に配置されていない場合、ゲート電極の延長あるいは付加ゲートパターンを生成する内部付加ゲートパターン生成工程S202からなる。図31は内部付加ゲートパターン生成工程S202のフローを示した図で、全てのゲート電極に対して、隣接する片側のゲート電極とその突き出し部分が、ゲート電極をゲート幅方向の両端にわたる領域全体に配置されているか否かを判定する判定工程S202−1と、配置されていない場合、片側のゲート電極が１つであれば、ゲート電極をそのまま延長するゲート電極延長工程S202−2と、片側のゲート電極が2本存在し、ゲート幅方向の間隔が、ゲートパターン間の最小スペーシングルールの2倍と最小面積から決まる最小ゲートライン長WG−minの和より大きいかであるか否かを条件分岐する第二の判定工程S202−3と、条件を満たす場合、2つのゲート電極間にダミーゲートとしての付加ゲートパターンを発生する発生工程S202−4と条件を満たさない場合、ゲート電極を活性領域外に延長する工程S202−5からなる。
図28、29は付加ゲートパターン生成工程S200´により付加ゲートパターンを配置したレイアウトを示したものである。まず外部付加ゲートパターン生成工程S201が実行され、付加ゲートパターンDG18〜20がトランジスタTR8上のゲート電極GA8−1〜3から一定距離に、ゲート電極GA8−1〜3の活性領域上の領域と突き出し部分をゲート幅方向に包含するように発生される（図28）。次に内部付加ゲートパターン発生工程により、ゲート電極GA8−2,GA8−3の突き出し部分を含めた領域が、ゲート電極GA8−1のゲート幅方向の両端にわたる領域全体に配置されておらず、かつゲート電極GA8−2,GA8−3間の間隔が上記条件を満たしていることから、GA8−2,GA8−3の延長線上に最小スペーシングルールSP−GA−minを満たした形で、付加ゲートパターンDG21が配置される(図29)。仮にGA8−2,GA8−3間の間隔が上記条件を満たさない場合、ゲート電極GA8−2,GA8−3を延長する処理が実行される。
このように本発明の第３の実施形態のレイアウト設計方法によると、配置されたトランジスタのゲート電極の配置位置や形状に合わせ、ソース・ドレイン電極が2つ以上のゲート電極に隣接している場合にも、ゲート電極間においてダミーゲートとしての付加ゲートパターンの生成やゲート電極の活性領域外への延長を自動的に行うことにより、レイアウト設計工数の削減することが可能となる。
（第４の実施形態）
図32は本発明の第４の実施形態のレイアウト図を示したものである。TR9はゲート電極GA9−1〜6を有するPWELL上に形成されたNチャネルトランジスタである。ここでゲート電極のうち、GA9−1,GA9−6は電源電位に固定され、斜線で示される活性領域と、ゲート電極GA9−1およびGA9−6に隣接する活性領域は接地電位に接続されるため、この領域は実質的に電源電位、接地電位の容量成分として働く。ゲート電極GA9−1〜GA9−6はGA9−1、GA9−6は、を両端としてダイナミックに動作するゲート電極GA9−2〜5をゲート長方向（図面x方向）に一様にゲートパターンが並ぶよう配列されているため、実際の回路動作に影響するゲート電極GA9−2〜GA9−5のばらつきは少なく抑えることができる。また実際に動作する活性領域も、容量として働く斜線で記された活性領域に囲まれるため、ばらつきやストレスによる能力低下が抑えられることができる。
このように本発明の第４の実施形態のレイアウト設計方法によると、付加ゲートパターンをトランジスタ上に設け電源電位に接続し、トランジスタの両端にダイナミックな動作を行わない活性領域を備えることで、面積は拡大するがトランジスタのゲート電極の形状ばらつきや、トランジスタの電流能力のばらつきを抑えることができ、またゲート長方向に両端のゲートパターンが活性領域上に存在し電源電位に固定され、それと隣接する活性領域が接地電位とすることで、電源固定のための容量成分として働くという効果がある。
なお、本実施形態では、PWELL領域に作成したＮチャネルトランジスタにおいて、ゲート電極を電源電位で固定、両端の活性領域を接地電位に固定したが、形成領域やゲート電極、活性領域に接続する電位が異なっていても良いことは言うまでもない
本発明に係る半導体装置とレイアウト設計方法は、ダミーゲートとしての付加ゲートパターンを配置し、ゲート電極のばらつきを抑制する半導体装置において、設計工数の削減と面積の削減に有用である。
第１の実施形態の付加ゲートパターンを配置する半導体装置のレイアウト設計方法を説明するためのフロー図である。 第１の実施形態のレイアウト設計方法により設計した付加ゲートパターンを配置する半導体装置のレイアウト図である。 第１の実施形態のレイアウト設計方法により設計した付加ゲートパターンを配置する半導体装置のレイアウト図である。 第１の実施形態のレイアウト設計方法により設計した付加ゲートパターンを配置する半導体装置のレイアウト図である。 第１の実施形態のレイアウト設計方法により設計した付加ゲートパターンを配置する半導体装置のレイアウト図である。 第１の実施形態のゲートパターン接続工程S300を説明するためのフロー図である。 第１の実施形態のゲートパターン接続工程S300を説明するための付加ゲートパターンを配置した半導体装置のレイアウト図である。 第１の実施形態のゲートパターン接続工程S300を説明するための付加ゲートパターンを配置した半導体装置のレイアウト図である。 第１の実施形態のゲートパターン接続工程S300を説明するための付加ゲートパターンした半導体装置のレイアウト図である。 第１の実施形態のゲートパターン接続工程S300を説明するための付加ゲートパターンを配置した半導体装置のレイアウト図である。 第１の実施形態のゲートパターン接続工程S300を説明するための付加ゲートパターンを配置した半導体装置のレイアウト図である。 第２の実施形態の付加ゲートパターンを配置する半導体装置のレイアウト設計方法を説明するためのフロー図である。 一般の半導体装置のデコード回路である。 第２の実施形態のレイアウト設計方法により設計された、付加ゲートパターンを配置する半導体装置のレイアウトである。 第２の実施形態のレイアウト設計方法により設計された、付加ゲートパターンを配置する半導体装置のレイアウトである。 第２の実施形態のレイアウト設計方法により設計された、付加ゲートパターンを配置する半導体装置のレイアウトである。 第２の実施形態のレイアウト設計方法により設計された、付加ゲートパターンを配置する半導体装置のレイアウトである。 第２の実施形態のレイアウト設計方法により設計された、付加ゲートパターンを配置する半導体装置のレイアウトである。 第２の実施形態のゲートパターン接続工程S300´を説明するためのフロー図である。 第２の実施形態のゲートパターン接続工程S300´を説明するための付加ゲートパターンを配置した半導体装置のレイアウト図である。 第２の実施形態のゲートパターン接続工程S300´を説明するための付加ゲートパターンを配置した半導体装置のレイアウト図である。 第２の実施形態のゲートパターン接続工程S300´を説明するための付加ゲートパターンを配置した半導体装置のレイアウト図である。 第２の実施形態のゲートパターン接続工程S300´を説明するための付加ゲートパターンを配置した半導体装置のレイアウト図である。 第２の実施形態のゲートパターン接続工程S300´を説明するための付加ゲートパターンを配置した半導体装置のレイアウト図である。 第２の実施形態の付加ゲートパターン修正工程S500を説明するための付加ゲートパターンを配置した半導体装置のレイアウト図である。 第２の実施形態の付加ゲートパターン修正工程S500を説明するための付加ゲートパターンを配置した半導体装置のレイアウト図である。 第３の実施形態の付加ゲートパターンを配置する半導体装置のレイアウト設計方法を説明するためのフロー図である。 第３の実施形態のレイアウト設計方法により設計された、付加ゲートパターンを配置する半導体装置のレイアウトである。 第３の実施形態のレイアウト設計方法により設計された、付加ゲートパターンを配置する半導体装置のレイアウトである。 第３の実施形態の付加ゲートパターン生成工程S200´を説明するためのフロー図である。 第３の実施形態の内部付加ゲートパターン生成工程S202を説明するためのフロー図である。 第４の実施形態のレイアウト設計方法により設計された半導体装置のレイアウトである。 一般の半導体装置のラッチ回路である。 従来のレイアウト設計方法により作成した付加ゲートパターンを配置する半導体装置のレイアウトである。 従来のレイアウト設計方法により作成した付加ゲートパターンを配置する半導体装置のレイアウトである。 従来のレイアウト設計方法により作成した付加ゲートパターンを配置する半導体装置のレイアウトである。
符号の説明
TR1-9：トランジスタ
GA1−1〜GA9−6：トランジスタ上に配置されたゲート電極
DG1-31：付加ゲートパターン
CGMA1-27：ゲートコンタクト領域
GAP2−1〜6−2：付加ゲートパターン
DC：ゲート・メタル間、活性領域・メタル間コンタクト
CM：1層・2層メタル間コンタクト
M1：1層メタル配線
M2：2層メタル配線
NW：N-WELL領域
PW：P-WELL領域
D−NW：NWELL領域の電位固定のための活性領域
D−PW：P-WELL領域の電位固定のための活性領域
SP−GA−min：ゲートパターン間の最小スペーシングルール
SP−GA−L：ゲートパターンのゲート長方向の固定間隔
EXT−WD：ゲート電極の活性領域外への突き出し部分の長さ
LG−min：ゲートパターン（付加ゲートパターン含む）最小線幅
LGD：ゲートパターン、付加ゲートパターン間距離
S100：トランジスタ生成工程
S200,S200´：付加ゲートパターン生成工程
S201：外部付加ゲートパターン生成工程
S202：内部付加ゲートパターン生成工程
S250：トランジスタ移動工程
S300、S300´：ゲートパターン接続工程
S301：ゲート電極へのゲートパターン接続工程
S302：認識工程
S303：付加ゲートパターン・ゲート電極接続工程
S304：サイズ変更工程
S305：判定工程
S306：付加ゲートパターン分割工程
S400：（メタル層）配線工程
S500: 付加ゲートパターン修正工程

Claims (33)

  1. 第１のトランジスタのゲート電極と平行かつ一定距離に、前記ゲート電極と同一プロセスで形成され、同一組成である第１、第２の付加ゲートパターンを具備し、
    前記第１の付加ゲートパターンと第２の付加ゲートパターンは、前記ゲート電極に対して非対称となるように配置されることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１の付加ゲートパターンは、前記ゲート電極と、第３の付加ゲートパターンにより電気的に接続されていることを特徴とする半導体装置。
  3. 請求項1に記載の半導体装置であって、
    前記第１の付加ゲートパターンは、前記ゲート電極と異なる位置ベクトル成分を含むことを特徴とする半導体装置。
  4. 請求項1乃至３のいずれかに記載の半導体装置であって、
    前記第１の付加ゲートパターンは、前記ゲート電極のゲート長方向で幅が変化するよう配置されることを特徴とする半導体装置。
  5. ）
    請求項1乃至３のいずれかに記載の半導体装置であって、
    前記第１の付加ゲートパターンは、前記ゲート電極のゲート長方向で幅が段階的に変化するよう配置されることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれかに記載の半導体装置であって、
    前記第１の付加ゲートパターンは、電源電位および接地電位と異なる電位に接続されていることを特徴とする半導体装置。
  7. 請求項１乃至６のいずれかに記載の半導体装置であって、
    前記第２の付加ゲートパターンは、電気的に常にフローティングであることを特徴とする半導体装置。
  8. 請求項１乃至６のいずれかに記載の半導体装置であって、
    前記第２の付加ゲートパターンは、電源電位あるいは接地電位に接続されていることを特徴とする半導体装置。
  9. 請求項１乃至８のいずれかに記載の半導体装置であって、
    前記第１の付加ゲートパターンは、前記第２の付加ゲートパターンと比較し、面積が小さいことを特徴とする半導体装置。
  10. 請求項１乃至９のいずれかに記載の半導体装置であって、
    前記第１の付加ゲートパターンは、活性領域上に形成されたことを特徴とする半導体装置。
  11. 請求項１乃至９のいずれかに記載の半導体装置であって、
    前記第１の付加ゲートパターンは、活性領域上から非活性領域上にわたって形成されたことを特徴とする半導体装置。
  12. 請求項１または９のいずれかに記載の半導体装置であって、
    前記第１の付加ゲートパターンは、非活性領域上に形成されたことを特徴とする半導体装置。
  13. 請求項１乃至１２のいずれかに記載の半導体装置であって、
    前記第１の付加ゲートパターン上に、メタル配線層と接続するためのコンタクトが配置されたことを特徴とする半導体装置。
  14. 請求項１３に記載の半導体装置であって、
    前記コンタクトは前記第１のトランジスタのゲート電極と平行に一定間隔で少なくとも２つ以上配置されることを特徴とする半導体装置。
  15. 請求項1乃至１２のいずれかに記載の半導体装置であって、
    前記第１の付加ゲートパターンは、前記第１のトランジスタのゲート電極、または前記ゲート電極とその活性領域外への突き出し部分を含めた形状と同一形状であることを特徴とする半導体装置。
  16. 請求項1乃至１５のいずれかに記載の半導体装置であって、
    前記第１の付加ゲートパターンと、前記第１の付加ゲートパターンから前記第１のトランジスタのゲート幅方向に一定距離離間して配置された第４の付加ゲートパターンが、少なくとも前記第１のトランジスタのゲート電極の活性領域上のゲート幅方向の両端にわたって配置されることを特徴とする半導体装置。
  17. 請求項１６に記載の半導体装置であって、
    前記第１の付加ゲートパターンと、前記第４の付加ゲートパターンは、前記第１のトランジスタのゲート電極の活性領域上のゲート幅方向の両端と、前記第４の付加ゲートパターンからゲート電極が一定間隔で配置されている第２のトランジスタのゲート電極の活性領域上のゲート幅方向の両端にわたって配置されることを特徴とする半導体装置。
  18. 請求項1乃至１５のいずれかに記載の半導体装置であって、
    前記第１のトランジスタは複数のゲート電極を有し、前記第１の付加ゲートパターンと前記第２の付加ゲートパターンは、それぞれ前記第１のトランジスタの活性領域内でゲート長方向の端部に配置され、前記第１の付加ゲートパターン、及び前記第２の付加ゲートパターンと一定距離に配置された第１のゲート電極の活性領域上のゲート幅方向の両端、及び第２のゲート電極の活性領域上のゲート幅方向の両端にわたって配置されることを特徴とする半導体装置。
  19. 請求項1から１５のいずれか、または１８記載の半導体装置であって、
    前記第１の付加ゲートパターンは、前記第１のトランジスタのゲート電極の活性領域上のゲート幅方向の両端と、前記第１の付加ゲートパターンからゲート電極が一定間隔で配置され、前記第１のトランジスタと平行に配置されている第２のトランジスタのゲート電極の活性領域上のゲート幅方向の両端にわたる領域に配置されていることを特徴とする半導体装置。
  20. 請求項１乃至１５のいずれか、または１８記載の半導体装置であって、
    前記第１の付加ゲートパターンと前記第２の付加ゲートパターンは一定距離離れた前記第１のトランジスタの活性領域上のゲート幅方向の両端からの突き出し分の長さが異なることを特徴とする半導体装置。
  21. 請求項１に記載の半導体装置であって、
    第１のトランジスタは複数のゲート電極を有し、前記第１のトランジスタのゲート長方向の両端に配置されたゲート電極から一定距離に同一プロセスで形成され、同一組成である前記第１、第２の付加ゲートパターンが前記ゲート電極と同一形状で配置され、かつ第１のトランジスタの活性領域上に配置された第１のゲート電極は、一定距離はなれて配置された第２のゲート電極の活性領域上の少なくともゲート幅方向の両端にわたる領域まで、前記第１のゲート電極のゲート幅方向に前記第１のトランジスタの活性領域外に延長されていることを特徴とする半導体装置。
  22. 請求項２１に記載の半導体装置であって、
    前記第１のゲート電極の活性領域外に延長された箇所に、メタル配線層と接続するためのコンタクトが配置されたことを特徴とする半導体装置。
  23. 請求項1記載の半導体装置であって、
    前記第1のトランジスタに加えてさらに第２のトランジスタを備え、
    第１のトランジスタの活性領域上のゲート電極と第２のトランジスタの活性領域上のゲート電極に平行かつ一定距離に配置され、前記第１、第２のトランジスタのゲート電極と同一プロセスで形成され、同一組成である付加ゲートパターンは、前記第１のトランジスタのゲート電極の活性領域上のゲート幅方向の両端と前記第２のトランジスタのゲート電極の活性領域上のゲート幅方向の両端にわたる領域において、前記第１のゲート電極のゲート長方向の長さが段階的に異なることを特徴とする半導体装置。
  24. 請求項1乃至２３のいずれかに記載の半導体装置のレイアウト方法であって、
    一つあるいは、複数のゲート電極を持つトランジスタを配置するトランジスタ生成工程と、前記トランジスタのゲート電極と平行かつ一定距離に、前記ゲート電極と同一プロセスで形成され、同一組成である第１、第２の付加ゲートパターンを生成する付加ゲートパターン生成工程とを含み、前記第１および第2の付加ゲートパターンは、前記ゲート電極に対して非対称となるのを許容して生成されることを特徴とする半導体装置のレイアウト設計方法。
  25. 請求項２４記載のレイアウト設計方法であって
    前記第１、第２の付加ゲートパターンは前記トランジスタのゲート幅方向において、異なる領域にわたり生成されることを特徴とする半導体装置のレイアウト設計方法
  26. 請求項２４または２５記載のレイアウト設計方法であって
    前記トランジスタ生成工程、あるいは付加ゲートパターン生成工程は、前記トランジスタ持つ前記ゲート電極を活性領域外に、少なくとも前記トランジスタの同一活性領域上に配置された隣接するゲート電極の活性領域上のゲート幅方向の両端にわたる領域まで、延長する工程を含むことを特徴とする半導体装置のレイアウト設計方法。
  27. 請求項２４または２５記載のレイアウト設計方法であって
    前記付加ゲート生成工程は、前記トランジスタが第１のゲート電極と、第１のゲート電極から一定距離に配置された第２、第３のゲート電極を有し、前記第２のゲート電極と第３のゲート電極がゲート幅方向に、一定距離以上の間隔を置いて一直線上に並んで配置されている場合、前記第２のゲート電極と前記第３のゲート電極の活性領域外への突き出し部分を延長、あるいは前記第２のゲート電極と前記第３のゲート電極間に付加ゲートパターンを生成する工程を含むことを特徴とするレイアウト設計方法。
  28. 請求項２４記載のレイアウト設計方法であって
    前記トランジスタ生成工程と、前記付加ゲート生成工程と、前記トランジスタのゲート電極に付加ゲートパターンを接続あるいはコンタクト領域を配置する接続工程からなり、前記接続工程はゲート電極に接続する第３の付加ゲートパターンと前記コンタクト領域が前記第１の付加ゲートパターンから一定距離以内に配置された場合、前記第１の付加ゲートパターンと前記ゲート電極を接続するかあるいは前記第１の付加ゲートパターンの形状を前記トランジスタのゲート電極のゲート幅方向の両端まで長さを変更する工程を包含することを特徴とする半導体装置のレイアウト設計方法
  29. 請求項２８記載のレイアウト設計方法であって
    前記接続工程は、前記トランジスタのゲート電極と接続した前記第１の付加ゲートパターンのゲート電極のゲート幅方向の長さが一定以上であれば、前記第１の付加ゲートパターンから分割した第４の付加ゲートパターンを、前記第１の付加ゲートパターンから一定距離に配置する工程を包含することを特徴とする半導体装置のレイアウト設計方法
  30. 請求項２８または２９記載のレイアウト設計方法であって
    前記トランジスタ生成工程と、前記付加ゲートパターン生成工程で発生した前記トランジスタと前記付加ゲートパターンは両者の配置関係を保ったまま移動する移動工程を包含することを特徴とする半導体装置のレイアウト設計方法
  31. 請求項２４乃至３０のいずれかに記載のレイアウト設計方法であって
    前記付加ゲート生成工程で発生した前記第１、第２の付加ゲートパターンが一定距離以内に配置された場合、前記第１、第２の付加ゲートパターンを接続する付加ゲート修正工程を包含することを特徴とする半導体装置のレイアウト設計方法
  32. 請求項３１記載のレイアウト設計方法であって
    前記付加ゲート修正工程は、前記第１、または第２の付加ゲートパターンの形状を変更するか、あるいは第１、第２の付加ゲートパターン間に第５の付加ゲートパターンを生成することを特徴とする半導体装置のレイアウト設計方法
  33. 請求項３２記載のレイアウト設計方法であって
    前記付加ゲート修正工程は、前記第１、第２の付加ゲートパターン間の一定距離に配置された箇所のみ付加ゲートパターンで埋めることを特徴とする半導体装置のレイアウト設計方法
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