JP4949734B2 - 半導体装置及びその設計方法 - Google Patents
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Description
以下、図面を参照して本発明の実施の形態について説明する。実施の形態1にかかる半導体装置1の概略図を図1に示す。図1に示すように、半導体装置1は、パッド10、回路形成領域11を有している。パッド10は、半導体装置1の入出力端子である。回路形成領域11は、半導体装置1の機能を実現する回路、および回路ブロックが形成される。この回路形成領域11は、さらに第1の領域(例えば、オングリッド領域12)と第2の領域(例えば、オフグリッド領域13)を有している。
実施の形態2にかかる半導体装置は、実施の形態1にかかる半導体装置と実質的に同じである。実施の形態1にかかる半導体装置のオフグリッド領域には、1つの機能回路を1つのレイアウト単位としたレイアウトセルを複数配置していた。これに対し、実施の形態2にかかる半導体装置のオフグリッド領域には、複数の機能回路を1つのレイアウト単位としたレイアウトセルを複数配置する。
10 パッド
11 回路形成領域
12 オングリッド領域
13 オフグリッド領域
21、22 金属配線
23 ビア
24 拡散領域
25 ゲート電極
30 グリッド点
31 グリッド線
40、50、60 レイアウトセル
a グリッド間隔
b 最小パターン幅
c 最小パターン間距離
d、d' 包含距離
VDD 電源配線
VSS 接地配線
WL ワード線
BL ビット線
CL セル内配線
Claims (12)
- 格子状に配列されたグリッド点に基づきパターンが形成される第1の領域と、
外周の形状が前記グリッド点に基づき規定され、規則性のあるレイアウトパターンを有するレイアウトセルが複数形成される第2の領域と、を有し、
前記レイアウトセル内のパターンは、配線ルールに基づき形成され、前記レイアウトセル内のパターンのうち前記第1の領域内のパターンと接続されるパターンは、前記第1の領域との境界部分において前記グリッド点に基づき形成される半導体装置。 - 前記レイアウトセルは、それぞれ1つの機能回路、あるいは複数の機能回路を1つのレイアウト単位としたものである請求項1に記載の半導体装置。
- 前記レイアウトセルは、半導体装置において予め回路動作が確認され、設計において再利用可能なデータとして登録される機能回路である請求項1又は2に記載の半導体装置。
- 前記グリッド点が配置される間隔は、前記配線ルールに規定された値の整数倍の距離、あるいは半分の距離である請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記配線ルールには、パターン間の間隔の最小値を規定する最小パターン間距離、あるいはパターンの幅の最小値を規定する最小パターン幅が予め設定される請求項1乃至4のいずれか1項に記載の半導体装置。
- 前記レイアウトセルは、メモリセルである請求項1乃至5のいずれか1項に記載の半導体装置。
- 所定の間隔で格子状に規定されるグリッド点に基づきパターンが形成される素子を有する半導体装置の設計方法であって、
前記半導体装置は、
前記グリッド点に基づきパターンが形成される第1の領域と、
外周の形状が前記グリッド点に基づき規定され、規則性のあるレイアウトパターンを有するレイアウトセルが複数形成される第2の領域と、を有し、
前記レイアウトセル内のパターンを配線ルールに基づき形成し、
前記レイアウトセル内のパターンのうち前記第1の領域内のパターンと接続されるパターンの前記第1の領域との境界部分を前記グリッド点に基づき形成する半導体装置の設計方法。 - 前記レイアウトセルは、それぞれ1つの機能回路、あるいは複数の機能回路1つのレイアウト単位としたものである請求項7に記載の半導体装置の設計方法。
- 前記レイアウトセルは、半導体装置において予め回路動作が確認され、設計において再利用可能なデータとして登録される機能回路である請求項7又は8に記載の半導体装置の設計方法。
- 前記グリッド点が配置される間隔は、前記配線ルールに規定された値の整数倍の距離、あるいは半分の距離である請求項7乃至9のいずれか1項に記載の半導体装置の設計方法。
- 前記配線ルールには、パターン間の間隔の最小値を規定する最小パターン間距離、あるいはパターンの幅の最小値を規定する最小パターン幅が予め設定される請求項7乃至10のいずれか1項に記載の半導体装置の設計方法。
- 前記レイアウトセルはメモリセルである請求項7乃至11のいずれか1項に記載の半導体装置の設計方法。
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